KR101686552B1 - 균일한 광 근접 효과 보정을 이용하는 반도체 소자의 제조 방법 - Google Patents

Abstract

균일한 광 근접 효과 보정을 이용하는 반도체 소자의 제조 방법을 개시한다. 본 발명에서는 설계 패턴 레이아웃을 반복 패턴 부분 및 비반복 패턴 부분으로 구분한다. 반복 패턴 부분의 일부인 추출 부분에서 OPC 바이어스를 구하여 추출 부분에서 제1 보정 레이아웃을 형성한다. 반복 패턴 부분 중 추출 부분을 제외한 다른 부분에 대하여 추출 부분의 OPC 바이어스를 동일하게 적용하여 상기 추출 부분에서의 제1 보정 레이아웃과 동일한 보정 레이아웃을 형성한다. 반복 패턴 부분의 모든 영역에서 제1 보정 레이아웃에 의거하여 포토마스크를 형성한다.

Description

균일한 광 근접 효과 보정을 이용하는 반도체 소자의 제조 방법{Method for manufacturing semiconductor device using unified optical proximity correction}

본 발명은 집적 회로 제조 방법에 관한 것으로, 특히 반도체 소자 제조를 위한 레이아웃 설계시, 광 근접 효과 (optical proximity effect)를 보정하기 위한 OPC (optical proximity correction) 수행을 수반하는 반도체 소자의 제조 방법에 관한 것이다.

집적 회로의 설계시, 반도체 기판에 원하는 회로를 형성하기 위하여 상기 회로의 레이아웃을 제작하고, 상기 레이아웃은 포토마스크를 통해 웨이퍼 표면에 전사될 수 있다. 반도체 소자가 고집적화되어 집적 회로 설계가 복잡해짐에 따라 포토리소그래피 공정시 필요한 포토마스크상에 최초에 의도한 설계에 따른 패턴 레이아웃을 정확하게 구현하는 것이 매우 중요하다.

노광 장비에서 사용되는 광원의 파장이 반도체 소자의 피쳐 사이즈 (feature size)에 근접하면서, 빛의 회절, 간섭 등에 의해 패턴의 왜곡 현상이 나타날 수 있다. 그에 따라, 웨이퍼상에는 원래 형상과 다른 형상의 상이 맺히거나 인접 패턴의 영향에 의한 패턴 형상의 왜곡이 발생되는 광 근접 효과가 나타난다. 광 근접 효과에 따른 치수 변동 등의 문제를 방지하기 위하여, 패턴 전사시의 치수 변동을 미리 예측하고, 설계 패턴을 미리 변형시켜, 패턴 전사 후 원하는 레이아웃에 따른 패턴 형상이 얻어질 수 있도록 하기 위한 OPC 공정이 행해진다.

본 발명의 목적은 반도체 소자에 필요한 반복적으로 배치되는 동일 형상의 복수의 패턴들, 또는 점 대칭 형상 또는 선 대칭 형상인 복수의 패턴들을 구현하기 위한 풀-칩 레이어 (full-chip layer) 레이아웃의 OPC 공정에서 반복되는 패턴 부분 또는 대칭 형상인 패턴 부분들의 OPC 수행에 소요되는 시간을 단축할 수 있고, 상기 레이아웃에서 동일 형상 또는 대칭 형상으로 반복되는 부분에서는 균일한 보정이 이루어지도록 함으로써 결과적으로 균일한 형상의 패턴들을 구현할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는 설계 패턴 레이아웃을 반복 패턴 부분 및 비반복 패턴 부분으로 구분한다. 상기 반복 패턴 부분의 일부인 추출 부분에서 OPC (optical proximity correction) 바이어스를 구하여 상기 추출 부분에서 제1 보정 레이아웃을 형성한다. 상기 반복 패턴 부분 중 상기 추출 부분을 제외한 다른 부분에 대하여 상기 추출 부분의 OPC 바이어스를 동일하게 적용하여 상기 추출 부분에서의 제1 보정 레이아웃과 동일한 보정 레이아웃을 형성한다. 상기 반복 패턴 부분의 모든 영역에서 상기 제1 보정 레이아웃에 의거하여 포토마스크를 형성한다.

본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는 상기 설계 패턴 레이아웃에서 상기 비반복 패턴 부분의 모든 영역에 대하여 OPC를 수행하여 제2 보정 레이아웃을 형성하는 단계와, 상기 제1 보정 레이아웃과 상기 제2 보정 레이아웃을 병합 (merge)하여 병합된 보정 레이아웃을 형성하는 단계를 더 포함할 수 있다. 그리고, 상기 포토마스크를 형성하는 단계에서는, 상기 병합된 보정 레이아웃에 의거하여 상기 포토마스크를 형성할 수 있다.

상기 제1 보정 레이아웃을 형성하는 단계와, 상기 제2 보정 레이아웃을 형성하는 단계는 병렬적으로 행해질 수 있다. 또는, 상기 제2 보정 레이아웃을 형성하는 단계는, 상기 추출 부분에서 OPC 바이어스를 구하여 상기 제1 보정 레이아웃을 형성하는 단계와 상기 반복 패턴 부분 중 상기 추출 부분을 제외한 다른 부분에 대하여 상기 추출 부분의 제1 보정 레이아웃과 동일한 보정 레이아웃을 적용하는 단계를 순차적으로 행한 후에 행해질 수 있다. 이 경우, 상기 제2 보정 레이아웃을 형성하는 단계에서 상기 반복 패턴 부분에서의 제1 보정 레이아웃을 참조하여 상기 비반복 패턴 부분에서 OPC를 수행할 수 있다.

본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서, 상기 설계 패턴 레이아웃의 설계 계층구조 (hierarchy)를 읽어서 상기 설계 패턴 레이아웃을 복수의 템플릿으로 분할하는 단계를 더 포함할 수 있다. 상기 설계 패턴 레이아웃을 반복 패턴 부분 및 비반복 패턴 부분으로 구분하는 단계에서는 상기 복수의 템플릿을 구성하는 각각의 템플릿 마다 그 안에 포함된 설계 패턴 레이아웃을 상기 반복 패턴 부분 및 비반복 패턴 부분으로 구분할 수 있다.

상기 추출 부분에서 상기 제1 보정 레이아웃을 형성하는 단계에서는 상기 복수의 템플릿을 구성하는 각각의 템플릿 마다 반복 패턴 부분의 일부에서 선택되는 각각의 추출 부분에 대하여 각각 OPC 바이어스를 구하는 단계를 포함할 수 있다. 그리고, 상기 각각의 템플릿 내의 반복 패턴 부분 중 상기 추출 부분을 제외한 다른 부분에 대하여는 OPC 바이어스를 구하는 과정 없이 상기 추출 부분의 제1 보정 레이아웃을 적용할 수 있다. 또한, 상기 복수의 템플릿을 구성하는 각각의 템플릿 마다 그 안에 포함된 설계 패턴 레이아웃에서 비반복 패턴 부분의 모든 영역에 대하여 OPC를 수행하여 제2 보정 레이아웃을 형성하는 단계와, 상기 복수의 템플릿에 대하여 상기 제1 보정 레이아웃과 상기 제2 보정 레이아웃을 병합하여 병합된 보정 레이아웃을 형성하는 단계를 더 포함할 수 있다.

본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서, 상기 추출 부분에서 OPC 바이어스를 구하여 상기 추출 부분에서 제1 보정 레이아웃을 형성하는 단계는 OPC 대상의 설계 패턴 레이아웃의 에지 라인을 복수의 세그먼트 (segments)로 분할하는 단계와, 상기 복수의 세그먼트중 일부 세그먼트를 원하는 방향으로 위치 이동시키는 방법으로 상기 일부 세그먼트에 섭동 (perturbation)을 부여하여 섭동 패턴을 형성하는 단계를 포함할 수 있다. 그리고, 상기 추출 부분에서 상기 일부 세그먼트에 섭동을 부여하는 동안 상기 반복 패턴 부분중 상기 추출 부분을 제외한 다른 부분에서도 상기 일부 세그먼트와 동일 또는 대칭인 형상의 세그먼트에 상기 일부 세그먼트와 동일한 섭동이 부여될 수 있다.

본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는, 상기 설계 패턴 레이아웃을 반복 패턴 부분 및 비반복 패턴 부분으로 구분하는 단계에서, 상기 설계 패턴 부분 중 상호 동일한 형상의 패턴들이 반복적으로 배치되어 있는 부분과, 상호 대칭 형상의 패턴들이 반복적으로 배치되어 있는 부분은 반복 패턴 부분으로 구분될 수 있다. 상기 반복 패턴 부분 중 상기 추출 부분과 동일한 형상의 설계 패턴 레이아웃을 가지는 제1 부분에 대하여는 상기 제1 보정 레아아웃을 적용하기 위하여 상기 제1 보정 레이아웃과 동일한 형상의 보정 레이아웃 데이타를 이용할 수 있다. 그리고, 상기 반복 패턴 부분 중 상기 추출 부분과 대칭 형상인 설계 패턴 레이아웃을 가지는 제2 부분에 대하여는 상기 제1 보정 레아아웃을 적용하기 위하여 상기 제1 보정 레이아웃에 대한 데이타로부터 대칭 변환된 보정 레이아웃 데이타를 이용할 수 있다. 상기 제2 부분은 상기 추출 부분과 점 대칭 형상인 설계 패턴 레이아웃을 가지고, 상기 제2 부분에 대하여 상기 제1 보정 레아아웃을 적용하기 위하여 상기 제1 보정 레이아웃에 대한 데이타로부터 점 대칭 변환된 보정 레이아웃 데이타를 이용할 수 있다. 또한, 상기 제2 부분은 상기 추출 부분과 선 대칭 형상인 설계 패턴 레이아웃을 가지고, 상기 제2 부분에 대하여 상기 제1 보정 레아아웃을 적용하기 위하여 상기 제1 보정 레이아웃에 대한 데이타로부터 선 대칭 변환된 보정 레이아웃 데이타를 이용할 수 있다.

또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서는 설계 패턴 레이아웃을 작성한다. 설계 패턴 레이아웃의 설계 계층 구조를 이용하여 상기 설계 패턴 레이아웃을 복수의 템플릿으로 분할한다. 상기 복수의 템플릿에서 각각의 템플릿 마다 그 안에 포함되어 있는 설계 패턴 레이아웃을 반복 패턴 부분 및 비반복 패턴 부분으로 구분한다. 상기 복수의 템플릿에서 각각의 템플릿 마다 상기 반복 패턴 부분의 일부인 추출 부분에 대하여 OPC를 수행하여 상기 추출 부분에서 제1 보정 레이아웃을 형성한다. 상기 복수의 템플릿에서 각각의 템플릿 마다 상기 반복 패턴 부분 중 상기 추출 부분을 제외한 다른 부분에 대하여는 OPC 바이어스를 구하는 과정 없이 상기 추출 부분의 제1 보정 레이아웃을 적용한다. 상기 복수의 템플릿에서 각각의 템플릿 마다 상기 비반복 패턴 부분의 모든 영역에 대하여 OPC를 수행하여 제2 보정 레이아웃을 형성한다. 상기 복수의 템플릿에서 형성된 상기 제1 보정 레이아웃 및 상기 제2 보정 레이아웃을 병합하여 병합된 보정 레이아웃을 형성한다.

본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서, 상기 복수의 템플릿을 구성하는 각각의 템플릿에서 상기 제1 보정 레이아웃을 형성하는 단계와 상기 제2 보정 레이아웃을 형성하는 단계는 병렬적으로 행해질 수 있다.

본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서, 상기 복수의 템플릿을 구성하는 각각의 템플릿에서 상기 추출 부분에서 OPC 바이어스를 구하여 상기 제1 보정 레이아웃을 형성하는 단계와 상기 반복 패턴 부분 중 상기 추출 부분을 제외한 다른 부분에 대하여 상기 추출 부분의 제1 보정 레이아웃과 동일한 보정 레이아웃을 적용하는 단계를 순차적으로 행한 후에, 상기 제2 보정 레이아웃을 형성하는 단계를 행할 수 있다. 그리고, 상기 복수의 템플릿중 어느 하나인 선택된 템플릿에서 상기 제2 보정 레이아웃을 형성할 때, 상기 선택된 템플릿 내에 있는 반복 패턴 부분의 제1 보정 레이아웃을 참조하여 상기 선택된 템플릿 내에 있는 비반복 패턴 부분에서 OPC를 수행할 수 있다.

본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서, 상기 복수의 템플릿에서 각각의 템플릿 마다 그 안에 포함되어 있는 설계 패턴 레이아웃을 반복 패턴 부분 및 비반복 패턴 부분으로 구분하는 단계에서, 각각의 템플릿 안에 포함되어 있는 설계 패턴 레이아웃을 구성하는 복수의 폴리곤(polygons)의 형상을 기초로 하여 패턴의 동일성을 판단하여 반복 패턴 부분 및 비반복 패턴 부분을 판단할 수 있다.

또는, 본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서, 상기 복수의 템플릿에서 각각의 템플릿 마다 그 안에 포함되어 있는 설계 패턴 레이아웃을 반복 패턴 부분 및 비반복 패턴 부분으로 구분하는 단계에서, 각각의 템플릿 안에 포함되어 있는 설계 패턴 레이아웃의 외곽선을 구성하는 에지(edge)의 특성을 기초로 하여 패턴의 동일성을 판단하여 반복 패턴 부분 및 비반복 패턴 부분을 판단할 수 있다.

본 발명에 의하면, 반복적으로 배치되는 동일 형상의 복수의 패턴들, 또는 점 대칭 형상 또는 선 대칭 형상인 복수의 패턴들을 구현하는 데 필요한 레이아웃의 OPC 공정에서, 동일한 형상 또는 대칭 형상으로 반복되는 패턴으로 이루어지는 반복 패턴 부분들에서는 그 일부 영역인 추출 부분에서만 OPC 바이어스를 구한다. 그리고, 상기 반복 패턴 부분에서 상기 추출 부분을 제외한 다른 부분에 대하여는 OPC 바이어스를 구하는 과정 없이 상기 추출 부분에서 얻어진 OPC 바이어스를 반복 패턴 부분의 다른 부분에도 동일하게 적용한다. 이와 같이 반복 패턴 부분에서의 OPC 공정을 비반복 패턴 부분과 다르게 추출 부분에서만 선택적으로 OPC 바이어스를 구하는 방법으로 행함으로써, 동일 또는 대칭 형상을 가지는 반복 패턴 부분에서 불필요한 반복 작업을 생략할 수 있고, 그 결과 OPC 공정에 소요되는 시간을 줄일 수 있다. 또한, 타겟으로 하는 레이아웃 설계에 따른 형상이 얻어질 때까지 OPC 바이어스를 구하는 과정을 복수 회 반복해야 하는 경우에도, 상기 추출 부분에서 이전에 구하였던 OPC 바이어스가 반복 패턴 부분 중 추출 부분이 아닌 다른 부분에도 동일하게 적용된 상태에서 다시 OPC 바이어스를 구하는 공정이 진행되므로, 타겟으로 하는 형상의 보정 레이아웃이 얻어질 수 있는 최종 OPC 바이어스에 수렴되기까지의 작업 수행 시간이 통상의 OPC 수행에 소요되는 시간 시간보다 현저하게 짧아져서 OPC 수행에 필요한 런 타임 (run time)이 현저하게 단축되고 TAT (turnaround time)를 개선할 수 있다. 또한, 레이아웃에서 동일 형상 또는 대칭 형상으로 반복되는 부분에서는 균일한 보정이 이루어지도록 함으로써 결과적으로 균일한 형상의 패턴들을 구현할 수 있다. 따라서, 패턴 균일도가 향상된 반도체 소자를 제조할 수 있다.

도 1a는 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로우 차트이다.
도 1b는 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자의 제조 방법에서 선별적인 OPC 수행을 위한 처리 공정을 보다 상세히 설명하기 위한 플로우 차트이다.
도 1c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법에 이용될 수 있는 예시적인 OPC 툴(tool)의 요부 구성을 개략적으로 도시한 블록 다이어그램이다.
도 2a, 도 2b, 및 도 2c는 각각 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법을 적용할 수 있는 예시적인 설계 패턴 레이아웃들로서, 도 2a는 복수의 라인 패턴을 형성하기 위한 예시적인 레이아웃이고, 도 2b는 복수의 아일랜드 (island) 패턴을 형성하기 위한 예시적인 레이아웃이고, 도 2c는 다양한 형상의 복수의 패턴을 형성하기 위한 예시적인 레이아웃이다.
도 3a 내지 도 3f는 각각 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자의 제조 방법에서 설계 계층구조 분석을 행한 결과 얻어진 복수의 템플릿 중 일부 템플릿을 예시한 도면이다.
도 4a는 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자의 제조 방법에 따라 어느 한 템플릿의 반복 패턴 부분에서 추출 부분에서만 OPC 바이어스를 구하여 보정 레이아웃을 형성하기 위하여, 상기 추출 부분에서 섭동을 부여하여 얻어진 OPC 패턴을 예시한 도면이다.
도 4b는 모든 반복 패턴 부분에서 도 4a의 추출 부분에서의 OPC 패턴과 동일하게 균일한 형상으로 보정된 보정 레이아웃을 예시한 도면이다.
도 5a는 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자의 제조 방법에 따라 다른 템플릿의 반복 패턴 부분에서 추출 부분에서만 OPC 바이어스를 구하여 보정 레이아웃을 형성하기 위하여, 상기 다른 추출 부분에서 섭동을 부여하여 얻어진 OPC 패턴을 예시한 도면이다.
도 5b는 모든 반복 패턴 부분에서 도 5a의 추출 부분에서의 OPC 패턴과 동일하게 균일한 형상으로 보정된 보정 레이아웃을 예시한 도면이다.
도 6a는 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자의 제조 방법에 따라 또 다른 템플릿의 반복 패턴 부분에서 추출 부분에서만 OPC 바이어스를 구하여 보정 레이아웃을 형성하기 위하여, 상기 또 다른 추출 부분에서 섭동을 부여하여 얻어진 OPC 패턴을 예시한 도면이다.
도 6b는 도 5a의 추출 부분에서의 OPC 패턴에 기초하여 상기 OPC 패턴과 동일한 형상, 또는 OPC 패턴에 대한 선 대칭 형상으로 균일하게 보정된 보정 레이아웃을 예시한 도면이다.
도 7a는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로우 차트이다.
도 7b는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자의 제조 방법에서 선별적인 OPC 수행을 위한 처리 공정에 대하여 보다 상세히 설명하기 위한 플로우 차트이다.
도 8a는 OPC 수행 대상의 템플릿 내에 반복 패턴 부분 및 비반복 패턴 부분이 포함되어 있는 경우를 예시한 것이다.
도 8b는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자의 제조 방법에 따라 복수의 반복 패턴 부분 중 추출 부분에서만 OPC 바이어스를 구하여 상기 추출 부분에서 보정 레이아웃을 형성한 결과를 나타낸 도면이다.
도 8c는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자의 제조 방법에 따라 템플릿 내의 복수의 반복 패턴 부분 중 OPC를 수행하지 않은 다른 반복 패턴 부분에 대하여 균일하게 상기 추출 부분에서 얻어진 보정 레이아웃과 동일한 보정 레이아웃을 적용한 결과를 나타낸다.
도 8d는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자의 제조 방법에 따라 템플릿 내에 있는 모든 반복 패턴 부분이 추출 부분에서 구한 OPC 바이어스에 기초한 보정 레이아웃으로 치환된 상태에서, 복수의 비반복 패턴 부분 중 하나인 OPC 대상의 비반복 패턴 부분에서 OPC 수행하는 과정을 설명하기 위한 도면이다.
도 8e는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자의 제조 방법에 따라 반복 패턴 부분에 형성된 보정 레이아웃을 참조하여 비반복 패턴 부분에서 OPC를 수행하여 보정 레이아웃을 형성한 결과를 나타낸 도면이다.

다음에, 본 발명의 기술적 사상에 의한 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.

다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장된 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.

본 명세서에서 사용되는 용어들은 특정한 실시예들을 기술하기 위한 목적으로 사용되는 것이며 본 발명의 범위를 제한하기 위한 것은 아니다. 본 명세서에서 단수의 형태로 사용된 용어들은 그에 대하여 단수임을 나타내는 명백한 배경에 관한 언급이 없는 한 복수의 형태도 포함하는 것이다. 다양한 요소들, 성분들, 영역들, 층들, 또는 단면들을 기술하기 위하여 용어 제1, 제2 등을 사용할 수 있으나, 이들 요소들, 성분들, 영역들, 층들, 또는 단면들은 이들 용어에 한정되는 것으로 해석되어져서는 안 된다. 이들 용어는 하나의 요소, 성분, 영역, 층 또는 단면을 다른 요소, 성분, 영역, 층 또는 단면과 구별하기 위하여 사용되는 것뿐이다.

또한, 상대적인 용어, 예를 들면 "하부" 또는 "저면"과 "상부" 또는 "상면" 은 도면에 도시된 바와 같은 한 요소의 다른 요소에 대한 관계를 설명하기 위하여 사용될 수 있다. 상대적인 용어들은 도면에 도시된 방향뿐만 아니라 소자의 다른 방향들을 포함하는 것이다. 예를 들면, 도면에 있는 소자가 회전되면, 다른 소자들의 "하부" 측에 있는 것으로 기재된 소자들은 상기 다른 소자들의 "상부" 측에 위치될 것이다. 따라서 예시적인 용어 "하부" 또는 "아래"는 도면의 특정한 방향에 따라 "하부" 및 "상부"의 방향을 모두 포함할 수 있다. 마찬가지로, 어느 한 도면에 있는 소자가 회전하면 다른 요소들의 "하부" 또는 "아래" 에 있는 것으로 기재된 요소들이 상기 다른 요소의 "상부" 에 위치될 것이다. 따라서, 예시적인 용어 "하부" 또는 "아래" 는 "상부" 및 "하부"를 모두 포함할 수 있다.

다른 한정이 없는 한, 본 명세서에서 사용된 모든 용어들(기술적 용어 및 과학적 용어 포함)은 이 기술 분야에 숙련된 자에게 통상적으로 잘 알려진 의미를 가진다. 또한, 통상적으로 사용되는 사전들에 정의된 바와 같은 용어들은 관련된 기술 분야를 배경으로 하는 의미와 같은 의미를 가지는 것으로 해석되어야 하며, 별도의 기재가 없는 한 이상적이거나 또는 지나치게 해석되어서는 안 된다.

도 1a는 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로우 차트이다.

도 1a를 참조하면, 제조하고자 하는 반도체 소자용 설계 패턴 레이아웃을 작성한다 (공정 P10).

예들 들어, DRAM (dynamic random access memory) 및 플래시 메모리 등과 같은 반도체 메모리 소자의 풀-칩 (full-chip) 레이아웃은 영역에 따라 그 패턴 밀도 및 그 형상들이 다양하다. 반도체 메모리 소자에서 셀 어레이 영역은 각각 동일한 구조를 가지는 복수의 단위 셀을 포함하고 있으므로 동일한 형상 및 상호 대칭인 형상을 가지는 복수의 패턴이 고밀도로 반복 형성되는 영역들을 포함할 수 있다. 또한, 셀 어레이 영역의 주변에 위치되는 주변 회로 영역 및 코어 영역에서도 상호 동일하거나 대칭인 복수의 패턴을 포함할 수 있다.

도 2a, 도 2b, 및 도 2c는 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법을 적용할 수 있는 예시적인 설계 패턴 레이아웃들이다. 이들 레이아웃에 대하여 보다 상세히 설명하면 다음과 같다.

도 2a는 반도체 소자의 구현에 필요한 복수의 라인 패턴을 형성하기 위한 예시적인 레이아웃이다. 도 2a에는 각각 동일한 형상 및 동일한 사이즈를 가지고 상호 평행하게 반복 배치되어 있는 복수의 라인 패턴(210)으로 이루어지는 제1 부분(200A)의 레이아웃이 예시되어 있다. 상기 복수의 라인 패턴(210)은 각각 그 장축 (도 2a에서 y 방향 중심축)을 기준으로 좌우 대칭인 형상을 가진다.

상기 복수의 라인 패턴(210)은 예를 들면 반도체 메모리 소자의 셀 어레이 영역에서 복수의 활성 영역, 또는 복수의 배선 라인을 형성하는 데 이용될 수 있다.

도 2b는 반도체 소자의 구현에 필요한 복수의 아일랜드 (island) 패턴을 형성하기 위한 예시적인 레이아웃이다. 도 2b에는 각각 동일한 형상 및 동일한 사이즈를 가지고 상호 평행하게 반복 배치되어 있는 복수의 아일랜드 패턴(220)으로 이루어지는 제2 부분(200B)의 레이아웃이 예시되어 있다. 상기 복수의 아일랜드 패턴(220)은 각각의 x 방향 중심축 또는 y 방향 중심축을 기준으로 좌우 대칭인 형상을 가진다.

상기 복수의 아일랜드 패턴(220)은 예를 들면 반도체 메모리 소자의 셀 어레이 영역에서 복수의 콘택홀, 복수의 콘택 패드, 또는 복수의 도전 영역을 형성하는 데 이용될 수 있다.

도 2c는 반도체 소자의 구현에 필요한 다양한 형상의 복수의 패턴을 형성하기 위한 예시적인 레이아웃이다. 도 2c에는 상호 동일한 형상 및 동일한 사이즈로 반복적으로 배치되는 복수의 제1 패턴(232), 제2 패턴(234), 제3 패턴(236), 및 제4 패턴(238), 그리고 점선 L1을 중심으로 하여 상기 복수의 제1 패턴(232), 제2 패턴(234), 제3 패턴(236), 및 제4 패턴(238)에 대하여 각각 선 대칭 관계에 있는 복수의 제5 패턴(242), 제6 패턴(244), 제7 패턴(246), 및 제8 패턴(248)으로 이루어지는 제3 부분(200C)의 레이아웃이 예시되어 있다. 또한, 제3 부분(200C)에서, 상기 제1 패턴(232)과 제2 패턴(234)과의 사이, 그리고 상기 제5 패턴(242)과 제6 패턴(244)과의 사이는 상호 선 대칭 관계를 이룬다.

도 1c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법에 이용될 수 있는 예시적인 OPC 툴(100)의 요부 구성을 개략적으로 도시한 블록 다이어그램이다.

다시 도 1a를 참조하면, 공정 P10에서 작성한 레이아웃의 설계 데이타를 OPC 툴(100) (도 1c 참조)에 입력한다 (도 1a의 공정 P20).

상기 OPC 툴(100)에 입력된 레이아웃의 설계 데이타는 상기 OPC 툴(100)의 디스크 어레이 또는 서버와 같은 데이터 저장 장치(102)에 저장될 수 있다.

상기 OPC 툴(100)에서는 상기 데이터 저장 장치(102)에서 제공되는 레이아웃 설계 데이타로부터 설계 계층구조 (hierarchy)를 읽고, 이를 분석하여 풀-칩 레이어 (full-chip layer)의 레이아웃을 단위 소자의 종류 및 근접 효과 환경 (proximity environment)에 따라 구분하여 복수의 템플릿(template) (T1, T2, T3, ..., TN: N은 자연수)으로 분할한다 (공정 P30).

상기 설계 계층 구조의 분석은 하나의 풀-칩 레이어의 레이아웃에 대하여 전체적으로 행해진다.

하나의 풀-칩 레이어의 레이아웃은 도 2a 내지 도 2c에 예시된 제1 부분(200A), 제2 부분(200B), 및 제3 부분(200C)을 포함할 수 있다. 상기 레이아웃은 예를 들면, 소자분리 영역, 게이트 전극, 배선 라인, 콘택 영역 등과 같은 특정한 단위 소자 세트를 규정하는 복수의 셀 (cells)을 포함한다. 각각의 셀 내에 있는 레이아웃은 해당 레이아웃의 바운더리 (boundaries)를 규정하는 복수의 폴리곤 (polygons)으로 표현될 수 있다. 상기 복수의 셀 중에서 선택되는 어떤 셀은 다른 셀 내에 매우 복잡한 배치로 네스팅 (nesting)될 수 있다. 이와 같은 복수의 셀의 구조가 상기 설계 계층구조를 구성하게 된다.

상기 설계 계층구조 분석 과정에서, 상기 복수의 셀은 각각 폴리곤의 종류 및 노광 공정시의 근접 효과 환경에 따라 복수의 템플릿 (T1, T2, T3, ..., TN)으로 분할될 수 있다. 즉, 상기 복수의 셀 중 상호 동일한 폴리곤 및 동일한 근접 효과 환경을 가지는 셀들이 하나의 템플릿을 구성할 수 있다. 여기서, 상기와 같이 분할된 각각의 템플릿 (T1, T2, T3, ..., TN)은 OPC 수행의 기본 단위로 사용될 수 있다.

상기 복수의 템플릿 (T1, T2, T3, ..., TN) 중에서 상호 동일한 레이아웃 데이타를 포함하는 템플릿들은 동일한 템플릿으로 인식하고, 서로 다른 레이아웃 설계 데이타를 가지는 템플릿들은 서로 다른 템플릿 종류로 구분될 수 있다. 여기서, 상기 복수의 템플릿 (T1, T2, T3, ..., TN)의 분할 기준은 각 템플릿에 포함되어 있는 레이아웃의 기하학적 정보, 예를 들면 폴리곤, 패턴의 외곽선을 구성하는 에지(edge)의 길이 및 방향, 패턴의 방향, 크기, 패턴 부분과 스페이스(space) 부분의 비율, 패턴의 형상 등과 같은 2 차원 데이타를 포함할 수 있다. 각 템플릿은 사용자가 설정하는 바에 따라 임의의 사이즈를 가지는 사각형 영역으로 이루어질 수 있다.

도 1c를 참조하면, 복수의 템플릿 (T1, T2, T3, ..., TN)은 클러스터 콘트롤러 (cluster controller) (104)로부터 버스(106)를 통해 연산 시스템(110)에 포함되어 있는 복수의 노드(112_1, 112_2, 112_3, ..., 112_N)에 제공될 수 있다. 이로써, 복수의 템플릿 (T1, T2, T3, ..., TN)에 대하여 OPC 수행이 동시에 이루어짐으로써 OPC 수행에 필요한 총 TAT (turnaround time)을 줄일 수 있다.

도 1a의 공정 P30에서 풀-칩 레이어의 레이아웃이 복수의 템플릿 (T1, T2, T3, ..., TN)으로 분할된 후, 각 템플릿 (T1, T2, T3, ..., TN) 내에 있는 레이아웃 패턴에 대하여 선별적인 OPC 수행을 위한 처리 공정(도 1a의 공정 P40)에 따라 후속 공정을 행한다.

본 발명의 기술적 사상에 의한 일 예에 따른 선별적인 OPC 수행을 위한 처리 공정(도 1a의 P40)에서는, 먼저 각 템플릿 (T1, T2, T3, ..., TN) 내에 있는 모든 레이아웃 패턴에 대하여 동일 형상 또는 대칭 형상의 패턴들이 반복적으로 배치되어 있는 반복 패턴 부분과, 반복 패턴이 없는 비반복 패턴 패턴 부분으로 구분한다 (도 1a의 공정 P50). 이 때, 각 템플릿 (T1, T2, T3, ..., TN) 내에 있는 레이아웃 패턴에서, 소정의 점 또는 소정의 선을 중심으로 하는 대칭 패턴 부분이 있는 경우, 상기 대칭 패턴 부분도 반복 패턴 부분으로서 인식될 수 있다. 왜냐하면, 상기 대칭 패턴에 대한 위치 데이타를 점 대칭 이동 또는 선 대칭 이동하여 얻어지는 데이타를 이용하면 상기 대칭 패턴 부분도 반복 패턴 부분과 마찬가지로 처리될 수 있기 때문이다.

도 1a의 공정 P50에서 반복 패턴 부분임을 판단하기 위하여, 각 템플릿 내에 있는 레이아웃 패턴들을 구성하고 있는 폴리곤들의 형상을 기초로 하여, 또는 각 레이아웃 패턴의 외곽선을 구성하는 에지의 길이, 방향 등과 같은 특성을 기초로 하여 패턴의 동일성 판단을 할 수 있다. 패턴의 에지 라인을 기준으로 구분하는 경우, 동일한 반복 패턴 부분을 가지는 것으로 인식되는 부분은 동일한 칼라(color)로 표시될 수 있다.

예를 들면, 도 2a에서 "R1"으로 표시된 장방형 부분은 "R2"로 표시된 장방형 부분과 선대칭 형상을 가지고 있으므로 "R1" 및 "R2" 를 포함하는 영역에 대하여 각각 반복 패턴 부분이라고 판단할 수 있다. 따라서, 상기 "R1" 부분 및 "R2" 부분 중 어느 하나의 부분 만을 기본 반복 단위라고 판단할 수 있다. 또한, 상기 복수의 라인 패턴(210)의 에지를 기준으로 구분하는 경우, 상기 "R1" 부분 내에 있는 선분 SR1과, "R2" 부분 내에 있는 선분 SR2 각각에 대하여 각각 동일한 칼라를 가지도록 하고, 상기 선분 SR1 및 SR2 중 어느 하나 만을 기본 반복 단위라고 판단할 수 있다.

또한, 예를 들면 도 2b에서, 선분 S1, S2, S3 및 S4 는 각각 상호 점 대칭 또는 선 대칭 형상을 가지고 있는 선분들이므로, 이들 선분 S1, S2, S3 및 S4 는 각각 동일한 반복 패턴 부분인 것으로 판단할 수 있다. 따라서, 상기 선분 S1, S2, S3 및 S4 중 어느 하나의 부분 만을 기본 반복 단위라고 판단할 수 있다. 또한, 상기 복수의 아일랜드 패턴(220)의 에지를 기준으로 구분하는 경우, 상기 선분 S1, S2, S3 및 S4 에 대하여 각각 동일한 칼라를 가지도록 하고, 상기 선분 S1, S2, S3 및 S4 중 어느 하나 만을 기본 반복 단위라고 판단할 수 있다.

도 2c에 예시된 복수의 제1 패턴(232), 제2 패턴(234), 제3 패턴(236), 제4 패턴(238), 제5 패턴(242), 제6 패턴(244), 제7 패턴(246), 및 제8 패턴(248)에 대하여도 각각 동일한 원리에 따라 각 패턴을 구성하는 선분들을 기본 단위로 인식하고 이들 선분으로부터 기본 반복 단위를 결정할 수 있다.

도 1a의 공정 P52에서, OPC 대상 패턴이 해당 템플릿 내에 있는 반복 패턴 부분이라고 판단한 경우에는, 상기 반복 패턴 부분 중에서 선택되는 일부 영역인 추출 부분에서만 OPC 바이어스를 구하여 상기 추출 부분의 보정 레이아웃을 형성한다. (도 1a의 공정 P54).

상기 추출 부분은 상기 반복 패턴 부분에서 선택되는 최소 반복 단위로 설정될 수도 있고, 최소 반복 단위보다 더 확장된 범위로 설정될 수도 있다. 공정 P54에서 OPC 바이어스를 구하기 위하여, 상기 추출 부분에 포함된 레이아웃 패턴을 필요에 따라 복수의 세그먼트(segment)로 분할하고, 각각의 세그먼트에 대한 섭동 (攝動: perturbation)을 행할 때, 상기 추출 부분 내에 있는 세그먼트의 섭동과 동시에, 반복 패턴 부분중 추출 부분이 아닌 부분들에서도 상기 추출 부분의 세그먼트와 동일한 패턴 부분에서는 추출 부분에서와 동일하게 섭동이 이루어질 수 있다. 즉, 상기 반복 패턴 부분중 추출 부분이 아닌 부분에서는 추출 부분에서의 섭동에 의존하여 추출 부분에서와 동일하게 섭동되는 것이다. 이와 같이 함으로써 얻을 수 있는 효과는 다음과 같다. 즉, 상기 추출 부분에서 첫 번째 구해진 OPC 바이어스 값이 정확한 값이 아닌 경우, 다시 정확한 OPC 바이어스 값을 찾기 위해 OPC 바이어스를 구하는 시뮬레이션(simulation) 과정을 반복해야 한다. 이와 같이, 상기 추출 부분에서의 보정 레이아웃을 결정하기 위한 최종 OPC 바이어스를 구하기까지 복수 회의 시뮬레이션 과정을 거쳐야 하는 경우, 추출 부분에서 구한 OPC 바이어스가 반복 패턴 부분의 다른 부분에도 이미 반영되어 있는 상태에서, 상기 추출 부분에서의 OPC 바이어스를 구하는 과정을 다시 행하게 된다. 그 결과, 추출 부분에서 최종 OPC 바이어스에 도달되는 횟수 및 시간이 현저하게 줄어들게 된다. 따라서, 상기 추출 부분에서 최종 OPC 바이어스를 구하기까지 거쳐야 하는 시뮬레이션 과정에 소요되는 시간을 감소시킬 수 있다.

공정 P54에서 상기 추출 부분에 대한 OPC 바이어스가 구해진 후, 상기 반복 패턴 부분 중 OPC 바이어스를 아직 구하지 않은 다른 부분들에 대하여는 상기 추출 부분에서 얻어진 OPC 바이어스를 동일하게 적용하여 상기 추출 부분의 보정 레이아웃과 동일한 형상의 보정 레이아웃을 형성한다. (도 1a의 공정 P56).

도 1a의 공정 P52에서, OPC 대상 패턴이 해당 템플릿 내에 있는 반복 패턴 부분이 아닌 비반복 패턴 부분이라고 판단한 경우에는, 상기 비반복 패턴 부분의 모든 영역에서 OPC를 수행하여 보정 레이아웃을 형성한다 (도 1a의 공정 P58).

비반복 패턴 부분에서는 모든 영역 마다 각각 OPC 바이어스를 개별적으로 구한다. 이를 위하여 비반복 패턴 부분의 모든 영역에 대하여 다음과 같은 OPC 수행 과정을 거칠 수 있다. 먼저, OPC 대상 영역에 있는 각 패턴에 대하여 그 에지 라인을 복수의 세그먼트로 분할한다. 그 후, 시뮬레이션을 통하여, 각 세그먼트에서 OPC 수행을 통해 필요한 OPC 바이어스를 찾는다. 이 때, 각 세그먼트를 원하는 방향으로 위치 이동시키는 방법으로 섭동을 부여하여 섭동 패턴을 형성할 수 있다. 각각의 세그먼트에 대하여 시뮬레이션을 통해 OPC 바이어스가 구해지면 각각 세그먼트에 대하여 구해진 OPC 바이어스를 적용한다. 모든 세그먼트의 이미지 윤곽 (image contour)이 설계상의 타겟에 맞을 때까지 상기한 시뮬레이션 및 OPC 바이어스 적용 과정을 반복한다. 이 때, 상기 시뮬레이션은 소자의 제조 공정상 허용 가능한 오차 한계 범위 내에서 행해질 수 있다.

도 1a의 공정 P54 및 공정 P56의 수행과, 공정 P58의 수행은 병렬적으로 동시에 행해질 수 있다.

모든 템플릿(T1, T2, T3, ..., TN)에 대하여 선별적인 OPC 수행을 위한 처리 공정 (도 1a의 공정 P40)에 따라 보정 레이아웃이 형성되었으면, 풀-칩 레이어의 모든 템플릿(T1, T2, T3, ..., TN)에서 얻어진 모든 보정 레이아웃들을 병합(merge)하여 병합된 보정 레이아웃을 형성한다 (도 1a의 공정 P60).

상기 병합된 보정 레이아웃의 데이타에 의거하여 반도체 소자 제조를 위한 노광 공정시 사용될 포토마스크를 형성하여, 원하는 소자를 형성하기 위한 포토리소그래피 공정을 행한다 (도 1a의 공정 P70).

도 1b는 도 1a의 공정 P40에 따른 선별적인 OPC 수행을 위한 처리 공정을 보다 상세히 설명하기 위한 플로우 차트이다.

도 1b를 참조하면, 도 1a의 공정 P50에와 같이 풀-칩 레이어의 레이아웃으로부터 분할된 복수의 템플릿 (T1, T2, T3, ..., TN)에서 각각 반복 패턴 부분 및 비반복 패턴 부분이 구분된 후, 반복 패턴 부분이 있는 템플릿에 대하여는 그 반복 패턴 부분에서 동일하게 반복되는 추출 부분을 선택한다 (도 1b의 공정 P110).

도 3a 및 도 3b, 도 3c 및 도 3d, 도 3e 및 도 3f는 각각 도 2a, 도 2b, 및 도 2c에 예시된 제1 부분(200A), 제2 부분(200B), 및 제3 부분(200C)이 각각 도 1a의 공정 P30에 따라 설계 계층구조 분석을 행한 결과 얻어진 복수의 템플릿 중 일부 템플릿(T1, T2, T3)을 구성하는 경우를 예시한 도면이다. 도 3a 및 도 3b, 도 3c 및 도 3d, 도 3e 및 도 3f에 도시된 패턴 및 영역들 각각의 형상 및 크기는 본 발명의 이해를 돕기 위하여 예시한 것에 불과한 것으로, 본 발명이 이들 도면에 예시된 것에 제한되는 것으로 해석되어서는 안된다.

특히, 도 3a는 템플릿(T1) 내에 있는 레이아웃 패턴에서 반복 패턴 부분을 구분하는 데 있어서 폴리곤의 형상을 기초로 하여 구분하는 경우를 예시한 것이다. 도 3a에서, 템플릿(T1) 내에 있는 레이아웃 패턴은 모두 반복 패턴 부분으로 이루어져 있다. 특히, 템플릿(T1) 내에 있는 레이아웃 패턴은 반복 패턴 부분 중에서 선택된 일부인 추출 부분(310)에서와 같이 라인 패턴(210)이 반복 배치되는 구조를 가진다. 도 1a의 공정 P50에서 반복 패턴 부분에서 패턴들의 동일성을 판단하기 위하여, 추출 부분(310) 뿐 만 아니라, 상기 추출 부분(310)의 주위에서 상기 추출 부분(310)을 소정의 폭(W1)을 가지고 포위하는 주위 영역(312)에 형성되어 있는 패턴의 형상까지 상호 비교한다. 상기 폭(W1)은 광 근접 효과 범위 이상으로 설정될 수 있으며, 도 3a에 예시된 상대적인 크기에 제한되지 않는다.

도 3b는 템플릿(T1) 내에 있는 레이아웃 패턴에서 반복 패턴 부분을 구분하는 데 있어서 패턴의 에지를 기초로 하여 구분하는 경우를 예시한 것이다. 도 1a의 공정 P50에서 반복 패턴 부분에서 패턴들의 동일성을 판단하기 위하여, 템플릿(T1) 내에 포함된 반복 패턴 부분 중 라인 패턴(210)의 일측 에지를 구성하는 선분(312S)을 추출 부분(310E)으로 설정할 수 있다.

또한 도 3c는 템플릿(T2) 내에 있는 레이아웃 패턴에서 반복 패턴 부분을 구분하는 데 있어서 폴리곤의 형상을 기초로 하여 구분하는 경우를 예시한 것이다. 도 3c에서, 템플릿(T2) 내에 있는 레이아웃 패턴은 모두 반복 패턴 부분으로 이루어져 있다. 특히, 템플릿(T2) 내에 있는 레이아웃 패턴은 반복 패턴 부분 중에서 선택된 일부인 추출 부분(320)에서와 같이 아일랜드 패턴(220)이 반복 배치되는 구조를 가진다. 도 1a의 공정 P50에서 반복 패턴 부분에서 패턴들의 동일성을 판단하기 위하여, 추출 부분(320) 뿐 만 아니라, 상기 추출 부분(320)의 주위에서 상기 추출 부분(320)을 소정의 폭(W2)을 가지고 포위하는 주위 영역(322)에 형성되어 있는 패턴의 형상까지 상호 비교한다. 상기 폭(W2)은 광 근접 효과 범위 이상으로 설정될 수 있으며, 도 3b에 예시된 상대적인 크기에 제한되지 않는다.

도 3d는 템플릿(T2) 내에 있는 레이아웃 패턴에서 반복 패턴 부분을 구분하는 데 있어서 패턴의 에지를 기초로 하여 구분하는 경우를 예시한 것이다. 템플릿(T2) 내에 포함된 아일랜드 패턴(220)이 정사각형이고, 평면상의 한 점을 기준으로 하여 4 개의 조명이 90도 간격으로 등간격으로 배치되어 있는 조명계를 포함하는 노광 설비를 이용하는 경우, 도 1a의 공정 P50에서 반복 패턴 부분에서 패턴들의 동일성을 판단하기 위하여, 상기 아일랜드 패턴(220)을 구성하는 4 개의 선분 중에서 선택되는 1 개의 선분(322S) 만을 추출 부분(310E)으로 설정할 수 있다.

또한, 3e는 템플릿(T3) 내에 있는 레이아웃 패턴에서 반복 패턴 부분을 구분하는 데 있어서 폴리곤의 형상을 기초로 하여 구분하는 경우를 예시한 것이다. 도 3e에서, 템플릿(T3) 내에 있는 레이아웃 패턴에는 복수 종류의 반복 패턴 부분이 존재한다. 예를 들면, 템플릿(T3) 내에 있는 레이아웃 패턴에는 반복 패턴 부분 중에서 선택된 일부인 추출 부분(330)에서와 같이 다양한 형상의 패턴들이 반복 배치되는 구조를 가진다. 도 1a의 공정 P50에서 반복 패턴 부분에서 패턴들의 동일성을 판단하기 위하여, 추출 부분(330) 뿐 만 아니라, 상기 추출 부분(330)의 주위에서 상기 추출 부분(330)을 소정의 폭(W3)을 가지고 포위하는 주위 영역(332)에 형성되어 있는 패턴의 형상까지 상호 비교한다. 상기 폭(W3)은 광 근접 효과 범위 이상으로 설정될 수 있으며, 도 3c에 예시된 상대적인 크기에 제한되지 않는다.

도 3f는 템플릿(T3) 내에 있는 레이아웃 패턴에서 반복 패턴 부분을 구분하는 데 있어서 패턴의 에지를 기초로 하여 구분하는 경우를 예시한 것이다. 예를 들면, 제2 패턴(234) 및 제6 패턴(244)에서, 이들 패턴을 구성하는 각 에지의 모든 선분들 중에서 선택되는 일부 선분, 예를 들면 선분들(332E, 344E, 346E)을 포함하는 복수의 추출 선분을 선택할 수 있다. 도 3f에는 모든 추출 선분들을 표시하지는 않았으나, 모든 반복 패턴들에 대하여 필요한 추출 선분들을 모두 선택할 수 있다.

도 3a, 도 3c, 및 도 3e에서, 추출 부분(310, 320, 330)에 형성된 패턴의 형상 뿐 만 아니라 상기 추출 부분(310, 320, 330)을 포위하는 주위 영역(312, 322, 332)에 형성된 패턴의 형상까지 상호 비교하는 이유는, 상기 추출 부분(310, 320, 330) 내에 있는 각 패턴이 노광 공정시 그 주변에 형성된 패턴들에 의해 받을 수 있는 근접 효과의 영향까지 동일한지를 판단하기 위함이다.

도 1b의 공정 P120에서, 복수의 템플릿(T1, T2, T3, ..., TN)에 대하여 각각 반복 패턴 부분이 포함되어 있는지의 여부를 판단한다. 도 1b의 공정 P120에서 어느 한 탬플릿 내에 반복 패턴 부분이 없다고 판단하는 경우에는 그 템플릿 내의 모든 부분에 대하여 OPC를 수행하여 보정 레이아웃을 형성한다 (도 1b의 공정 P142).

반면, 도 1b의 공정 P120에서, 어느 한 템플릿 내에 반복 패턴 부분이 포함되어 있다고 판단하는 경우에는, 해당 템플릿의 모든 부분이 상기 추출 부분과 동일한 반복 패턴 부분인지, 아니면 해당 템플릿의 일부만 상기 추출 부분과 동일한 반복 패턴 부분인지를 판단한다 (도 1b의 공정 P130).

도 1b의 공정 P130에서, 해당 템플릿의 모든 부분이 상기 추출 부분과 동일한 반복 패턴 부분이라고 판단하는 경우, 해당 템플릿에서는 반복 패턴 부분 중에서 선택되는 일부 영역인 추출 부분에서만 OPC 바이어스를 구하여 상기 추출 부분의 보정 레이아웃을 형성한다. (도 1b의 공정 P144). 상기 추출 부분에서 보정 레이아웃을 형성하는 과정에 대한 보다 상세한 설명은 도 1a의 공정 P54에 대하여 설명한 바를 참조한다.

공정 P144에서 상기 추출 부분에 대한 OPC 바이어스가 구해진 후, 상기 반복 패턴 부분 중 OPC 바이어스를 아직 구하지 않은 다른 부분들에 대하여는 상기 추출 부분에서 얻어진 OPC 바이어스를 동일하게 적용하여 상기 추출 부분의 보정 레이아웃과 동일한 형상의 보정 레이아웃을 형성한다. (도 1b의 공정 P146).

도 1b의 공정 P130에서 해당 템플릿의 일부분만 상기 추출 부분과 동일한 반복 패턴 부분이라고 판단하는 경우에는 도 1b의 공정 P148을 행한다. 즉, 해당 템플릿 내에서 반복 패턴 부분에 대하여는 도 1b의 공정 P144 및 공정 P146에서와 같이 추출 부분에서만 OPC 바이어스를 구하고 상기 추출 부분의 OPC 바이어스를 반복 패턴 부분중 추출 부분과 동일한 부분에 동일하게 적용하여 반복 패턴 부분중 다른 부분에서도 추출 부분에서의 보정 레이아웃과 동일한 보정 레이아웃을 형성한다. 그리고, 해당 템플릿 내에서 반복 패턴 부분을 제외한 나머지 부분, 즉 비반복 패턴 부분에서는 도 1b의 공정 P142에서와 같은 공정을 수행한다. 즉, 해당 템플릿 중 비반복 패턴 부분에 대하여는 도 1a의 공정 P58에서 설명한 바와 같은 방법으로 모든 부분에 대하여 OPC를 수행하여 보정 레이아웃을 형성한다.

도 1b의 공정 P142의 수행, 공정 P144 및 P146의 수행, 그리고 공정 P148의 수행은 병렬적으로 동시에 행해질 수 있다.

그 후, 도 1a의 공정 P60에 따라 풀-칩 레이어의 모든 템플릿(T1, T2, T3, ..., TN)에 대하여 보정 레이아웃들을 병합하고, 상기 병합된 보정 레이아웃의 데이타에 의거하여 반도체 소자 제조를 위한 노광 공정시 사용될 포토마스크를 형성하여 원하는 소자를 구현하기 위한 포토리소그래피 공정을 행한다 (도 1a의 공정 P70).

도 4a는 도 1b의 공정 P144에 따라 도 3a에 예시된 템플릿(T1)의 추출 부분(310)에서만 OPC 바이어스를 구하여 보정 레이아웃을 형성한 추출 부분(310)에서의 OPC 패턴(210P)을 예시한 도면이다.

도 4a에 예시된 바와 같이, 상기 OPC 패턴(210P)을 얻기 위하여 추출 부분((310) 내에 있는 라인 패턴(210)에서 1 개의 변에 해당하는 1 개의 에지를 1 개의 반복 단위로 인식하고, 상기 1 개의 에지에 대한 바이어스를 다른 모든 에지에서 동일하게 적용할 수 있다.

도 4a에 예시된 바와 같은 템플릿(T1)의 추출 부분(310)에서 적용된 OPC 바이어스는 상기 추출 부분(310)이 속해 있는 템플릿(T1) 내의 다른 반복 패턴 부분들에서도 동일하게 적용된다.

도 4b는 상기 추출 부분(310)에서 도 4a에 예시된 바와 같이 적용된 OPC 바이어스를 템플릿(T1) 내의 다른 반복 패턴 부분들에도 동일하게 적용한 결과를 예시한 도면이다.

도 5a는 도 1b의 공정 P144에 따라 도 3b에 예시된 템플릿(T2)의 추출 부분(320)에서만 OPC 바이어스를 구하여 보정 레이아웃을 형성한 추출 부분(320)에서의 OPC 패턴(220P)을 예시한 도면이다.

도 5a에 예시된 바와 같이, 상기 OPC 패턴(220P)을 얻기 위하여, 추출 부분(320) 내에 있는 아일랜드 패턴(220)에서 1 개의 변에 해당하는 1 개의 에지를 1 개의 반복 단위로 인식하고, 상기 1 개의 에지에 대한 바이어스를 다른 모든 에지에서 동일하게 적용할 수 있다.

도 5b는 상기 추출 부분(320)에서 도 5a에 예시된 바와 같이 적용된 바이어스를 템플릿(T2) 내의 다른 반복 패턴 부분들에도 동일하게 적용한 결과를 예시한 도면이다.

도 6a는 도 1b의 공정 P144에 따라, 도 3c에 예시된 템플릿(T3)의 반복 패턴 부분에서의 추출 부분(330)에서만 OPC 바이어스를 구하여 보정 레이아웃을 형성한 추출 부분(330)에서의 OPC 패턴(232P, 234P, 236P, 238P)을 예시한 도면이다.

도 6a에는 추출 부분(330) 내에 있는 제1 패턴(232), 제2 패턴(234), 제3 패턴(236), 및 제4 패턴(238) 각각의 에지를 따라 "●"으로 구분된 바와 같이 복수의 세그먼트로 분할하고, 각 세그먼트에 대하여 시뮬레이션 결과 얻어진 바이어스를 부여한 결과를 예시하였다. 도시하지는 않았으나, 웨이퍼상에 원하는 형상의 패턴을 구현하기 위한 포토리소그래피 공정에서의 해상도 향상을 위하여, 상기 OPC 패턴(232P, 234P, 236P, 238P)은 각각 상기 추출 부분(330) 내의 레이아웃에 대하여 바이어스를 부여한 결과물에 더하여, 필요한 위치에 어시스트 피쳐 (SRAF)와 같은 보조 패턴들이 더 부가된 결과물로 이루어질 수 있다.

도 6b는 상기 추출 부분(330)에서 도 6a에 예시된 바와 같이 적용된 OPC 바이어스를 템플릿(T3) 내의 다른 반복 패턴 부분들에도 동일하게 적용한 결과를 예시한 도면이다. 이 때, 다른 반복 패턴 부분들에서 상기 추출 부분(330) 내의 패턴들과 완전히 동일한 레이아웃을 가지는 부분들은 상기 추출 부분(330) 내의 OPC 패턴(232P, 234P, 236P, 238P)들에 대한 패턴 형상 데이타를 그대로 반영하여, 상기 추출 부분(330) 내의 OPC 패턴(232P, 234P, 236P, 238P)과 동일한 OPC 바이어스를 적용할 수 있다. 그러나, 템플릿(T3)에서 점선 L1 (도 3e 참조)을 중심으로 하여 상기 복수의 제1 패턴(232), 제2 패턴(234), 제3 패턴(236), 및 제4 패턴(238)에 대하여 각각 선 대칭 관계에 있는 제5 패턴(242), 제6 패턴(244), 제7 패턴(246), 및 제8 패턴(248)에 대하여는, 상기 추출 부분(330) 내의 OPC 패턴(232P, 234P, 236P, 238P)들에 대한 바이어스로부터 선 대칭 변환된 데이터에 의거한 바이어스를 적용할 수 있다.

위에서 설명한 바와 같이, 각 템플릿(T1, T2, R3, ..., TN)의 반복 패턴 부분에서는 도 4b, 도 5b, 및 도 6b에 예시한 바와 같이 추출 부분(310, 320, 330)에서만 OPC 바이어스를 구하여 상기 추출 부분(310, 320, 330)의 보정 레이아웃을 형성하고, 반복 패턴 부분 중 추출 부분이 아닌 다른 부분에서는 추출 부분(310, 320, 330)에서 얻어진 OPC 바이어스를 기초로 하여 상기 추출 부분의 보정 레이아웃과 동일한 형상, 점 대칭 형상, 또는 선 대칭 형상으로 균일하게 반복 배치되는 구조를 가지는 보정 레이아웃을 형성한다. 또한, 반복 패턴이 없는 부분에 대하여는 모든 부분에 대하여 OPC 바이어스를 구하고, 그 OPC 바이어스에 따라 보정 레이아웃을 형성한다. 상기와 같이 반복 패턴 부분의 존재 여부에 따라 선택적인 OPC 공정을 거쳐 얻어진 모든 템플릿에 대한 보정 레이아웃을 도 1a의 공정 P60에 따라 병합하고, 그 병합된 레이아웃을 사용하여 포토마스크를 형성하여 원하는 소자를 형성하기 위한 포토리소그래피 공정을 행한다.

위에서 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법에 의하면, 동일한 형상 또는 대칭인 형상으로 반복적으로 배치되는 패턴들이 포함되어 있는 반복 패턴 부분에서는 그 모든 부분에 대하여 OPC 바이어스를 구하지 않고 상기 반복 패턴 부분 중 일부 영역인 추출 부분에서만 OPC 바이어스를 구한다. 그리고, 모든 반복 패턴 부분에서 상기 추출 부분에서와 동일한 OPC 바이어스가 적용된다. 따라서, 동일 형상 또는 대칭 형상의 패턴들임에도 불구하고 각 템플릿 내에 있는 모든 세그먼트에 대하여 각각의 OPC 바이어스를 구하는 경우에 야기되는 불필요한 반복 연산을 생략하여 비효율적인 공정 지연이 발생되는 것을 방지하고, OPC 수렴 속도를 향상시킬 수 있으며, 동일 형상을 가지는 패턴임에도 불구하고 OPC 수행시 광 인텐시티(intensity)의 신호값의 연산 과정에서 서로 다른 유효 숫자로 연산되어 서로 다른 형태의 패턴으로 보정될 수 있는 가능성을 배제할 수 있다. 또한, OPC 수행시의 런 타임 및 풀-칩 레이어의 레이아웃에 대한 설계 계층구조 (hierarchy)를 단순화할 수 있다.

도 7a는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로우 차트이다.

도 7a를 참조하면, 도 1a의 공정 P10에 대하여 설명한 바와 같은 방법으로, 제조하고자 하는 반도체 소자용 설계 패턴 레이아웃을 작성하고 (공정 P710), 공정 P710에서 작성한 레이아웃의 설계 데이타를 도 1a의 공정 P20에 대하여 설명한 바와 같은 방법으로, OPC 툴(100) (도 1c 참조)에 입력한다 (공정 P720). 그리고, 도 1a의 공정 P30에 대하여 설명한 바와 같은 방법으로, OPC 툴(100)을 이용하여 레이아웃 설계 데이타로부터 설계 계층구조를 읽고 풀-칩 레이어의 레이아웃을 단위 소자의 종류 및 근접 효과 환경에 따라 구분하여 복수의 템플릿(T1, T2, T3, ..., TN)으로 분할한다 (공정 P730).

그 후, 각 템플릿 (T1, T2, T3, ..., TN) 내에 있는 레이아웃 패턴에 대하여 선별적인 OPC 수행을 위한 처리 공정 (도 7a의 공정 P740)에 따라 후속 공정을 행한다.

본 발명의 기술적 사상에 의한 제2 실시예에 따른 선별적인 OPC 수행을 위한 처리 공정(도 7a의 공정 P740)에서는, 먼저 도 1a의 공정 P50에 대하여 설명한 바와 같은 방법으로, 각 템플릿 (T1, T2, T3, ..., TN) 내에 있는 레이아웃 패턴을 대하여 동일 형상 또는 대칭 형상의 패턴이 반복하여 배치되어 있는 반복 패턴 부분과, 반복 패턴이 없는 비반복 패턴 부분으로 구분한다 (도 7a의 공정 P742).

그 후, OPC 수행 대상인 레이아웃 패턴이 있는 어느 하나의 템플릿 내에 반복 패턴 부분이 있는 경우, 상기 반복 패턴 부분 중에서 선택되는 일부 영역인 추출 부분에서만 OPC 바이어스를 구하여 보정 레이아웃을 형성한다. (도 7a의 공정 P744). 상기 추출 부분은 상기 반복 패턴 부분에서 선택되는 최소 반복 단위로 설정될 수도 있고, 최소 반복 단위보다 더 확장된 범위로 설정될 수도 있다.

도 8a는 OPC 수행 대상의 템플릿 Ti (i는 N 이하의 자연수) 내에 반복 패턴 부분(RP) 및 비반복 패턴 부분(NRP)이 포함되어 있는 경우를 예시한 것이다. 도 8a에는 OPC 수행 대상의 템플릿 Ti 내의 복수의 반복 패턴 부분(RP)에서 선택된 추출 부분(810)이 표시되어 있다. 상기 추출 부분(810) 주위에서 상기 추출 부분(810)을 소정의 폭(W4)을 가지고 포위하는 주위 영역(812)은 상기 추출 부분(810)의 OPC 수행 결과에 영향을 미칠 수 있는 부분이다. 상기 추출 부분(810)의 OPC 수행시 상기 주위 영역(812)에서의 패턴 형상 및 밀도가 상기 추출 부분(810)의 OPC 수행 결과 얻어지는 보정 레이아웃에 영향을 미칠 수 있다. 상기 주위 영역(812)의 폭(W4)은 광 근접 효과 범위 이상으로 설정될 수 있다.

도 8b는 도 7a의 공정 P744에 따라 복수의 반복 패턴 부분(RP)중 추출 부분(810)에서만 OPC 바이어스를 구한 결과를 나타낸 도면이다. 도 8b에는 복수의 반복 패턴 부분(RP)중 OPC 바이어스를 구하고, 그 결과 얻어진 OPC 바이어스를 적용한 보정 레이아웃(OPC_RP)을 가지는 추출 부분(810)을 햇칭(hatching) 표시하였다.

템플릿 내의 복수의 반복 패턴 부분(RP) 중 추출 부분(810)이 아닌 다른 부분들에 대하여는 OPC 바이어스를 구하는 과정 없이 상기 추출 부분(810)에 대하여 적용한 OPC 바이어스와 동일한 바이어스를 적용하여, 상기 추출 부분(810)에서의 보정 레이아웃과 동일한 보정 레이아웃을 적용한다.

도 8c는 템플릿 Ti 내의 복수의 반복 패턴 부분(RP)중 OPC 바이어스를 구하는 과정을 거치지 않고 추출 부분(810)에서와 동일한 OPC 바이어스를 적용하여 상기 추출 부분(810)에서 얻어진 보정 레이아웃과 동일한 보정 레이아웃(COPY_RP)을 가지도록 한 결과를 나타낸다.

OPC 대상의 템플릿 내에서 모든 반복 패턴 부분에 추출 부분(810)에서와 동일한 보정 레이아웃이 형성된 상태에서, 해당 템플릿 내의 반복 패턴 부분의 보정 레이아웃을 참조하여, 비반복 패턴 부분에 대한 OPC를 수행하여, 비반복 패턴 부분의 보정 레이아웃을 형성한다 (도 7a의 공정 748).

도 7a에서, 공정 P748은 공정 P744 및 공정 P746의 후속 공정으로서 예시되었으나, 본 발명은 이에 한정되는 것은 아니다. 즉, 반복 패턴 부분에서 보정 레이아웃을 형성하는 공정과, 비반복 패턴 부분에서 보정 레이아웃을 형성하는 공정 중 어느 공정을 먼저 하더라도 본 발명의 사상의 범위 내에 포함될 수 있다. 예를 들면, 도 7a에 예시한 바와 같이 반복 패턴 부분에서 보정 레이아웃을 형성하는 공정 (공정 P744 및 공정 P746)을 먼저 행한 후 비반복 패턴 부분에서 보정 레이아웃을 형성하는 공정을 행하는 경우에는 비반복 패턴 부분의 보정 레이아웃 형성을 위한 OPC 수행시 반복 패턴 부분에서의 보정 레이아웃을 참조할 수 있다. 그리고, 비록 도시하지는 않았으나, 비반복 패턴 부분에서 보정 레이아웃을 먼저 형성하고, 그 후에 반복 패턴 부분에서 보정 레이아웃을 형성하기 위하여 추출 부분에서 OPC 바이어스를 구하는 동안 상기 비반복 패턴 부분에서 보정 레이아웃을 참조할 수 있다.

도 8d는 템플릿 Ti 내에 있는 모든 반복 패턴 부분에서 추출 부분(810)에서의 OPC 바이어스에 따라 보정 레이아웃이 형성된 상태에서, 복수의 비반복 패턴 부분(NRP) 중 하나인 OPC 대상의 비반복 패턴 부분(820)을 OPC 수행하는 과정을 설명하기 위한 도면이다.

도 8d에서, 상기 OPC 대상의 비반복 패턴 부분(820) 주위에서 상기 OPC 대상의 비반복 패턴 부분(820)을 소정의 폭(W5)을 가지고 포위하는 주위 영역(822)은 상기 OPC 대상의 비반복 패턴 부분(820)의 OPC 수행 결과에 영향을 미칠 수 있는 부분이다. 상기 OPC 대상의 비반복 패턴 부분(820)의 OPC 수행시 상기 주위 영역(822)에서의 패턴 형상 및 밀도가 상기 OPC 대상의 비반복 패턴 부분(820)의 OPC 수행 결과 얻어지는 보정 레이아웃에 영향을 미칠 수 있다. 특히, 상기 OPC 대상의 비반복 패턴 부분(820)의 주위 영역(822)은 이미 보정 레이아웃(OPC_RP 및 COPY_RP)이 형성된 반복 패턴 부분이 일부 포함되어 있다. 따라서, 상기 OPC 대상의 비반복 패턴 부분(820)의 OPC 수행시에는 상기 반복 패턴 부분의 보정 레이아웃(OPC_RP 및 COPY_RP)을 참조하여 OPC가 수행된다. 상기 주위 영역(822)의 폭(W5)은 광 근접 효과 범위 이상으로 설정될 수 있다.

도 8e는 반복 패턴 부분에 형성된 보정 레이아웃(OPC_RP 및 COPY_RP)을 참조하여 비반복 패턴 부분(820)에서 OPC를 수행하여 보정 레이아웃을 형성한 결과를 나타낸 도면이다. 도 8e에는 OPC 수행의 결과로서 얻어진 보정 레이아웃(OPC_NRP)이 형성된 비반복 패턴 부분(820)을 햇칭 표시하였다.

상기 템플릿 Ti 내의 나머지 비반복 패턴 부분(NRP)들에 대하여도 상기 비반복 패턴 부분(820)에 대한 OPC 수행시와 마찬가지로 그들 각각의 주위에 있는 반복 패턴 부분 및 비반복 패턴 부분에 형성된 보정 레이아웃(OPC_RP 및 COPY_RP)을 참조하여 각각 OPC를 수행하여 보정 레이아웃을 형성한다.

모든 템플릿(T1, T2, T3, ..., TN)에 대하여 선별적인 OPC 수행을 위한 처리 공정 (도 7a의 공정 P740)에 따라 보정 레이아웃이 형성되었으면, 도 1a의 공정 P60을 참조하여 설명한 바와 같이, 풀-칩 레이어의 모든 템플릿(T1, T2, T3, ..., TN)에 대하여 얻어진 모든 보정 레이아웃들을 병합하여 병합된 레이아웃을 형성한다 (도 7a의 공정 P760).

그 후, 상기 병합된 보정 레이아웃의 데이타에 의거하여 반도체 소자 제조를 위한 노광 공정시 사용될 포토마스크를 형성하여, 원하는 소자를 구현하기 위한 포토리소그래피 공정을 행한다 (도 7a의 공정 P770).

도 7b는 도 7a의 공정 P740에 따른 선별적인 OPC 수행을 위한 처리 공정에 대하여 보다 상세히 설명하기 위한 플로우 차트이다.

도 7b를 참조하면, 도 7a의 공정 P742에와 같이 풀-칩 레이어의 레이아웃으로부터 분할된 복수의 템플릿 (T1, T2, T3, ..., TN)에 있는 레이아웃 패턴을 각각 반복 패턴 부분 및 비반복 패턴 부분으로 구분한 후, 반복 패턴 부분이 있는 템플릿에 대하여는 그 반복 패턴 부분에서 동일하게 반복되는 추출 부분을 선택한다 (도 7b의 공정 P810).

도 7b의 공정 P820에서, 복수의 템플릿(T1, T2, T3, ..., TN)에 대하여 각각 반복 패턴 부분이 포함되어 있는지의 여부를 판단한다. 도 8b의 공정 P820에서 어느 한 탬플릿 내에 반복 패턴 부분이 없다고 판단하는 경우에는 그 템플릿 내의 모든 부분에 대하여 OPC를 수행하여 보정 레이아웃을 형성한다 (도 7b의 공정 P842).

반면, 도 7b의 공정 P820에서, 어느 한 템플릿 내에 반복 패턴 부분이 포함되어 있다고 판단하는 경우에는, 해당 템플릿의 모든 부분이 상기 추출 부분과 동일한 반복 패턴 부분인지, 아니면 해당 템플릿의 일부만 상기 추출 부분과 동일한 반복 패턴 부분인지를 판단한다 (도 7b의 공정 P830).

도 7b의 공정 P830에서 해당 템플릿의 모든 부분이 상기 추출 부분과 동일한 반복 패턴 부분이라고 판단하는 경우, 해당 템플릿에서는 추출 부분에서만 OPC 바이어스를 구하여 보정 레이아웃을 형성하고, 상기 추출 부분에서의 OPC 바이어스를 상기 추출 부분과 동일한 모든 반복 패턴 부분에 동일하게 적용하여 반복 패턴 부분의 보정 레이아웃을 형성한다 (도 7b의 공정 P844).

도 7b의 공정 P830에서, 해당 템플릿의 일부분만 상기 추출 부분과 동일한 반복 패턴 부분이라고 판단하는 경우, 해당 템플릿 내에서 반복 패턴 부분에 대하여는 도 7a의 공정 P744, P746, 및 P748을 순차적으로 행하여 해당 템플릿 내의 모든 반복 패턴 부분 및 모든 비반복 패턴 부분에서 보정 레이아웃을 형성한다.

그 후, 도 7a의 공정 P760에 따라 풀-칩 레이어의 모든 템플릿(T1, T2, T3, ..., TN)에 대하여 보정 레이아웃들을 병합하고, 상기 병합된 보정 레이아웃의 데이타에 의거하여 반도체 소자 제조를 위한 노광 공정시 사용될 포토마스크를 제조하기 위하여, 상기 병합된 보정 레이아웃의 데이타를 출력한다 (도 7a의 공정 P770).

도 7b의 공정 P842, P844, 및 P848에서 각각 OPC를 수행하기 위한 구체적인 과정은 도 1a의 공정 P54 및 P58과, 도 1b의 P142, P144, 및 P148과, 도 7a의 공정 P744 및 P748에 대하여 설명한 바를 참조한다.

위에서 설명한 바와 같이, 각 템플릿(T1, T2, R3, ..., TN)의 반복 패턴 부분에서는 상기 반복 패턴 부분 중에서 선택되는 추출 부분에 대하여만 OPC 바이어스를 구하고, 상기 추출 부분에서의 OPC 바이어스를 상기 추출 부분과 동일한 모든 반복 패턴 부분에 동일하게 적용한다. 그 결과, 추출 부분에서의 OPC 바이어스를 기초로 하여 상기 반복 패턴 부분의 모든 영역에서 동일한 형상, 또는 점 대칭 또는 선 대칭 형상으로 균일하게 반복 배치되는 구조를 가지는 보정 레이아웃이 생성된다. 또한, 반복 패턴이 없는 비반복 패턴 부분에 대하여는 OPC 대상의 비반복 패턴 영역의 주위 영역에 있는 반복 패턴 부분의 보정 레이아웃을 참조하여 OPC를 수행한다.

상기와 같은 선별적인 OPC 수행 공정을 거쳐 얻어진 모든 템플릿에 대한 보정 레이아웃을 병합하고, 그 병합된 레이아웃을 사용하여 포토마스크를 형성하여 원하는 소자를 형성하기 위한 포토리소그래피 공정을 행한다.

위에서 설명한 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법에 의하면, 동일한 형상 또는 대칭인 형상으로 반복적으로 배치되는 패턴들이 포함되어 있는 반복 패턴 부분에서는 그 모든 부분에서 OPC 바이어스를 구하지 않고 상기 반복 패턴 부분 중 일부 영역인 추출 부분에서만 OPC 바이어스를 구한다. 그리고, 상기 추출 부분에서의 OPC 바이어스를 상기 추출 부분과 동일한 모든 반복 패턴 부분에 동일하게 적용한다. 또한, 비반복 패턴 부분에서는 반복 패턴 부분에서 이미 형성된 보정 레이아웃을 참조하여 OPC를 수행함으로써 보다 정확하고 효과적인 OPC 수행이 가능하게 될 수 있다.

200A, 제1 부분, 200B: 제2 부분, 200C: 제3 부분, 210: 라인 패턴, 210P: OPC 패턴, 220: 아일랜드 패턴, 220P: OPC 패턴, 232: 제1 패턴, 232P: OPC 패턴, 234: 제2 패턴, 234P: OPC 패턴, 236:제3 패턴, 236P: OPC 패턴, 238: 제4 패턴, 238P: OPC 패턴, 242: 제5 패턴, 244: 제6 패턴, 246: 제7 패턴, 248: 제8 패턴, 310: 추출 부분, 312: 주위 영역, 320: 추출 부분, 322: 주위 영역, 330: 추출 부분, 332: 주위 영역, 810: 추출 부분, 812: 주위 영역, 820: 비반복 패턴 부분, 822: 주위 영역.

Claims (10)

1. 설계 패턴 레이아웃을 복수의 반복 패턴을 포함하는 반복 패턴 부분 및 비반복 패턴 부분으로 구분하는 단계와,
   상기 반복 패턴 부분에 포함된 상기 복수의 반복 패턴 중에서 선택되는 하나의 반복 패턴의 일부인 추출 부분에서만 OPC (optical proximity correction) 바이어스를 구하고 상기 선택된 하나의 반복 패턴 중 상기 추출 부분을 제외한 다른 부분에 대하여는 OPC 바이어스를 구하는 과정 없이 상기 추출 부분에서 제1 보정 레이아웃을 형성하는 단계와,
   상기 반복 패턴 부분에서 상기 선택된 하나의 반복 패턴 중 상기 추출 부분을 제외한 다른 부분과 상기 복수의 반복 패턴 중 상기 선택된 하나의 반복 패턴을 제외한 나머지 반복 패턴에 대하여 OPC 바이어스를 구하는 과정 없이 상기 추출 부분의 OPC 바이어스를 동일하게 적용하여 상기 추출 부분에서의 제1 보정 레이아웃과 동일한 보정 레이아웃을 형성하는 단계와,
   상기 반복 패턴 부분의 모든 영역에서 상기 제1 보정 레이아웃에 의거하여 포토마스크를 형성하는 단계를 포함하고,
   상기 설계 패턴 레이아웃을 반복 패턴 부분 및 비반복 패턴 부분으로 구분하는 단계에서, 상기 설계 패턴 레이아웃 부분 중 상호 동일한 형상의 패턴들이 반복적으로 배치되어 있는 부분과, 상호 대칭 형상의 패턴들이 반복적으로 배치되어 있는 부분은 반복 패턴 부분으로 구분되는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제1항에 있어서,
   상기 설계 패턴 레이아웃에서 상기 비반복 패턴 부분의 모든 영역에 대하여 OPC를 수행하여 제2 보정 레이아웃을 형성하는 단계와,
   상기 제1 보정 레이아웃과 상기 제2 보정 레이아웃을 병합 (merge)하여 병합된 보정 레이아웃을 형성하는 단계를 더 포함하고,
   상기 포토마스크를 형성하는 단계에서는 상기 병합된 보정 레이아웃에 의거하여 상기 포토마스크를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제2항에 있어서,
   상기 제1 보정 레이아웃을 형성하는 단계와, 상기 제2 보정 레이아웃을 형성하는 단계는 병렬적으로 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제2항에 있어서,
   상기 제2 보정 레이아웃을 형성하는 단계는, 상기 추출 부분에서 OPC 바이어스를 구하여 상기 제1 보정 레이아웃을 형성하는 단계와 상기 반복 패턴 부분 중 상기 추출 부분을 제외한 다른 부분에 대하여 상기 추출 부분의 제1 보정 레이아웃과 동일한 보정 레이아웃을 적용하는 단계를 순차적으로 행한 후에 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
5. 제4항에 있어서,
   상기 제2 보정 레이아웃을 형성하는 단계에서 상기 반복 패턴 부분에서의 제1 보정 레이아웃을 참조하여 상기 비반복 패턴 부분에서 OPC를 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
6. 제1항에 있어서,
   상기 추출 부분에서 OPC 바이어스를 구하여 상기 추출 부분에서 제1 보정 레이아웃을 형성하는 단계는
   OPC 대상의 설계 패턴 레이아웃의 에지 라인을 복수의 세그먼트 (segments)로 분할하는 단계와,
   상기 복수의 세그먼트중 일부 세그먼트를 원하는 방향으로 위치 이동시키는 방법으로 상기 일부 세그먼트에 섭동 (perturbation)을 부여하여 섭동 패턴을 형성하는 단계를 포함하고,
   상기 추출 부분에서 상기 일부 세그먼트에 섭동을 부여하는 동안 상기 반복 패턴 부분중 상기 추출 부분을 제외한 다른 부분에서도 상기 일부 세그먼트와 동일 또는 대칭인 형상의 세그먼트에 상기 일부 세그먼트와 동일한 섭동이 부여되는 것을 특징으로 하는 반도체 소자의 제조 방법.
7. 삭제
8. 제1항에 있어서,
   상기 반복 패턴 부분 중 상기 추출 부분과 동일한 형상의 설계 패턴 레이아웃을 가지는 제1 부분에 대하여는 상기 제1 보정 레이아웃을 적용하기 위하여 상기 제1 보정 레이아웃과 동일한 형상의 보정 레이아웃 데이타를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
9. 제1항에 있어서,
   상기 반복 패턴 부분 중 상기 추출 부분과 대칭 형상인 설계 패턴 레이아웃을 가지는 제2 부분에 대하여는 상기 제1 보정 레이아웃을 적용하기 위하여 상기 제1 보정 레이아웃에 대한 데이타로부터 대칭 변환된 보정 레이아웃 데이타를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
10. 설계 패턴 레이아웃을 작성하는 단계와,
    설계 패턴 레이아웃의 설계 계층 구조를 읽고 상기 설계 패턴 레이아웃을 복수의 템플릿으로 분할하는 단계와,
    상기 복수의 템플릿에서 각각의 템플릿 마다 그 안에 포함되어 있는 설계 패턴 레이아웃을 복수의 반복 패턴을 포함하는 반복 패턴 부분 및 비반복 패턴 부분으로 구분하는 단계와,
    상기 복수의 템플릿에서 각각의 템플릿 마다 상기 반복 패턴 부분에 포함된 상기 복수의 반복 패턴 중에서 선택되는 하나의 반복 패턴의 일부인 추출 부분에 대하여만 OPC 바이어스를 구하고 상기 선택된 하나의 반복 패턴 중 상기 추출 부분을 제외한 다른 부분에 대하여는 OPC 바이어스를 구하는 과정 없이 상기 추출 부분에서 제1 보정 레이아웃을 형성하는 단계와,
    상기 복수의 템플릿에서 각각의 템플릿 마다 상기 반복 패턴 부분에서 상기 선택된 하나의 반복 패턴 중 상기 추출 부분을 제외한 다른 부분과 상기 복수의 반복 패턴 중 상기 선택된 하나의 반복 패턴을 제외한 나머지 반복 패턴에 대하여는 OPC 바이어스를 구하는 과정 없이 상기 추출 부분의 제1 보정 레이아웃을 적용하는 단계와,
    상기 복수의 템플릿에서 각각의 템플릿 마다 상기 비반복 패턴 부분의 모든 영역에 대하여 OPC를 수행하여 제2 보정 레이아웃을 형성하는 단계와,
    상기 복수의 템플릿에서 형성된 상기 제1 보정 레이아웃 및 상기 제2 보정 레이아웃을 병합하여 병합된 보정 레이아웃을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.

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