KR100847842B1

KR100847842B1 - 반도체 소자의 마스크 제작방법

Info

Publication number: KR100847842B1
Application number: KR1020070062846A
Authority: KR
Inventors: 김영미
Original assignee: 주식회사 동부하이텍
Priority date: 2007-06-26
Filing date: 2007-06-26
Publication date: 2008-07-23
Also published as: US20090007053A1; CN101334586A

Abstract

본 발명은 반도체 소자의 마스크 제작방법에 관한 것으로서, 특히 마스크 제작시 입력 데이타가 되는 레이아웃 데이터 베이스를 다루는 데 있어서, 반도체 소자의 레이아웃 데이터의 디자인 룰을 체크하고 디자인 룰을 벗어난 레이아웃 데이터는 오류 수정을 거치는 단계와, 디자인 룰이 체크되고 디자인 룰을 벗어난 경우 오류 수정을 거친 레이아웃 데이터에서, 광학적 근접보정의 다이섹션(dissection)이 이루어지는 최소 길이 미만의 변과 모서리를 가지는 패턴인 작은 조그(Small Jog)들을 메우는 단계와, 작은 조그들이 메워진 레이아웃 데이터를 광학적 근접보정하는 단계와, 광학적 근접보정된 레이아웃 데이터를 사용하여 마스크 패턴을 생성하는 단계를 포함하여 이루어짐으로써, 광학적 근접보정될 데이터 베이스를 단순화시키고, 불필요한 OPC 결과 패턴이 일으키는 에러를 최소화한다.

조그, 광학적 근접보정, 마스크

Description

반도체 소자의 마스크 제작방법{Method of Manufacturing a Mask for a Semiconductor Device}

도 1은 레이아웃된 패턴이 광학적 근접보정(OPC)을 거치지 않고 형성된 경우와 거쳐 형성된 경우의 웨이퍼 이미지를 나타낸 도면

도 2는 일반적인 작은 조그(small jog) 패턴을 나타내는 도면.

도 3a 내지 도 3b는 작은 조그에 의한 정상적이지 않은 OPC 결과가 초래하는 패턴 에러를 나타내는 도면

도 4는 일반적인 OPC를 이용한 마스크 제작방법의 흐름을 간단히 나타낸 순서도

도 5는 본 발명의 일 실시 예에 따라 조그 필(Jog-Fill) 과정을 포함하는 OPC를 이용한 마스크 제작방법의 흐름을 나타낸 순서도

도 6a 내지 도 6c는 본 발명의 일 실시 예에 따른 레이아웃 데이타에 조그 필을 하지 않은 후 OPC한 결과와 조그 필을 한 후 OPC한 결과를 비교하여 나타낸 도면

도 7a 내지 도 7b는 메탈층의 레이아웃 패턴에 조그 필을 하지 않고 OPC를 행한 경우와 조그 필을 하고 OPC를 행한 경우의 에어리얼 이미지 강도를 나타낸 도면

도 8a 내지 도 8b는 2가지 경우의 레이아웃 패턴에 대해 조그 필을 하지 않은 경우와 조그 필을 한 경우의 OPC 이전의 패턴, OPC 이후의 패턴, 시뮬레이션 이미지, 및 웨이퍼 이미지를 나타낸 도면

*도면의 주요 부분에 대한 부호의 설명

S402, S502 : 설계 데이터 베이스 투입 단계

S404, S504 : 디자인 룰 체크 단계 S406, S506 : 레이아웃 수정 단계

S408, S508 : 마스크 데이터 준비 단계 S410 : OPC 수행 단계

S412, S512 : 마스크 제작 투입 단계

S510 : 조그 필 및 OPC 수행 단계

본 발명은 반도체 소자의 마스크 제작방법에 관한 것으로, 더욱 상세하게는 마스크 생성의 기본 자료가 되는 레이아웃 데이터에 광학적 근접보정(Optical Proximity Correction ; 이하 'OPC'라 한다.)을 행하는데 있어서, 레이아웃 데이터를 OPC에 친화적인 패턴을 갖는 데이터로 변형한 후 OPC를 행하여 마스크 패턴을 형성하는 방법에 관한 것이다.

나노미터 공정 노드(node)에서는 제조 및 리소그래피(lithography)관련 문제들이 반도체 성능에 영향을 미치므로 신뢰성 있는 예측을 보장하기 위해서는 매우 정확한 정보가 요구된다. 전통적으로, 팹(FAB ; Fabrication)을 제공하는 회사에서 는 일련의 디자인 룰(design rule)들을 통해 제조 효과들에 대한 데이터를 레이아웃 디자이너(layout designer)들에게 알려 왔다.

이러한 룰들을 따름으로써 칩(chip) 제조업체들은 수율 수준을 예상할 수 있었다. 그러나 물리적 레이아웃과 서브파장 리소그래피 및 칩 평탄화 효과들 간의 상호작용 증대는 수율 증대와 최대 수율에 상당한 영향을 미칠 수 있다. 이러한 환경에서 성공적인 IC 개발은 이러한 제조효과들이 미치는 영향을 정확하게 예측할 수 있는 능력에 의해 좌우된다.

나노미터 공정 기술에서 포토마스크(photo-mask)의 형태들은 파장 회절 효과 때문에 웨이퍼에 정확하게 전사되지 않는다. 디자인된 레이아웃이 웨이퍼(wafer) 상에 정확히 전사되도록 하기 위해 PSM(phase-shift mask)와 OAI(Off-Axis Illumination), High NA, SRAF(Sub-Resolution Assist Feature), OPC(Optical Proximity Correction)와 같은 RET(Resolution Enhancement Technology) 접근 방법이 사용되고 있다.

이는 레이아웃 디자인을 웨이퍼 상에 정확한 형태로 형성되게 함으로써 ACLV (Across Chip Line-Width Variation)와 칩간 파라미터 변화를 줄일 수 있도록 도와준다. OPC는 일반적으로 선단의 축소, 코너 라운딩, 그리고 교정 에지 배치 오류나 피처 바이어스를 사전 보상하는 데 사용된다.

도 1은 0.18um 공정으로 레이아웃된 패턴이 OPC를 거치지 않고 형성된 경우(도면의 위쪽)와 OPC를 거쳐 형성된 경우(도면의 아래쪽)의 웨이퍼 이미지를 나타낸 도면이다. 여기서, OPC된 패턴의 실제 웨이퍼 이미지가 오리지날 레이아웃 데이 터와 근접한 것을 알 수 있다.

그러나 첨단 공정에서 "디자인 룰로 체크(Design Rule Check ; DRC)했을 때 깨끗하다."고 검증된 레이아웃 데이터를 가지고 제조된 제품들조차도 여전히 낮은 수율을 보여주거나 동작하지 않는 반도체를 만들어낼 수 있다.

이는 레이아웃 데이터를 다루는 과정에서 리소그래피를 고려하지 않거나, 고려했다고 하더라도 디자이너들이 놓칠 수 있는 OPC 비친화적 패턴들에 의해 생긴 배선의 단선이나 쇼트닝(shortening)을 일으킬 위험을 가진 레이아웃 디자인에 기인한다.

조그(Jog) 또는 노치(Notch)라고도 불리는 패턴은 레이아웃 상에서 한쪽 변의 끝이 컨벡스 코너(convex corner ; 90도 각을 가지는 코너)로 이루어지고 다른 한쪽 변은 컨케이브 코너(concave corner ; 270도 각을 가지는 코너) 혹은 컨벡스 코너로 이루어져 있으며 변의 길이는 OPC 룰 상에서 정의한 길이 이하로 이루어진 패턴으로 정의할 수 있다.

도 2는 일반적인 작은 조그(small jog) 패턴을 나타내는 도면으로서, 도면을 보면 작은 조그는 변(a)를 가지며, 변(a)와 변(b)가 이루는 컨벡스 코너와 변(a)와 변(c)가 이루는 컨케이브 코너를 가진다. 여기서 작은 조그는 OPC 룰에 의해 정의된 OPC를 하는 변의 최소 길이 미만으로 이루어진 패턴이며, OPC 수행 중 다이섹션(dissection) 이동 대상에서 제외된다.

다이섹션(dissection)이란 광 근접 효과의 보정을 위해 마스크 패턴의 모서리 등을 잘게 나누어 이동 배치시키는 기능을 의미하는데, 마스크 패턴의 모서리 등은 다수의 세그먼트(segment)로 다이섹션되고, 광 근접 효과를 개선하기 위해 이러한 세그먼트들은 각각 이동되어 배치되게 된다. 다이섹션된 세그먼트들의 이동된 자리는 마스크 패턴의 모양, 크기, 다른 패턴과의 구조, 시뮬레이션 결과 및 웨이퍼 결과에 의해서 정해진다.

도 2에 나타난 패턴에 OPC를 하게되면 OPC는 변 (b)와 (c)에 생성된 타켓 포인트를 맞추기 위해 다이섹션을 이동시키게 되는 데, 변(a) 부분에서 다이 섹션이 이루어지지 않으므로 변(b)와 변(c)의 다이섹션이 불필요한 이동을 하게 된다.

OPC의 기본 개념은 "데이터 베이스가 그려진 대로" 웨이퍼 상에 패터닝 되도록 하는 것이다. 때문에 실제 리소그라피 공정에서 웨이퍼에 패터닝되지 않는 작은 조그(Small Jog)나 노치(Notch) 등을 패터닝 하기 위해 정상적이지 않은 OPC를 진행하게 된다.

그 결과 OPC를 적용한 물리적 데이터베이스의 복잡성이 커져 레티클(reticle) 제작에 있어 패턴의 복잡성으로 인해 어려움을 초래하게 되고, 실제 웨이퍼 패터닝에 있어서도 비정상적인 OPC로 인해 회로의 단선이나 쇼트닝 등을 유발하기도 한다.

도 3a 내지 도 3b는 작은 조그(Small Jog)에 의한 정상적이지 않은 OPC 결과가 초래하는 패턴 에러(error)를 나타내는 도면이다. 메탈층의 인터커넥트(interconnect) 레이아웃은 오토 P&R (Pattern & Replacement) 룰을 사용하여 생성하게 된다. 이때 디자인 룰 만을 만족하며 생성된 레이아웃에는 도 3a의 네모박스인 1)과 2)에서 보이는 패턴과 같은 작은 조그 패턴들이 발생하게 된다.

도 3b는 도 3a의 레이아웃 패턴에 OPC를 한 결과를 나타내는 도면이다. 여기서, 광학적 근접보정되어 다이섹션과 다이섹션된 세그먼트들이 이동하여 원래 레이아웃 패턴에 많은 오목하고 볼록한 패턴이 더해진 것을 볼 수 있다.

여기서, 상기 도 3a의 1)과 2)부분의 위치에 해당하는 패턴을 도 3b에서 살펴보면, 1)과 2)의 작은 조그로인하여 불필요한 다이섹션과 다이섹션된 세그먼트들의 이동으로 상대적으로 크게 오목, 볼록한 패턴이 형성된 것을 볼 수 있다.

도 3c는 상기 OPC된 레이아웃 패턴의 웨이퍼 이미지를 나타내는 도면이다.

작은 조그와 노치 패턴은 OPC 정확도를 저해하는 요소가 된다. 도 3a의 2)의 패턴을 예로 들면, 다마신 공정의 메탈라인의 레이아웃이다. 도 3a의 2)의 조그 부분을 패터닝 하기 위한 OPC로 인해, 도 3c에서 가로 라인과 세로 라인이 만나는 지점에서 가로 라인이 가늘어진 것을 볼 수 있는데 조그와 연결된 메탈 라인 부분이 상대적으로 크게 OPC 되어 웨이퍼 상에서 구현시 넥킹(necking)을 유발하는 에러를 발생시킨 것이다.

또한 조그에 의한 비정상적인 OPC의 수행으로 브리징과 넥킹에 취약한 패턴이 생성된다는 것은 상대적으로 공정마진이 부족하게 됨을 의미한다. 특히 웨이퍼 에지 부분 등 상대적으로 공정에서 불안정한 부분의 경우 메탈라인의 단선이나 쇼트닝 등으로 인해 전체 웨이퍼 상의 제품의 수율을 저해하는 원인이 된다.

웨이퍼 프로세싱 뿐만 아니라, 레이아웃 상에서 작은 조그와 노치를 제거해야 하는 이유는 레티클 제작에서 찾아볼 수 있다. 복잡한 패턴을 정확히 구현하기 위해서는 레티클 제작장비의 성능 및 검사, 보수에 들어가는 시간과 비용의 증가로 인해 레티클 단가가 증가할 뿐 아니라 레티클의 오류 수정 등으로 인한 웨이퍼 공정으로의 전달 지연은 전체 프로젝트를 늦추어 시장 공급 및 점유율에 영향을 미치기까지 한다.

작은 조그나 노치가 없다면 상대적으로 간단한 다이섹션 이동이 이루어져 OPC 결과물, 다시 말해 레티클상에 실제 그려질 패턴이 훨씬 간결하게 출력되어 레티클 제작이 더 쉽게 이루어지고 레티클로 인한 웨이퍼 프로세싱의 에러 펙터(error factor)는 줄어들게 된다.

따라서 본 발명의 목적은 반도체 소자의 마스크 제작방법에 있어서, 레이아웃 데이터의 작은 조그들을 메워 제거함으로써 레이아웃 데이타를 단순화시키고, OPC 플로우(flow) 상에서 불필요한 OPC 결과 패턴을 배제시킴으로써 레티클 제작에 용이성을 주고, 불필요한 OPC 결과 패턴이 일으키는 넥킹 또는 브리징 등과 같은 에러를 감소시켜 공정마진을 증가시키고 결과적으로 소자의 수율과 신뢰도를 향상시킬 수 있는 방법을 제공함에 있다.

상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 마스크 제작방법의 일 특징은 반도체 소자의 레이아웃 데이터(layout data)의 디자인 룰(design rule)을 체크(check)하고 상기 디자인 룰을 벗어난 상기 레이아웃 데이터는 오류 수정을 거치는 단계; 상기 디자인 룰이 체크되고 상기 디자인 룰을 벗어난 경우 오류 수정을 거친 레이아웃 데이터에서, 광학적 근접보정의 다이섹션(dissection)이 이루어지는 최소 길이 미만의 변과 모서리를 가지는 패턴인 작은 조그(Small Jog)들을 메우는 단계; 상기 작은 조그들이 메워진 레이아웃 데이터를 광학적 근접보정(OPC)하는 단계; 및 상기 광학적 근접보정된 레이아웃 데이터를 사용하여 마스크 패턴(mask pattern)을 생성하는 단계; 를 포함하여 이루어지는 것이다.

발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.

도 4는 일반적인 OPC를 이용한 마스크 제작방법의 흐름을 간단히 나타낸 순서도이다. 먼저 프로젝트 테이프 아웃(project tape out) 이후 설계 데이터 베이스는 팹(FAB ; Fabrication)을 제공하는 회사에 전달되며 설계 데이터 베이스를 해당 마스크 제조공정에 입력하는 설계 데이터 베이스 투입 단계(S402)를 거치게 된다.

이후 전달된 데이터 베이스의 레이아웃이 고객사에 제시한 디자인 룰에 맞도록 그려졌는지에 대한 디자인 룰 체크를 수행하는 디자인 룰 체크 단계(S404)를 거치며, 디자인 룰에 위배된 부분이나 설계 오류가 발견될 경우 오류 수정을 하는 레이아웃 수정 단계(S406)를 거친다.

디자인 룰 체크를 통과한 레이아웃은 마스크 설계 및 제작을 위한 마스크 프레임 워크인 포토의 정렬 키, 오버레이 키, PCM(Process Control Monitoring), CD 모니터링 패턴, 및 더미 패턴 생성 등을 수행하는 마스크 데이터 준비(Mask Data Preparation ; MDP) 단계(S408)를 거친다.

그 후 OPC를 수행하는 OPC 수행 단계(S410)를 거치며, OPC 검증 후 이상이 없을 경우에는 회로설계 패턴이 레이아웃된 상태를 레티클/마스크 제작장비가 사용할 수 있는 데이터로 바꾸어 주는 작업과 그 데이터의 투입을 수행하여 목적하는 마스크 패턴을 형성하는 마스크 제작 투입(PG Out) 단계(S412)를 거침으로써 레티클을 제작하기 위한 데이터 베이스 작업이 모두 완료된다.

본 발명에서 제시하는 마스크 제작방법은 OPC를 수행 이전 단계에 작은 조그(Small Jog)라고 OPC 엔지니어에 의해 정의된 패턴이 데이터 베이스 안에 존재하는지 여부와 만일 그러한 패턴들이 존재할 경우에는 레이아웃 데이터에서 작은 조그들을 메워 제거하는 단계(이하 '조그 필' 또는 'Jog-Fill'이라 한다.)를 수행하는 것이다.

도 5는 본 발명의 일 실시 예에 따라 조그 필(Jog-Fill) 과정을 포함하는 OPC를 이용한 마스크 제작방법의 흐름을 나타낸 순서도이다. 먼저 설계 데이터 베이스를 해당 마스크 제조공정에 입력하는 설계 데이터 베이스 투입 단계(S502)를 거치게 된다.

이후 전달된 데이터 베이스의 레이아웃이 고객사에 제시한 디자인 룰에 맞도록 그려졌는지에 대한 디자인 룰 체크를 수행하는 디자인 룰 체크 단계(S504)를 거치며, 디자인 룰에 위배된 부분이나 설계 오류가 발견될 경우 오류 수정을 하는 레이아웃 수정 단계(S506)를 거친다.

디자인 룰 체크를 통과한 레이아웃은 마스크 설계 및 제작을 위한 마스크 프레임 워크인 포토의 정렬 키, 오버레이 키, PCM(Process Control Monitoring), CD 모니터링 패턴, 및 더미 패턴 생성 등을 수행하는 마스크 데이터 준비(Mask Data Preparation ; MDP) 단계(S508)를 거친다.

그 후 작은 조그(Small Jog)라고 OPC 엔지니어에 의해 정의된 패턴이 이전 단계를 거친 레이아웃 데이터 안에 존재하는지 여부와 만일 그러한 패턴들이 존재할 경우에는 레이아웃 데이터에서 작은 조그들을 메워 제거하는 조그 필(Jog-Fill) 및 OPC 수행 단계(S510)을 거치게 된다.

OPC 검증 후 이상이 없을 경우에는 회로설계 패턴이 레이아웃된 상태를 레티클/마스크 제작장비가 사용할 수 있는 데이터로 바꾸어 주는 작업과 그 데이터의 투입을 수행하여 목적하는 마스크 패턴을 형성하는 마스크 제작 투입(PG Out) 단계(S512)를 거침으로써 레티클을 제작하기 위한 데이터 베이스 작업이 모두 완료된다.

본 발명의 다른 일 실시 예에 따르면, 조그 필(Jog-Fill) 및 OPC 수행 단계(S510)에서 상기 작은 조그들을 메워 제거하는 조그 필(Jog-Fill) 과정과 OPC를 수행하는 과정 사이에, 상기 작은 조그들이 메워진 레이아웃 데이터를 가지고 디자인 룰을 한번 더 체크하고, 위배시 오류를 수정하는 단계를 더 포함할 수 있다.

바람직하게는 상기 작은 조그들은 변의 한쪽 끝 모서리가 90도의 각을 가지는 컨벡스(convex) 코너이고, 변의 다른 한쪽 끝은 270도의 각을 가지는 컨케이브(concave) 코너 또는 90도의 각을 가지는 컨벡스 코너일 수 있다.

바람직하게는 상기 메워진 작은 조그들은 상기 작은 조그들이 메워진 레이아웃 데이터가 상기 디자인 룰을 위배하지 않게 메워질 수 있다.

바람직하게는 상기 생성되는 마스크 패턴은 용도가 메탈층, 콘택, 및 비아 중 하나일 수 있다.

바람직하게는 상기 작은 조그는 마스크 패턴 중 공정마진이 적어 넥킹(necking) 또는 브리징(bridging)을 유발하는 패턴과 인접하여 위치한 것일 수 있다.

본 발명에서는 OPC 이전에 디자인 룰 체크를 한 번 더 수행할 수 있다. 또한, 작은 조그라고 OPC 엔지니어에 의해 정의된 패턴이 데이터 베이스 안에 존재하는지 여부와 만일 그러한 패턴들이 존재할 경우에는 디자인 룰을 위반하지 않는 범위 내에서 조그 필(Jog-Fill)을 수행할 수 있다.

도 6a 내지 도 6c는 본 발명의 일 실시 예에 따른 레이아웃 데이타에 조그 필(Jog-Fill)을 수행하지 않은 후 OPC한 결과와 조그 필을 수행한 후 OPC한 결과를 비교하여 나타낸 도면이다.

도 6a를 참조하면, 오리지날 레이아웃 패턴(602)과 작은 조그들이 도시되어 있고, 도 6b를 참조하면, 오리지날 레이아웃 패턴(602)과 조그 필을 수행하지 않은 후 OPC한 결과 패턴(606)이 도시되어 있으며, 도 6c를 참조하면, 조그 필을 수행하여 작은 조그가 메워져 제거된 패턴(604)과 조그 필 후 OPC한 결과 패턴(608)이 도시되어 있다.

도 6b를 보면, 다이섹션(dissection)의 단위인 버텍스(vetex)의 수는 7개이 고, 이로 인해 생성되는 에지(edge)의 수가 7개임을 알 수 있고, 도 6c를 보면, 버텍스와 에지는 각각 3개임을 알 수 있다. 즉, 조그 필(Jog-Fill)과정을 거치고 OPC를 수행하는 경우 다이섹션의 단위인 버텍스의 수가 줄어들고, 이로 인해 생성되는 에지의 수가 줄어들어 OPC 수행 후의 데이터 베이스의 형태가 단순해 진 것을 볼 수 있다. 이는 곧 레티클 제작에 코너 라운딩(corner rounding)에 의한 에러를 줄일 수 있고, 복잡한 패턴을 단순화하여 OPC 결과가 보다 간단하므로 레티클 제작 시 일어날 수 있는 제작 오류를 줄일 수 있게 된다.

조그 필(Jog-Fill)과정을 수행할 때는 다음과 같은 점을 유의함이 바람직하다. 첫 번째로 조그 필에 의해 소자 특성에 변화가 있어서는 안 된다. 따라서 액티브 영역 및 콘트롤 게이트와 같은 특정 층에 적용하기 어렵다. 소자의 특성에 영향을 미치지 않는지 테스트가 필요하다. 두 번째로 조그 필에 의해 디자인 룰 위배 지역이 존재해서는 안 된다. 조그 필은 조그 또는 노치 부분에 폴리곤을 더하는 작업이므로 자칫 디자인 룰보다 작은 스페이스를 생성할 우려가 있다. 이는 곧 패턴의 브리징을 유발할 위험이 있다.

본 발명에서는 0.13um 씨모스 이미지 센서(CMOS Image Sensor ; 이하 'CIS'라 한다.)의 메탈 1 레이어(디자인 룰 Line/Space = 160/180, Al 프로세스) 데이터 베이스에 조그 필을 수행한 경우의 레이아웃 데이터 베이스의 폴리곤 개수와 제거된 작은 조그 개수와 OPC 런타임(run time) 결과를 하기 표 1에 나타내었다.

데이타 베이스	오리지날 폴리곤 개수	조그 필 수행 후 폴리곤 개수	제거된 작은 조그 개수(%)	OPC 런타임, min (오리지날/조그 필)
CIS 0.13um (A사 라이브러리 적용)	15244720	15335291	148797(1.0%)	80/75
CIS 0.13um (B사 라이브러리 적용)	15300451	15711662	494337(3.2%)	94/89
FCT 0.13um	22379416	24021082	2706119 (12.1%)	306/289

표 1을 참조하면, CIS 데이터 베이스의 경우 조그 필과정을 거친 경우 OPC 결과 패턴이 단순화 되므로 OPC 런타임이 다소 줄어든 것을 볼 수 있으며, 표의 4행 4열에서 알 수 있듯이, 데이터 베이스에 로직 패턴이 많이 분포하는 경우에는 12% 정도의 작은 조그 감소 효과를 볼 수 있었다. 그 결과 OPC 런타임은 조그 필 후 줄어듦을 알 수 있다.

조그 필은 디자인 룰을 통해 기하학적 특성을 이용해 진행되므로, 많은 시간이 소모되지는 않는다. 지금까지의 결과로는 조그 필 수행의 런타임은 5분 미만이었다. 이는 조그 필을 통해 단축된 OPC 런타임과 비슷한 수준이므로, 토탈 OPC 런타임을 조그 필과 OPC 런타임의 합으로 보았을 때는 조그 필 수행 여부에 차이가 없는 것으로 볼 수 있다. 이는 전체 데이터 베이스에서 조그 필 된 폴리곤이 차지하는 양이 크지는 않기 때문에 전체 OPC 런타임에는 크게 영향을 미치지 않는 것에 기인한다.

도 7a 내지 도 7b는 메탈층의 레이아웃 패턴에 조그 필을 하지 않고 OPC를 행한 경우와 조그 필을 하고 OPC를 행한 경우의 에어리얼 이미지 강도(Arial Image Intensity)를 나타낸 도면이다.

디자인 룰이 더욱 작아지고 레이아웃의 패턴 밀도가 증가해 감에 따라 프로세스에 대한 패턴의 마진은 더욱 감소할 것으로 예상되어지고 있다. 도 7a는 레이아웃 패턴에 조그 필을 하지 않고 OPC를 행한 경우이며, 도 7b는 조그 필을 행한 경우이다.

도 7b에서, 조그 필 후의 에어리얼 이미지 강도 분포를 살펴 보면, 프로세스 변수에 따른 패턴 프로파일의 변화가 조그 필을 하지 않은 도 7a의 패턴에 비해 훨씬 안정적인 것을 알 수 있다. 이는 곧 금속 배선의 단선 및 쇼트닝에 대한 공정 마진이 증가했음을 의미하는 것이다. 또한 메탈라인의 면적이 조그 필을 하지 않는 경우에 비해 증가하기 때문에 컨텍/비아 오버렙(overlap) 부분에 있어서도 그 마진이 증가함을 알 수 있다.

도 8a 내지 도 8b는 2가지 경우(case)의 레이아웃 패턴에 대해 조그 필을 하지 않은 경우와 조그 필을 한 경우의 OPC 이전의 패턴, OPC 이후의 패턴, 시뮬레이션된 이미지인 에어리얼 이미지(AI), 및 웨이퍼 이미지를 나타낸 도면이다.

도 8a의 마지막 행에 도시된 첫 번째 케이스(Case I)의 패턴에 대한 웨이퍼 이미지를 살펴보면, 조그 필 이전에 OPC된 경우, 즉 조그 필 과정을 거치지 않고 OPC한 경우는 패턴이 수축하는 넥킹(necking)현상이 패턴의 중간 중간에 나타남을 볼 수 있고, 조그 필 과정을 거치고 OPC한 경우는 패턴의 선폭이 일정하게 안정적으로 형성된 것을 알 수 있다. 이는 도 8b의 마지막 행에 도시된 두 번째 케이스(Case II)의 패턴에 대한 웨이퍼 이미지를 살펴보아도 마찬가지이다.

웨이퍼 이미지 결과에서 미루어 볼 때, OPC후 웨이퍼에 형성되는 패턴이 핀치현상, 넥킹 또는 브리징에 대하여 취약한 종류의 패턴은 조그 필을 행함으로써 보다 안정적인 패터닝이 가능해졌음을 예측할 수 있는 것이다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 마스크 제작방법은 레이아웃 데이터의 작은 조그들을 메워 제거함으로써 레이아웃 데이타를 단순화시키고, OPC 플로우(flow) 상에서 불필요한 OPC 결과 패턴을 배제시킴으로써 레티클 제작에 용이성을 주고, 불필요한 OPC 결과 패턴이 일으키는 핀치 현상, 넥킹 또는 브리징 등과 같은 에러를 감소시켜 공정마진을 증가시키고 결과적으로 소자의 수율과 신뢰도를 향상시킬 수 있는 효과가 있다.

Claims

반도체 소자의 레이아웃 데이터의 디자인 룰을 체크하고 상기 디자인 룰을 벗어난 상기 레이아웃 데이터는 오류 수정을 거치는 단계;

상기 디자인 룰이 체크되고 상기 디자인 룰을 벗어난 경우 오류 수정을 거친 레이아웃 데이터에서, 광학적 근접보정의 다이섹션(dissection)이 이루어지는 최소 길이 미만의 변과 모서리를 가지는 패턴인 작은 조그(Small Jog)들을 메우는 단계;

상기 작은 조그들이 메워진 레이아웃 데이터를 광학적 근접보정하는 단계; 및

상기 광학적 근접보정된 레이아웃 데이터를 사용하여 마스크 패턴을 생성하는 단계;

를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 마스크 제작방법.
제 1 항에 있어서,

상기 광학적 근접보정하는 단계 이전에,

상기 작은 조그들이 메워진 레이아웃 데이터로 상기 디자인 룰을 한번 더 체크하고, 상기 디자인 룰을 위배한 경우 오류를 수정하는 단계;

를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 마스크 제작방법.
제 1 항에 있어서,

상기 작은 조그들은 변의 한쪽 끝 모서리가 90도의 각을 가지는 컨벡스(convex) 코너이고, 변의 다른 한쪽 끝은 270도의 각을 가지는 컨케이브(concave) 코너 또는 90도의 각을 가지는 컨벡스 코너인 것을 특징으로 하는 반도체 소자의 마스크 제작방법.
제 1 항에 있어서,

상기 작은 조그들을 메우는 방법은 폴리곤을 더하여 상기 작은 조그들이 가지는 상기 광학적 근접보정의 다이섹션이 이루어지는 최소 길이 미만의 변을 없애는 것임을 특징으로 하는 반도체 소자의 마스크 제작방법.
제 1 항에 있어서,

상기 메워진 작은 조그들은 상기 작은 조그들이 메워진 레이아웃 데이터가 상기 디자인 룰을 위배하지 않는 것을 특징으로 하는 반도체 소자의 마스크 제작방법.
제 1 항에 있어서,

상기 생성되는 마스크 패턴은 용도가 메탈층, 콘택, 및 비아 중 하나인 것을 특징으로 하는 반도체 소자의 마스크 제작방법.
제 1 항에 있어서,

상기 작은 조그는 마스크 패턴 중 공정마진이 적어 넥킹(necking) 또는 브리징(bridging)을 유발하는 패턴과 인접하여 위치한 것을 특징으로 하는 반도체 소자의 마스크 제작방법.