TW202002122A

TW202002122A - 調整積體電路的方法

Info

Publication number: TW202002122A
Application number: TW108122439A
Authority: TW
Inventors: 歐紘誌; 陳文豪
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2018-06-29
Filing date: 2019-06-26
Publication date: 2020-01-01
Also published as: CN110729234A; US11934763B2; US20200004919A1; US20210056250A1; US10831978B2

Abstract

本案提供一種調整積體電路的方法，包括以下步驟：識別在電線佈局中第一位置處的第一電線；加寬第一位置處之第一電線以變為加寬第一電線；關於第一參數，計算加寬第一電線之效能結果；以及比較加寬第一電線之效能結果與第一參數效能閾值。電線佈局中鄰近於第一位置的第二位置為第一空位置。

Description

調整積體電路的方法

本揭示內容是關於一種調整積體電路的方法，特別是關於一種調整積體電路時序與耗能的方法。

積體電路製造包括意欲減少在製造製程期間引入之積體電路中之缺陷的步驟。晶圓檢查及清洗步驟從晶圓表面識別並去除顆粒以減少與光阻劑沉積、光微影或圖案傳遞、基板蝕刻、及/或用光學相容材料之金屬填充蝕刻特徵的製造操作的干涉。

積體電路設計包括保護元件免於在製造製程期間引入之積體電路中的缺陷之特徵。當主元件特徵例如受製造缺陷損壞時，複本或閒置元件特徵提供備份的功能。

一種方法包括以下步驟：識別在電線佈局中第一位置處的第一電線；加寬第一位置處之第一電線以變為加寬第一電線；關於第一參數，計算加寬第一電線之效能結果；以及比較加寬第一電線之效能結果與第一參數效能閾值。電線佈局中鄰近於第一位置的第二位置為第一空位置。

100‧‧‧半導體元件

102‧‧‧巨集

104A‧‧‧電線佈置

104B‧‧‧電線佈置

200‧‧‧電線陣列

201‧‧‧分隔間隔

202‧‧‧第一組電線

204‧‧‧第二組電線

206A‧‧‧空位置

206B‧‧‧空位置

208‧‧‧電線

210‧‧‧電線

212‧‧‧電線

220‧‧‧電線陣列

221‧‧‧分隔間隔

222‧‧‧第一組電線

224‧‧‧第二組電線

226A‧‧‧空位置

226B‧‧‧空位置

228‧‧‧電線

230‧‧‧電線

232‧‧‧電線

300‧‧‧方法

302‧‧‧操作

304‧‧‧操作

306‧‧‧操作

308‧‧‧操作

310‧‧‧操作

312‧‧‧操作

314‧‧‧操作

316‧‧‧操作

360‧‧‧方法

362‧‧‧操作

364‧‧‧操作

366‧‧‧操作

368‧‧‧操作

370‧‧‧操作

372‧‧‧操作

374‧‧‧操作

376‧‧‧操作

378‧‧‧操作

380‧‧‧操作

382‧‧‧操作

400‧‧‧第一佈局

401‧‧‧積體電路

402‧‧‧電線陣列

404‧‧‧複數條電線

404A‧‧‧電線

404B‧‧‧電線

404C‧‧‧電線

406‧‧‧原始電線寬度

406A‧‧‧開放線位置

406B‧‧‧開放線位置

440‧‧‧第二佈局

442‧‧‧複數條電線

444‧‧‧加寬電線陣列

444A‧‧‧加寬電線

444B‧‧‧加寬電線

444C‧‧‧加寬電線

448‧‧‧第一加寬電線寬度

450‧‧‧第二加寬電線寬度

500‧‧‧第一電路佈局

501‧‧‧積體電路

502‧‧‧佈局位置陣列

502A‧‧‧裝填佈局位置

502B‧‧‧裝填佈局位置

502C‧‧‧裝填佈局位置

502D‧‧‧空佈局位置

502E‧‧‧裝填佈局位置

502F‧‧‧空佈局位置

502G‧‧‧裝填佈局位置

502H‧‧‧裝填佈局位置

504A‧‧‧電線

504B‧‧‧電線

504C‧‧‧電線

506‧‧‧電線

508‧‧‧電線

510‧‧‧電線

512‧‧‧原始寬度

540‧‧‧第二電路佈局

544A‧‧‧加寬電線

544B‧‧‧加寬電線

544C‧‧‧加寬電線

544D‧‧‧重新加寬電線

546‧‧‧重新安置電線

552‧‧‧加寬寬度

554‧‧‧加寬寬度

556‧‧‧加寬寬度

558‧‧‧重新加寬寬度

600‧‧‧第一電路佈局

601‧‧‧積體電路

602‧‧‧電線佈局位置陣列

604‧‧‧電線

606‧‧‧電線

608A‧‧‧電線

608B‧‧‧電線

608C‧‧‧電線

608D‧‧‧電線

640‧‧‧電腦輔助設計(CAD)佈局

642‧‧‧陣列位置

642A‧‧‧陣列位置

642B‧‧‧陣列位置

642C‧‧‧陣列位置

642D‧‧‧陣列位置

642E‧‧‧陣列位置

642F‧‧‧陣列位置

642G‧‧‧陣列位置

642H‧‧‧陣列位置

644‧‧‧加寬電線標記

646‧‧‧加寬電線標記

700‧‧‧EDA系統

702‧‧‧硬體處理器

704‧‧‧非短暫電腦可讀取儲存媒體

706‧‧‧指令

707‧‧‧標準單元庫

708‧‧‧匯流排

710‧‧‧I/O介面

712‧‧‧網路介面

714‧‧‧網路

742‧‧‧用戶介面

800‧‧‧製造系統

820‧‧‧設計室

822‧‧‧IC設計佈局圖

830‧‧‧遮罩室

832‧‧‧資料準備

844‧‧‧遮罩製造

845‧‧‧遮罩

850‧‧‧IC fab

852‧‧‧晶圓製造

853‧‧‧半導體晶圓

860‧‧‧IC元件

當結合附圖閱讀時，根據以下詳細描述可更好地理解本揭示案之態樣。應注意，根據工業標準實務，各種特徵未按比例繪製。事實上，為論述清楚，各特徵之尺寸可任意地增加或縮小。

第1圖根據本揭示案之一些實施例為半導體元件之方塊圖。

第2A圖及第2B圖根據一些實施例為在電線寬度調整製程之前及之後的積體電路之電線的平面圖。

第3A圖及第3B圖根據一些實施例為調整電線寬度調整製程之方法的流程圖。

第4A圖及第4B圖根據一些實施例為在電線寬度調整製程之前及之後的積體電路之電線的平面圖。

第5A圖及第5B圖根據一些實施例為在電線寬度調整製程中重新佈置之積體電路的電線的平面圖。

第6A圖及第6B圖根據一些實施例為積體電路中之電線的位置、及積體電路之電腦輔助設計(computer aided design；CAD)佈局中之位置(表示經受電線寬度調整之電線)的平面圖。

第7圖根據一些實施例為用於設計積體電路佈局設計之系統的示意圖。

第8圖根據一些實施例為用於製造積體電路之製造系統的方塊圖。

以下揭示內容提供許多不同實施例或實例，以便實現各個實施例之不同特徵。下文描述部件、值、操作、材料、佈置、或類似項之特定實例，以簡化本揭示案。當然，此等實例僅為實例且不意欲為限制性。考慮其他部件、值、操作、材料、佈置、或類似項。舉例而言，在隨後描述中在第二特徵上方或在第二特徵上第一特徵之形成可包括第一及第二特徵形成為直接接觸之實施例，以及亦可包括額外特徵可形成在第一及第二特徵之間，使得第一及第二特徵可不直接接觸之實施例。另外，本揭示案在各實例中可重複元件符號及/或字母。此重複為出於簡單清楚之目的，且本身不指示所論述各實施例及/或配置之間之關係。

另外，空間相對用語，諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者，在此為便於描述可用於描述諸圖中所圖示一個元件或特徵與另一(些)元件或(多個)特徵之關係。除圖形中描繪之方向外，空間相對用語意圖是包含元件在使用或操作中之不同的方向。設備可為不同朝向(旋轉90程度或在其他的方向)及可因此同樣地解釋在此使用之空間相對的描述詞。

積體電路包含連接彼此間隔之電路部分的電線。積體電路之一些層包含大量互連電線。計算系統用於生成及更改積體電路之設計及佈局，包括具有互連電線之積體電路之層，以幫助改進使用由計算系統生成之設計及佈局的製造製程之後的積體電路的效能。積體電路製造進一步包括意在防止製造製程期間產生之缺陷、或減少製造製程期間產生缺陷之頻率及影響的操作。在一些積體電路製造製程中，更改由計算系統生成之設計及佈局以減少製造缺陷之可能性。在一些實施例中，更改設計及佈局以調諧連接至電路特徵之電路元件的效能，或調諧積體電路之綜合效能。

積體電路之一些層(包括互連層)包含連接電晶體、記憶體單元、被動元件、或積體電路之其他部件以使電路系統起作用的電線及通孔。在一些情況中，電線陣列中之電線經排列(佈置)成具有最小寬度及由積體電路之設計規則決定之最小分隔間隔。佈置積體電路之電線保持順序並節省整個電路系統佈局中之空間。隨著電線尺寸減小及相鄰電線之間的間距減小，製造缺陷(諸如開口)(打斷電線，從而防止電流在電線端部之間的流動)變得愈來愈頻繁。具有較小電線尺寸及較小電線之間之間距間隔的積體電路對缺陷更敏感，此等缺陷防止電線在處理步驟(諸如光微影沉積、圖案傳遞、線性蝕刻、或金屬沉積)期間正確地形成。

在一些情況下，積體電路製造商藉由增大一些電線之寬度以減少「致命」缺陷(諸如電線開口)發生之可能性，來預測及抵抗與電線開口關聯之製造誤差。在一些情況中，「致命」缺陷為半導體元件中防止半導體元件之一些或全部起預期作用的缺陷。在一些實施例中，對互連層中之分隔電線執行電線加寬，亦稱為電線寬度調整。在一些實施例中，對電線陣列中之選定電線執行電線加寬，其中選定電線鄰接電線陣列中之空間隙或空位置(空軌道)。在一些實施例中，電線加寬步驟包括：在電線寬度達到大於初始電線寬度之第二電線寬度之前，首先增大，隨後減小電線之寬度。在一些實施例中，電線加寬步驟包括：從初始電線寬度進行單個寬度調整至大於初始電線寬度之第二電線寬度。

在一些實施例中，當電線經歷寬度調整時，將最接近空位置之電線的邊緣移動地更靠近空位置，或進入空間隙中。在一些實施例中，調整電線之兩側以更改電線在接近空位置或空間隙之位置處的寬度。在加寬電線之一些實施例中，在兩個方向上加寬在電線之兩側上具有空間隙/空位置之電線(例如，將電線之兩側向外偏移向陣列之最接近空位置至正被移動之一側)。未加寬電線具有初始電線寬度。加寬電線具有大於電線之初始寬度的第二電線寬度。根據一些實施例，當電線陣列具有空間隙/空位置時，在空電線間隙之每側上的電線朝向陣列中空位置加寬。在一些實施例中，當電線陣列中之位置處的電線經歷加寬時，保持電線之間的最小間距。在一些實施例中，保持最小間距以幫助防止相鄰電線之非故意耦接，或幫助防止相鄰電線之間的介電材料的擊穿。

第1圖根據本揭示案之至少一個實施例為半導體元件100之方塊圖。在第1圖中，半導體元件100包括電路巨集(以下稱為巨集)102等。在一些實施例中，巨集102 為電晶體巨集。在一些實施例中，巨集102為除了電晶體巨集外的巨集。在一些實施例中，巨集102為互連結構巨集。巨集102包括一或多個標準單元適配佈置104A等。在一些實施例中，巨集102在積體電路之相同層上具有複數個互連電線。在一些實施例中，巨集102包括一或多個電線佈置104A-B等。在包括一或多個電線佈置104A-B之一些實施例中，佈置104A不同於佈置104B。電線佈置104A及電線佈置104B中之每一者的實例包括基於在第5A圖至第5B圖、第6A圖至第6B圖、及第7圖等中之每一者所示的對應佈局圖而製造的半導體元件的部分。

積體電路包括經配置以執行預定電路功能之電路部件的群組。此種積體電路(IC)功能之實例包括接收信號、發送信號、IC與其他IC之部件之間的通信、儲存資料、執行計算、管理IC功能(記憶體控制器、IC時序電路元件等等)、或其他適當功能。電路部件之群組可經預配置為標準單元，其在積體電路製造製程之前以積體電路佈局製程佈置。標準單元使用電路設計之預定方塊或標準單元促進簡化電路效能模擬。標準單元庫之一些實施例包括純數位電路部件。標準單元庫之一些實施例包括純類比電路部件。一些標準單元庫包括經配置以在單個積體電路中一起操作之數位與類比電路部件的混合。

在一些情況下，積體電路製造包括使用元件庫中之標準單元以簡化積體電路之設計製程。在一些實施例中，使用庫中標準單元之簡化設計製程限制了製造商最大化積體電路之電路部件密度的能力。標準單元在第一方向上具有標準單元長度及在第二方向上(不同於第一方向)具有標準單元寬度，以便鄰接單元之單元邊界對齊。在一些實施例中，積體電路包含連接積體電路之單元的電線。在一些實施例中，第二方向垂直於第一方向。積體電路互連結構之電線沿第一方向、第二方向、或與第一方向及第二方向成角度之第三方向定向。積體電路之一些單元包含互連電線之陣列。在一些實施例中，在電線陣列中將電線放置於規則間隔之位置(或「軌道」)處。在一些實施例中，具有電線陣列之單元由電線完全填充(例如，電線陣列中之每一位置在其上有電線安置)。在一些實施例中，電線陣列不完全填充(例如，電線陣列中之一或多個位置上沒有電線)。在積體電路之佈局中調整積體電路之電線陣列、或個別電線中的電線寬度，以產生具有可預測及穩定效能之預配置佈局並在預配置佈局之部分之間產生已知互動層。積體電路設計意在減少干涉並將電路元件之效能維持在要求參數內。為幫助保持完成電路系統中單元之效能特性在預期範圍內，拓寬(例如，加寬、或伸展)電線陣列中之一些電線，以減少製造製程期間毀壞電路系統之缺陷的可能性。

第2A圖為積體電路之電線陣列200的平面圖，其中陣列中之第一組電線202中的電線藉由第二組電線204與陣列中之空位置206A及空位置206B分隔。第二組電線204中之電線均鄰接陣列之至少一個空位置。陣列200之電線分隔開分隔間隔201，分隔間隔201在整個電線陣列200 中重複。電線208鄰接單個空位置206A、電線212鄰接單個空位置206B、及電線210鄰接空位置206A及空位置206B兩者。根據電線寬度調整作業，電線208、電線210、及電線212中之每一者為電線加寬者之候選者，因為此等電線鄰接電線陣列中之空位置。儘管第2A圖包括電線陣列中之電線，但本揭示案不限於積體電路中電線陣列之實施例，並且包含單線、雙線、及鄰接積體電路之非電線特徵之電線，且能夠從初始電線寬度經歷如本文揭示之寬度調整，以減少製造製程期間斷路或其他缺陷的風險。

第2B圖為積體電路之電線陣列220的平面圖，其中電線分隔間隔221與電線分隔間隔201相同，且陣列220中之電線順序對應於陣列200中之電線順序。第一組電線222包含不鄰接陣列之可見部分之空位置226A及空位置226B的電線，且第二組電線224中之電線鄰接空位置226A及空位置226B。第一組電線222中之電線在尺寸及位置上(在陣列220內)對應於第2A圖中之第一組電線202中之電線，然而第二組電線224中之電線，當在位置上(陣列220內)對應於第2A圖中之第一組電線204中的電線時，具有大於第2A圖之電線組204中的對應電線的寬度。電線228比電線208寬且朝向空位置226A加寬(即，在間隔之一側上橫向伸展一距離)。電線232比電線212寬，且朝向空位置226B加寬。電線230比電線210寬且朝向空間隙226A及空間隙226B兩者加寬(即，在間隔之兩側上橫向伸展一距離)。第2B圖為積體電路中通用寬度調整的結果，其中能夠進行寬度調整之每條電線，藉由鄰近於電線中之空間隙或空位置，經加寬以將電線加寬至大於原始寬度之寬度。在一些實施例中，電線寬度調整為部分的，其中一些電線進行寬度調整，而一些電線剩下未改變(例如，未寬度調整)，儘管在電線佈局中存在鄰接未加寬電線之空間隙或空位置。

在一些實施例中，並非所有能夠進行寬度調整之電線經改變以具有增大之電線寬度。儘管利用通用寬度調整減少了「致命」缺陷之風險，但加寬之電線將遭受與接地、其他電線或電路元件耦合之更大量的電容，並且消耗比未加寬電線更大量之功率。電容耦合不利地影響積體電路中元件之切換速度/頻率，及增大之耗能在具有電池或儲存功率之元件中增大了電路的熱生成、減少了元件在不充電情況下可操作之時間。

藉由減少積體電路之層中一些電線之加寬程度、或藉由將加寬之電線數目減少至小於能夠進行寬度調整之電線數目，來減輕寬度調整(例如，尤其增大耗能及減慢切換速度)之有害態樣以保持寬度調整之益處(保護免於毀壞特徵缺陷)。決定是否減少電線之加寬量、或決定是否完全加寬電線藉由以下步驟來實現：比較加寬之前、加寬之後及電線加寬調整之後的積體電路中電線的模型化或計算RC(電阻/電容、或「電學」)效能以評估加寬積體電路上之電線或其部件的效果，以及完全加寬電線是否對積體電路或部件之耗能及切換速度有害。在加寬之前計算電線或電線陣列之RC、或電學效能，使得能夠選擇電線進行後續寬度調整以使其具有不同於初始加寬電線寬度之電線寬度。在寬度調整之後計算電線或電線陣列之RC或電學效能，使得寬度調整能夠將電線或電線陣列之耗能及切換頻率調整至使IC符合一或多個效能閾值或效能規範。

第3A圖根據一些實施例為調整積體電路中之電線寬度的方法300的流程圖。在方法300中，操作302包括與生成電線電阻/電容(RC)表及將RC表提供至如下文揭示之電子設計自動化(EDA)系統關聯的步驟。在一些實施例中，EDA系統用於生成在其上儲存代碼指令之電子格式電腦可讀取媒體，以根據一些實施例生成積體電路之層佈局。

在方法300中，操作304包括與生成積體電路之設計規則、及將所生成設計規則提供至如下文揭示之EDA系統關聯的步驟。生成積體電路之設計規則的步驟包括生成間距、電容及電阻界限，滿足彼等間距、電容及電阻界限以產生具有預定效能結果集之積體電路。

方法300包括操作306，其中電腦系統執行電線寬度調整模型化。在一些實施例中，電線寬度調整模型化包括與識別積體電路之層中的電線(即進行後續電線寬度調整評估之候選電線)相關之操作。在一些實施例中，電腦系統為電子設計自動化(EDA)系統或經配置以根據儲存於元件或連接元件上之指令操作以調整積體電路之層中的電線寬度的一些其他計算設備。在一些實施例中，操作306接收來自操作302之輸入(諸如電線RC調整表)以執行電線寬度調整模型化。

方法300包括操作308，其中評估積體電路之至少一個層中的電線之時序及耗能，以評估積體電路之全部耗能及切換速度。在一些實施例中，操作308包括決定積體電路之平均速度、及識別具有切換速度或連接至具有切換速度之電路元件之個別電線，此切換速度低於積體電路或積體電路層之平均速度。在一些實施例中，操作308包括評估個別電線之寄生電容效果，其減小個別電線或直接連接至個別電線之電路元件的切換速度。

方法300包括操作310，其中評估及更改電線寬度調整。在一些實施例中，操作306中之識別進行寬度調整的電線經受額外評估。在一些實施例中，額外評估包括基於未填充間隙，或接近候選進行寬度調整之電線的空區域，決定電線能夠經歷寬度調整而不干涉相鄰電線或積體電路層中之其他電路元件的操作(例如，增加寄生電容)的量。在一些實施例中，一旦電線經歷寬度調整，則電線經歷另外評估以決定寬度調整電線或附近電線之效能，及，當附近電線或寬度調整電線之效能受寬度調整之不利影響時，寬度調整電線之第一調整寬度減小至不與積體電路層中之附近電線之效能干涉的第二調整寬度，並且在初始寬度調整之前仍然保持改善的效能特性。

方法300包括操作312，其中評估第一調整後或第二寬度調整後之寬度調整電線之時序及耗能。在一些實施例中，積體電路或積體電路層之綜合效能經表徵以決定是否授權進一步寬度調整。

方法300包括操作314，其中與積體電路層中電線(包括未調整及寬度調整兩種電線)寬度關聯之資訊，由至少操作310及操作312產生，儲存於電腦可讀取儲存媒體中並傳輸至如下文描述之EDA系統。

方法300進一步包括操作316，其中來自未調整及寬度調整電線之資訊(由至少操作310及312產生)用於生成積體電路之至少一個層的設計或佈局以在製造製程中使用以滿足積體電路之時序及效能規範，該等規範提供至由如上所述操作304描述之設計製程。

第3B圖根據一些實施例為調整寬度調整製程之方法360的流程圖。方法360包括操作362，其中積體電路設計經歷寬度調整。在一些實施例中，寬度調整包括其中電線經評估及/或模型化以進行加寬的第一步驟，及其中決定電線陣列中每一加寬電線之加寬量的第二步驟。在將材料沉積於基板上及在基板中蝕刻電線及/或填充電線之蝕刻通道之前，在製造製程之積體電路評估、開發及/或設計階段執行寬度調整模型化。使用電線RC加寬表及積體電路之設計執行寬度調整模型化。RC加寬表包括基於製造商之積體電路的技術節點的規則或指南，用以加寬(或拓寬、或伸展)積體電路之電線，以減小電路系統之佈線區域中IC的缺陷的可能性。幾乎不具有寬度調整之缺陷包括遮蔽蝕刻、遮蔽圖案轉印(例如，光微影、或電子束微影)、遮蔽金屬填充、或與在積體電路中製造佈線關聯之一些其他製造缺陷。在一些實施例中，寬度調整表包括關於電線寬度之推薦最大變化、電線寬度之推薦最小變化之指南，關於在加寬或伸展兩條線之一或多者之前兩條線之接近程度的指南，關於在加寬相鄰電線之一或多者之後相鄰電線之間隔的指南，及/或關於選擇鄰接電線陣列中空間隙、或在電線陣列之邊緣處之兩條線中之一者或兩者以進行加寬的指南。寬度調整包括分析鄰接積體電路中電線陣列中空位置的電線位置，及/或識別由其他電線鄰接但期望經歷寬度調整之電線，及將相鄰電線之一或多者重新置於積體電路中其它地方之空位置。

方法360包括操作364，其中選擇IC設計之電線進行評估。在方法之一些實施例中，選擇IC設計中之所有電線進行評估。在方法之一些實施例中，僅選擇操作305中加寬之電線進行評估。在方法之一些實施例中，選擇在操作310中加寬之電線及佈線佈局中之相鄰電線進行評估。

方法360包括操作366，其中評估來自操作364之每條選定電線以決定翻轉率(即，計算電線之切換速度/頻率)。評估電線之翻轉率的步驟包括計算用於預加寬及後加寬電線寬度之電線的模型化翻轉率、或切換頻率。在一些實施例中，在製造製程之後量測翻轉率以檢驗所計算之翻轉率或切換頻率匹配量測之翻轉率或切換頻率。翻轉率或切換速率為信號沿電線傳播之頻率的量測值。在一些實施例中，寬度調整模型化包括關於基於特定設計之積體電路中電線之模型化切換速率、寬容度、或信號傳輸延遲的輸入。在寬度調整模型化之一些實施例中，當電線之翻轉率或該些電線上之信號傳輸延遲大於預定閾值時，調整待加寬之電線組中之許多電線以防止後續進行製造之積體電路之總體效能(例如，翻轉率、切換速率等)的退化。在一些實施例中，在認為電線處於積體電路設計之相同層的模型化製程期間，評估電線之翻轉率。在一些實施例中，在認為電線處於積體電路設計之相同層及相鄰層的模型化製程期間，評估電線之翻轉率。

方法360包括操作368，其中將選定電線之翻轉率與IC設計之翻轉率閾值(例如，時序效能、或切換頻率閾值)比較。當選定電線之翻轉率大於翻轉率閾值時(即，當電線之翻轉率不比翻轉率閾值慢時)，則方法繼續至操作372。當選定電線之翻轉率低於翻轉率閾值時(即，當電線之翻轉率比翻轉率閾值慢時)，則操作繼續至操作370。在一些實施例中，增大耗能對應於增大積體電路之時序效能(例如，更快之切換速度)。然而，當積體電路之電阻減小時，時序效能亦增大。在一些實施例中，藉由更改積體電路中鰭之尺寸來減小電阻。在一些實施例中，藉由更改積體電路單元中鰭之數目來減小電阻。在至少一個實施例中，相比於積體電路之未改變單元，將積體電路單元之單位電阻減小約15%會導致時序效能約0.5%之增加。積體電路之時序效能包括FinFET或電晶體、SRAM或DRAM或其他記憶體及/或儲存部件、及置於其間之其他電路特徵及互連(個別地或成塊地)之切換或翻轉效能的軟體模擬。電線電阻隨著積體電路層中之電線變寬而減小，但電線之電容及與相同層或不同層中之其他電線或接地的耦合亦減小。因而，評估時間效能，以決定拓寬電線是否不利地影響時序。

電線寬度調整更改了加寬電線之電特性。當電線變寬時，電線之尺寸增大且電線之電阻減小。在一些情況下，寬度調整影響加寬電線之切換頻率。當電線之電容增大時切換頻率減小。當加寬電線與相同層或不同層中之相鄰電線之間的分隔距離、或與接地之耦合減小時，電容增大。藉由模型化加寬之後的電線之電性質，基於所模型化電性質來針對各個電線進行加寬調整。執行加寬調整以減小加寬電線之耦合/電容。藉由執行加寬調整，亦調整加寬電線之切換頻率以減小積體電路部件之切換頻率的分佈。使切換頻率之總體分佈變窄會改善積體電路效能。在一些實施例中，使切換頻率之分佈變窄的步驟包括增大積體電路中電晶體之平均切換頻率。藉由使積體電路部件之切換頻率的分佈變窄，平均切換速度藉由使緩慢切換之電路元件以較高速度操作而增大，因為連接至緩慢切換部件之電線具有減小之到來往電路部件之電流流動的阻抗。因而，積體電路之平均切換速度隨著電線寬度調整增大以去除相鄰電線之間的寄生電容，或減小積體電路中一些電線的電阻。具有較高時脈速度之積體電路通常比具有較低時脈速度之積體電路售價高，使得較高時脈速度電路更有利於製造及銷售。寬度調整之一些實例包括識別在電線陣列中位置處具有緩慢切換速度之電線、將鄰接緩慢電線之電線重新置於新位置、及加寬緩慢電線以更改緩慢電線之電性質。在一些情況下，積體電路中電線陣列中之緩慢電線不能進行寬度調整，但可以進行相鄰電線之重新定位以在陣列中產生鄰近於緩慢電線之空位置或空的位置。

方法包括操作370，其中調整選定電線、或層中鄰接選定電線之電線之加寬程度。在一些情況下，藉由減小電線寬度來調整電線之加寬程度。當首先加寬IC佈局中之電線時，將電線之寬度從第一寬度調整至第二寬度，以減小製造缺陷損壞電線的可能性。電線加寬程度與電線寬度中變化大小有關。因而，寬度調整程度與第二寬度除以第一寬度之比率近似成比例。具有相同比率之電線具有相同之加寬度。具有大於第二加寬電線之比率之第一加寬電線具有大於第二電線之加寬程度。在一些實施例中，加寬程度保持相同(例如，電線寬度保持相同)，但調整電線位置以將加寬電線與相鄰電線進一步分隔。在一些實施例中，將電線重新置於積體電路設計中之新位置以減小電線之間的互動作用。根據一些實施例，減小IC之相鄰電線之間的互動作用的步驟包括減小電線與相鄰電線之電容及/或減小電線與IC之接地之電容中之至少一者。在一些實施例中，增大電線之加寬程度(例如，增大加寬寬度，而不是減小)。在一些實施例中，減小電線之加寬程度，而不是增加(例如，在電線寬度調整中減小電線寬度)。在一些實施例中，在評估加寬電線之電效能之後，調整在電線陣列之空位置之相對側處的兩條電線的加寬程度。在一些實施例中，將加寬程度減小至零(例如，將加寬電線中之一或多條電線的寬度減小至電線之原始寬度)。

在寬度調整之一些實施例中，藉由將電線之單側朝向電線陣列中之開口及/或空位置偏移來調整電線寬度。在寬度調整之一些實施例中，藉由將電線之兩側朝向電線陣列中之開口及/或空位置偏移來調整電線寬度。換言之，將電線部分之中心朝向電線陣列中空位置偏移一距離，此距離大於電線之調整寬度的一半。在一些實施例中，電線寬度調整過程包括調整鄰接空位置之一條線的加寬程度。在一些情況下，調整電線加寬之步驟包括部分逆向加寬電線。在一些情況中，調整電線之加寬的步驟包括將電線完全逆向加寬至電線之原始寬度。在一些情況中，調整電線之加寬的步驟包括增大電線之加寬，還有第一加寬操作中電線之第一加寬量。在一些實施例中，電線寬度調整製程包括調整鄰接空位置之相對側的電線的加寬量。在一些情況中，藉由識別電線陣列中具有超出電性質之規定範圍的電性質的電線、將相鄰於識別電線之電線重新置於電線陣列中之新位置、及加寬識別電線以將電性質調整至落在電性質之規定範圍內，而執行電線加寬。在一些情況中，電性質為電阻、電容、接地耦合、及/或切換頻率之一或多者。

在一些實施例中，對加寬電線執行電線寬度調整以調整積體電路中電線之電容。當電線變寬時，較寬電線具有與積體電路中相同層中之相鄰電線、及/或與在包含此加寬電線之層上方或下方之層中的相鄰電線更大的電容互動作用之可能性。在一些實施例中，積體電路層中之加寬電線具有與積體電路之接地連接更大的電容互動作用之可能性。在積體電路之一些實施例中，增大之電容互動作用導致信號傳輸延遲、或減小之翻轉頻率、或減小之切換頻率，從而延遲連接加寬電線連接之積體電路的第二部分的操作。評估積體電路中電線效能之時序特性的步驟包括評估電線之翻轉頻率、或信號傳輸比率何時滿足目標時序約束(及電線為非臨界的)，或不能滿足目標時序約束(及電線為時序臨界的)。在電線寬度調整之前、之間及之後，在積體電路佈局及設計製程之不同階段執行積體電路層及其中電線之時間特性的評估，以識別並調整傾向於製造缺陷或寄生電容之電線的寬度。在執行操作325之後，選定電線經歷方法360之操作315。

方法360包括操作372，其中對於IC佈局之選定電線(滿足IC佈局中電線類型之翻轉速率規範)，對電線之電阻及電容、及/或耗能效能參數進行模型化(例如，基於IC中電線尺寸及相鄰特徵之接近程度，計算電阻及電容及/或耗能效能)。方法360包括操作374，其中將模型化電阻及電容、及耗能效能參數之結果與IC佈局之效能規範及閾值進行比較。在一些實施例中，在安裝於計算設備中之電路模擬軟體中執行模型化及模型化結果之比較，此計算設備經配置以根據用戶之指令調整IC佈局之至少一條電線的參數，以在IC之製造操作之前滿足IC設計之效能規範。當電阻、電容、及/或耗能之模型化值超過IC設計規範之閾值時，方法繼續至操作376。當電阻、電容、及/或耗能之模型化值低於IC設計規範之閾值時，方法繼續至操作378。

在類似於操作370之操作345中，如上所述，選定電線經歷寬度調整，且因而變為寬度調整過之電線。電線寬度調整更改了電線或鄰接電線之寬度及/或位置，以更改電線及/或鄰接電線之電阻、電容及/或耗能，以產生具有低於IC設計之效能閾值之電阻、電容及/或耗能的模型化效能的IC設計的電線。在操作376之後，選定電線經歷方法360之操作366。

方法360包括操作378，決定互連層之全部電線是否進行過寬度調整評估。當已經評估了互連層之少於全部的電線時，方法繼續至操作364，其中選擇IC佈局之另一條電線進行模型化及效能評估。當已經評估了互連層之全部電線時，方法繼續至操作380。操作380包括基於IC設計之電線之加寬，形成電腦輔助設計佈局或包含資訊之其他基於電腦之電子設計格式，資訊關於加寬電線之位置、及IC設計之每層之電線的加寬程度。方法360進一步包括操作382，其中基於在操作380中生成之IC設計佈局製造積體電路。

第4A圖及第4B圖根據一些實施例為在電線加寬製程之前及之後的積體電路之電線的平面圖。在第4A圖中，圖示積體電路401之第一佈局400。第一佈局400包括具有能夠加寬之複數條電線404之電線陣列402。電線404A及電線404B能夠加寬，因為它們鄰接開放線位置406A。電線404B及電線404C能夠加寬，因為它們鄰接開放線位置 406B。因而，電線404A藉由朝向開放線位置406A拓寬來加寬，電線404B可藉由朝向開放線位置406A及開放線位置406B拓寬來加寬，以及電線404C可藉由朝向開放線位置406B拓寬來加寬。在第4A圖中，電線全部具有原始電線寬度406。在一些情況中，電線陣列中之一些電線具有由個別電線之電流負戴、電線對耦合之敏感性、或設計體積電路之其他因素決定之不同原始寬度。對於本揭示案而言，原始電線寬度406為個別電線之原始寬度，儘管積體電路之部分中的電線之原始寬度之間有差異。所述原始電線寬度用於區分單條電線之寬度與對此電線執行電線加寬製程及/或電線寬度調整製程之後的寬度。

第4B圖為電線加寬之後之積體電路401之第二佈局440的平面圖。第二佈局440包括複數條電線442(具有開放線位置406A及開放線位置406B)及加寬電線陣列444(包括加寬電線444A、加寬電線444B及加寬電線444C)。在操作305中進行如上所述之電線加寬之後，加寬電線444A對應於未加寬電線404A。類似地，加寬電線444B對應於未加寬電線404B，以及加寬電線444C對應於未加寬電線404C。加寬電線444A朝向開放線位置406A加寬，加寬電線444C朝向開放線位置406B加寬，以及加寬電線444B朝向開放線位置406A及開放線位置406B兩者加寬。

在一些實施例中，加寬電線444B超過IC 401之效能參數之閾值，及執行加寬調整，以調整IC 401之至少一個效能參數。因而，在第二佈局440中，用修正加寬電線446替換加寬電線444B，從而具有小於第一加寬電線寬度448之第二加寬電線寬度450。藉由遠離開放線位置406A及開放線位置406B兩者，加寬在加寬電線之兩側上的加寬電線44B之邊，而生成修正加寬電線446。在一些實施例中，藉由減小加寬電線之一側上的寬度來生成修正加寬電線。未加寬電線404B(見第4A圖)具有原始電線寬度406。加寬電線444B具有大於原始電線寬度406之加寬電線寬度448。修正加寬電線446具有減小之電線寬度450，其反映電線404B加寬之後的寬度調整。在一些實施例中，減小之電線寬度450小於加寬電線寬度且大於原始電線寬度406。在一些實施例中，減小之電線寬度450與原始電線寬度406相同。在一些情況中，在評估電線之電性質時減小之電線寬度450與原始電線寬度406相同，從而決定電線之任何電線加寬關於具有原始電線寬度之電線之電性質對積體電路產生不利影響。

第5A圖及第5B圖根據一些實施例為在電線加寬製程中重新佈置之積體電路501的電線的平面圖。在第5A圖中，第一電路佈局500具有位於佈局位置陣列502中之位置處的複數條電線(504A、504B、504C、506、508、及510)。佈局位置陣列502包括裝填佈局位置502A~502C、裝填佈局位置502E、及裝填佈局位置502G-H及空佈局位置502D及空佈局位置502F。電線504A、電線504B、及電線504C能夠進行電線加寬，因為它們鄰接第一電路佈局500中之空佈局位置502D及空佈局位置502F。

在第5B圖中，第二電路佈局540包括積體電路製造製程期間電線加寬操作之後的佈局位置陣列502，如下文第8圖描述。在第二電路佈局540中，加寬電線544A從第一電路佈局500替換電線504A，加寬電線544B從第一電路佈局500替換電線504B，及加寬電線544C替換第一電路佈局500之電線504C。加寬電線544A具有加寬寬度552，加寬電線544B具有加寬寬度554，及加寬電線544C具有加寬寬度556。加寬寬度552、加寬寬度554、及加寬寬度556大於原始寬度512。加寬電線544A、加寬電線544B、及加寬電線544C留在與電線加寬期間替換之原始寬度電線相同的位置處。

電線506在電線加寬操作期間移動位置。在第一電路佈局500中，電線506位於佈局位置502B處，及佈局位置502F處於空位置。在第二電路佈局中，佈局位置502B為空位置，及佈局位置502F包含對應於電線506之電線546。在一些實施例中，在電線加寬期間，電線在佈局位置之間移動，以允許將電線加寬進由初始電線佈局中重新安置之電線佔據的佈局位置中。在一些實施例中，電線在佈局位置之間移動，以促進移動電線在新裝填(以前為空)佈局位置處電線加寬。

在一些實施例中，電線加寬期間重新安置電線使得重新安置電線與加寬電線接近，從而違反了積體電路之設計規則。電線544C在佈局位置502E處為加寬電線，及重新安置電線546處於佈局位置502F處。加寬電線544C具有加寬寬度556，其使得加寬電線544C與重新安置電線546接近。因而，作為製造製程之加寬操作之部分，加寬電線544C之加寬寬度556減小至小於加寬寬度556之重新加寬寬度558。藉由減小加寬程度，重新加寬電線544D在重新安置電線546與重新加寬電線544D之間具有間隙，其中積體電路501中在符合積體電路501之設計規則之電線之間具有充足的介電材料。在給定技術節點或電路設計處，充足介電材料量為電線之電流負戴、介電材料之性質、相鄰電線之間的電壓差、及與防止積體電路501中發生電弧、短路或寄生電容相關的電路設計之其他方面的函數。

在第6A圖中，第一電路佈局600在積體電路601中具有電線佈局位置陣列602。電線佈局位置602之一些由電線填充。電線604及電線606為加寬電線，及電線608A~608D為積體電路601之未加寬電線。電線604朝向空佈局位置602D加寬，及電線606朝向空位置602D及602F加寬。在第6B圖中，積體電路601之電腦輔助設計(CAD)佈局640具有對應於第一電路佈局600中之電線位置陣列602的電線位置陣列642。CAD佈局640包括關於第一電路佈局600之加寬電線之資訊，包括佈局640中之加寬電線之位置。第一電路佈局600之佈局位置602C處的加寬電線604對應於CAD佈局640之陣列位置642C處的加寬電線標記644。類似地，第一電路佈局600之佈局位置602E處的加寬電線606對應於CAD佈局640之陣列位置642E處的加寬電線標記646。

CAD佈局640包括加寬電線標記資訊。加寬電線標記資訊將關於電線寬度、電線長度、校正特徵、及與使用圖案化資訊在積體電路中製造電線陣列相關之其他態樣的資訊，提供至圖案化模板標記(諸如光微影或電子束主光罩製造商)。在一些實施例中，CAD佈局640僅包括加寬電線標記資訊。在一些實施例中，CAD佈局640包括加寬電線標記資訊與未加寬電線標記資訊之組合。加寬電線標記資訊將關於電線寬度、電線位置、校正特徵、及與積體電路中製造電線陣列相關之其他態樣的資訊，提供至圖案化模板製造商。加寬電線標記資訊與第一電路佈局中之佈局位置相關。基於電線標記資訊，製造圖案化模板，諸如光微影主光罩、電子束主光罩或用於在積體電路基板上掩蔽材料中生成圖案之其他元件。電線標記資訊用作CAD檔案與佈局檔案之間的轉換步驟，CAD檔案描述積體電路中特徵之佈局，及佈局檔案描述基礎或其他圖案化模板之特徵。在一些情況中，基於描述積體電路中線路佈局之CAD檔案生成圖案化模板佈局，及圖案化模板佈局需要在電線加寬操作之後進行更改。諸如加寬電線標記646之加寬電線標記包括與更改圖案化模板佈局相關之資訊，以僅將對圖案化模板佈局之更改目標定位於其中加寬電線位於積體電路佈局中之區域。

第7圖根據一些實施例為電子設計自動化(EDA)系統700之方塊圖。例如使用根據一些實施例之EDA 系統700，可實施根據一或多個實施例生成單元佈局圖之本文所述方法。在一些實施例中，EDA系統700為通用計算設備，包括硬體處理器702及非短暫電腦可讀取儲存媒體704。另外，儲存媒體704使用電腦程式代碼706編碼，即儲存電腦程式代碼706，電腦程式代碼706即為可執行指令集合。硬體處理器702執行指令706表示(至少部分地)EDA工具，其根據一或多個(以下，提及之製程及/或方法)實施如本文所述方法之部分或全部。

處理器702經由匯流排708電耦接至電腦可讀儲存媒體704。處理器702亦經由匯流排708電耦接至I/O介面710。網路介面712亦經由匯流排708電連接至處理器702。網路介面712連接至網路714，以便處理器702及電腦可讀儲存媒體704能夠經由網路714連接至外部元件。處理器702經配置以執行在電腦可讀儲存媒體704中編碼之電腦程式代碼706，以致使系統700對於執行所述製程及/或方法之部分或全部是有用的。在一或多個實施例中，處理器702為中央處理器(central processing unit；CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC)、及/或適當處理單元。

在一或多個實施例中，電腦可讀儲存媒體704為電子、磁性的、光學的、電磁的、紅外線及/或半導體系統(或設備或元件)。例如，電腦可讀儲存媒體704包括半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體(random access memory；RAM)、唯讀記憶體 (read-only memory；ROM)、剛性磁碟及/或光碟。在使用光碟之一或多個實施例中，電腦可讀儲存媒體704包括唯讀光碟記憶體(compact disk read only memory；CD-ROM)、讀/寫光碟(CD-R/W)、及/或數字視訊光碟(digital video disc；DVD)。

在一或多個實施例中，儲存媒體704儲存電腦程式代碼706(或程式指令)，此電腦程式代碼706經配置以致使系統700(其中此種執行至少部分地表示EDA工具)對於執行所述製程及/或方法之部分或全部是有用的。在一或多個實施例中，儲存媒體704亦儲存促進執行所述製程及/或方法之部分或全部的資訊。在一或多個實施例中，儲存媒體704儲存包括如本文揭示之此種標準單元之標準單元庫707。

EDA系統700包括I/O介面710。I/O介面710耦接至外部電路系統。在一或多個實施例中，I/O介面710包括鍵盤、鍵區、滑鼠、軌跡球、軌跡板、觸控螢幕、及/或游標方向鍵以用於與處理器702交換資訊及命令。

EDA700亦包括耦接至處理器702之網路介面712。網路介面712允許系統700與網路714通信，一或多個其他電腦系統連接至網路714。網路介面712包括無線網路介面，諸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如ETHERNET、USB或IEEE-1364。在一或多個實施例中，在兩個或兩個以上系統700中實施所述製程及/或方法之部分或全部。

系統700經配置以經由I/O介面710接收資訊。經由I/O介面710接收之資訊包括指令、資料、設計規則、標準單元庫、及/或用於藉由處理器702處理之其他參數的一或多者。資訊經由匯流排708傳遞至處理器702。EDA系統700經配置以經由I/O介面710接收有關使用者介面(user interface；UI)之資訊。資訊儲存在作為UI742之電腦可讀媒體704中。

在一些實施例中，所述製程及/或方法之部分或全部實施為藉由處理器執行之獨立軟體應用。在一些實施例中，所述製程及/或方法之部分或全部實施為一軟體應用，此軟體應用為額外軟體應用之一部分。在一些實施例中，所述製程及/或方法之部分或全部實施為一軟體應用之外掛程式。在一些實施例中，所述製程及/或方法之至少一個實施為一軟體應用，此軟體應用為EDA工具之部分。在一些實施例中，所述製程及/或方法之部分或全部實施為由EDA系統700使用之軟體應用。在一些實施例中，包括標準單元之佈局圖使用諸如VIRTUOSO ®之工具或另一適當佈局生成工具生成，VIRTUOSO可從CADENCE DESIGN SYSTEMS公司購得。

在一些實施例中，製程作為在非暫態電腦可讀記錄媒體中儲存之程式的功能實現。非暫態電腦可讀記錄媒體之實例包括但不限制於，外部的/可移動的及/或內部的/嵌入的儲存器或記憶體單元，例如，諸如DVD之光碟、諸如硬碟之磁片、諸如ROM、RAM記憶體卡等之半導體記憶體之一或多者。

第8圖根據一些實施例為積體電路(IC)製造系統800及與其關聯之IC製造流程之方塊圖。在一些實施例中，基於佈局圖，使用製造系統800製造(A)一或多個半導體光罩或(B)半導體積體電路層中之至少一個元件之至少一者。

在第8圖中，IC製造系統800包括實體，諸如設計室820、遮罩室830及IC製造商/製造者(fabricator；fab)850，其與製造IC元件860相關之設計、開發及製造循環及/或服務彼此相互作用。系統800中之實體由通信網路連接。在一些實施例中，通信網路為單一網路。在一些實施例中，通信網路為各種不同網路，諸如內部網路及網際網路。通信網路包括有線及/或無線通信通道。每個實體與一或多個另外實體相互作用且提供服務至一或多個另外實體及/或從一或多個另外實體接收服務。在一些實施例中，設計室820、遮罩室830及IC fab 850之兩個或兩個以上由單個更大公司所擁有。在一些實施例中，設計室820、遮罩室830及IC fab 850之兩個或兩個以上共存於共用設施中且使用共用資源。

設計室(或設計組)820生成IC設計佈局圖822。IC設計佈局圖822包括針對IC元件860設計之各種幾何圖案。幾何圖案對應於組成待製造之IC元件860之各種部件的金屬、氧化物或半導體層之圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖822之部分包括各種IC特徵，諸如主動區域、閘電極、源極及汲極、層間互連之導線或通孔、及用於接合墊之開口，此等IC特徵形成於半導體基板(諸如矽晶圓)中及各種材料層(設置於此半導體基板上)中。設計室820實施適合的設計程序以形成IC設計佈局圖822。設計程序包括邏輯設計、實體設計及/或放置及佈線之一或多者。IC設計佈局圖822存在於具有幾何圖案資訊之一或多個資料檔案中。例如，IC設計佈局圖822可以GDSII文檔格式或DFII檔案格式表示。

遮罩室830包括資料準備832及遮罩製造844。遮罩室830使用IC設計佈局圖822製造一或多個遮罩845，遮罩845待用於根據IC設計佈局圖822製造IC元件860之各種層。遮罩室830執行遮罩資料準備832，其中IC設計佈局圖822轉換成代表性資料檔案(representative data file；「RDF」)。遮罩資料準備832將RDF提供至遮罩製造844。遮罩製造844包括遮罩寫入器。遮罩寫入器將RDF轉換成一基板上之影像，基板諸如遮罩(主光罩)845或半導體晶圓853。設計佈局圖822由光罩資料準備832操縱以符合光罩寫入器之特定特性及/或IC fab 850之要求。在第8圖中，將遮罩資料準備832及遮罩製造844圖示為分離元件。在一些實施例中，遮罩資料準備832及遮罩製造844可統一稱為遮罩資料準備。

在一些實施例中，遮罩資料準備832包括光學鄰近校正(optical proximity correction；OPC)，其使用微影增強技術以補償像差，諸如可能由繞射、干涉、其他製程效應等引起之像差。OPC調整IC設計佈局圖822。在一些實施例中，遮罩資料準備832包括另外解析程度增強技術(resolution enhancement techniques；RET)，諸如離軸照明、亞解析程度輔助特徵、相變遮罩、其他適合技術等或其組合。在一些實施例中，亦可使用反相微影技術(inverse lithography technology；ILT)，其將OPC視為逆像問題。

在一些實施例中，遮罩資料準備832包括遮罩規則檢查器(mask rule checker；MRC)，其利用一組遮罩產生規則檢查已經在OPC中經受製程之IC設計佈局圖822，此等規則包括某些幾何及/或連接性限制以確保充足餘量，以解決半導體製造製程中之變化性等等。在一些實施例中，MRC修改IC設計佈局圖822以補償遮罩製造844期間之限制，其可撤銷由OPC執行之部分修改以符合遮罩產生規則。

在一些實施例中，遮罩資料準備832包括微影過程檢查(lithography process checking；LPC)，其模擬將由IC fab 850實施之處理以製造IC元件860。LPC基於IC設計佈局圖822模擬此處理以產生模擬製造元件，諸如IC元件860。LPC模擬中之處理參數可包括與IC製造週期之各種過程關聯之參數、與用於製造IC之工具關聯之參數、及/或製造製程之其他態樣。LPC考慮了各種因素，諸如空間成像對比、焦深(depth of focus；「DOF」)、遮罩錯誤改進因素(mask error enhancement factor；「MEEF」)、其他適當因素等或其組合。在一些實施例中，在由LPC已經產生模擬製造之元件後，若模擬元件不足夠接近形狀以滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈局圖822。

應理解，為了簡明之目的，遮罩資料準備832之以上描述已經簡化。在一些實施例中，資料準備832包括諸如邏輯操作(logic operation；LOP)之附加特徵以根據製造規則更改IC設計佈局圖822。另外，在資料準備832期間應用於IC設計佈局圖822之製程可以各種不同順序執行。

在遮罩資料準備832之後及遮罩製造844期間，基於修改之IC設計佈局圖822製造遮罩845或遮罩組845。在一些實施例中，遮罩製造844包括基於IC設計佈局圖822執行一或多次微影曝光。在一些實施例中，使用電子束(electron-beam；e-beam)或多個電子束之機構以基於修改之IC設計佈局圖822在遮罩(光罩或主光罩)845上形成圖案。遮罩845可以各種技術形成。在一些實施例中，使用二元技術形成遮罩845。在一些實施例中，遮罩圖案包括暗區及透明區。用於曝光已經塗覆在晶圓上之影響敏感材料層(例如，光阻劑)之輻射束，諸如紫外線(UV)束，由暗區阻斷及透射穿過透明區。在一個實例中，遮罩845之二元遮罩版本包括透明基板(例如，熔凝石英)、及塗覆在二元光罩之暗區中的不透明材料(例如，鉻)。在另一實例中，使用相移技術形成遮罩845。在遮罩845之相移遮罩(phase shift mask；PSM)版本中，形成於相移遮罩上之圖案中的各種特徵，經配置以具有適當相位差以提高解析程度及成像品質。在各種實例中，相移遮罩可為衰減PSM或交替PSM。由遮罩製造844生成之遮罩用於各種製程中。例如，此種遮罩用於離子注入製程中以在半導體晶圓853中形成各種摻雜區域，用於蝕刻製程中以在半導體晶圓853中形成各種蝕刻區域，及/或用於其他適當製程中。

IC fab 850包括晶圓製造852。IC fab 850為IC製造公司，包括用於製造各種不同IC產品之一或多個製造設施。在一些實施例中，IC Fab 850為半導體製造廠。例如，可能存在用於複數個IC產品之前端製造(前段((front-end-of-line；FEOL)製造)之製造設施，同時第二製造設施可為IC產品之互連及包裝提供後端製造(後段(back-end-of-line；BEOL)製造)，且第三製造設施可為製造公司提供其他服務。

IC fab 850使用由遮罩室830製造之遮罩845製造IC元件860。因而，IC fab 850至少間接地使用IC設計佈局圖822製造IC元件860。在一些實施例中，半導體晶圓853藉由IC fab 850使用遮罩845形成IC元件860來製造。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖822而執行一或多個微影曝光。半導體晶圓853包括矽基板或具有形成於其上之材料層的其他適合基板。半導體晶圓853進一步包括各種摻雜區、介電質特徵、多級互連等(在後續製造步驟中形成)之一或多者。

關於積體電路(IC)製造系統(例如，第8圖之系統800)之細節及與其關聯之IC製造流程在以下文檔中找到：例如，2016年2月9日授權之美國專利第9,256,709號；2015年10月1日公開之美國預授權公開案第20150278429號；2014年2月6日公開之美國預授權公開案第20140040838號；及2007年8月21日授權之美國專利第7,260,442號，以上各者之內容以引用之方式整個併入本文。

電線加寬為用以減小毀壞電路缺陷在製造製程期間發生之頻率的技術。電線加寬更改了積體電路之電效能特性，從而增大了積體電路中電線之電容並降低此等電線之電阻。電線寬度調整為檢查積體電路中加寬電線之效能及在加寬電線組中決定哪條電線對電路元件之時間具有負面影響，及減小負面影響電路時間之電線的加寬程度的製程。電線加寬之一些實施例包括在積體電路中鄰接一個空佈局位置之加寬電線。電線加寬之一些實施例包括重新安置一或多條電線以加寬重新安置電線、及/或加寬鄰接重現安置電線之佈局位置的電線的操作。在一些實施例中，加寬鄰接重新安置電線之佈局位置的電線，因為電線具有超出電路之規範之切換頻率，及電線重新安置及電線加寬操作之組合更改切換頻率以落在電路之規範內。

本揭示案之態樣涉及一種方法，包括與以下關聯之操作：識別電線佈局中第一位置處的第一電線，其中電線佈局中鄰近於第一位置的第二位置為第一空位置；將第一位置處之第一電線加寬成變為加寬第一電線；關於第一參數，計算加寬第一電線之效能結果；以及將加寬第一電線之效能結果與第一參數效能閾值比較。在一些實施例中，第一方法進一步包括以下步驟：將具有第一調整寬度之加寬第一電線調整至具有不同於第一調整寬度之第二調整寬度。在一些實施例中，第二調整寬度大於第一調整寬度。在一些實施例中，第二調整寬度小於第一調整寬度。在一些實施例中，方法進一步包括以下步驟：重複以下操作：將具有第一調整寬度之加寬第一電線調整至具有不同於第一調整寬度之第二調整寬度；關於第一參數計算加寬第一電線之效能結果；以及比較加寬第一電線之效能結果與第一參數效能閾值，直到效能結果落在第一參數之效能閾值內。在一些實施例中，加寬第一電線之步驟包括：藉由以下步驟增大第一電線之寬度：減小第一空位置之中心與第一電線之第一邊緣之間的第一距離，第一電線之第一邊緣比第一電線之第二邊緣更靠近第一空位置，以及減小電線之第二邊緣與第二空位置之中心之間的第二距離，第二空位置與第一空位置在第一電線之相對側上。在一些實施例中，方法包括以下步驟：在鄰接第一空位置之第三位置處加寬第二電線，其中第一電線與第二電線兩者朝向第一空位置之中心加寬。在一些實施例中，方法進一步包括當重複以下步驟時：將具有第一調整寬度之加寬第一電線調整至具有不同於第一調整寬度之第二調整寬度；關於第一參數計算加寬第一電線之效能結果；以及比較加寬第一電線之效能結果與第一參數效能閾值直到效能結果落在第一參數之效能閾值內，將第一電線返回至初始第一電線寬度不使效能結果在效能閾值內。在一些實施例中，方法進一步包括以下步驟：在鄰接第二位置之第三位置處調整第二電線之寬度；以及調整第二電線之寬度使得第二電線調整寬度大於調整之後第二電線寬度，且調整之後第二電線寬度大於第二電線初始寬度。在方法之一些實施例中，調整加寬之第一電線的步驟進一步包括保持第一電線與第二電線之間的分隔距離，第二電線與第一電線在第一空位置上相對。在一些實施例中，方法進一步包括以下步驟：計算在第一空間隙之相對側上之第二電線的第一參數效能結果；比較第二電線之第一參數效能結果與第一參數效能閾值；以及決定第一加寬電線是否將經歷重複的電線寬度調整。

在一些實施例中，上述的方法進一步包括將具有第一調整寬度之加寬第一電線調整至具有不同於第一調整寬度之第二調整寬度。

在一些實施例中，上述的方法中，第二調整寬度大於第一調整寬度。

在一些實施例中，上述的方法中，第二調整寬度小於第一調整寬度。

在一些實施例中，上述的方法，進一步包括重複以下步驟直到效能結果在第一參數之效能閾值內：將具有第一調整寬度之加寬第一電線調整至具有不同於第一調整寬度之第二調整寬度；關於第一參數，計算加寬第一電線之效能結果；以及比較加寬第一電線之效能結果與第一參數效能閾值。

在一些實施例中，上述的方法中，加寬第一電線之步驟進一步包括藉由以下步驟增加第一電線之寬度：減少第一空位置之中心與第一電線之第一邊緣之間的第一距離，第一電線之第一邊緣比第一電線之第二邊緣更靠近第一空位置；以及減少電線之第二邊緣與第二空位置的中心之間的第二距離，第二空位置與第一空位置在第一電線之相對側上。

在一些實施例中，上述的方法進一步包括在鄰接第一空位置之第三位置處加寬第二電線，其中第一電線及第二電線兩者朝向第一空位置之中心加寬。

在一些實施例中，上述的方法進一步包括當重複以下步驟時將第一電線返回至初始第一電線寬度不使效能結果在第一參數效能閾值內，直到效能結果在第一參數之第一參數效能閾值內：將具有第一調整寬度加寬第一電線調整至具有不同於該第一調整寬度之第二調整寬度；關於第一參數，計算加寬第一電線之效能結果；以及比較加寬第一電線之效能結果與第一參數效能閾值。

在一些實施例中，上述的方法進一步包括以下步驟：在鄰接第二位置之第三位置處調整第二電線之寬度，其中調整第二電線之寬度，使得第二電線調整寬度大於調整之後之第二電線寬度，且在調整之後的第二電線寬度大於第二電線初始寬度。

在一些實施例中，上述的方法中，調整加寬第一電線之步驟進一步包括保持第一電線與第二電線之間的分隔距離，第二電線與第一電線相對於第一空位置。

在一些實施例中，上述的方法進一步包括以下步驟：計算在第一空位置之相對側上的第二電線之第一參數效能結果；比較第二電線之第一參數效能結果與第一參數效能閾值；以及決定加寬第一電線是否進行重複之電線寬度調整。

本揭示案之態樣涉及一種方法，包括與以下關聯之操作：在電線陣列中識別在第一位置處鄰近於第二電線之第一電線，第二電線具有超出切換頻率規定界限之切換頻率；計算與第二電線加寬寬度關聯之寬度調整程度以使第二電線之切換頻率落在切換頻率規定界限內；決定加寬第二電線與第一電線之間的間隙小於電線陣列中之電線之間的最小分隔距離；將第一電線重新安置於電線陣列中之第二位置；以及將第二電線之寬度調整至第二電線加寬寬度。在一些實施例中，調整第二電線之寬度之步驟包括當保持第二電線與最接近電線之間的至少最小分隔距離時增大第二電線之寬度，此最接近電線在電線陣列中之第一位置的相對側上。在一些實施例中，方法包括調整在電線陣列中第一位置之相對側處的第三電線的寬度。在一些實施例中，方法包括，在調整第二電線之寬度之後，計算加寬第二電線之切換頻率；以及減小加寬第二電線之調整寬度以更改加寬第二電線之切換頻率。在一些實施例中，方法進一步包括與以下關聯之操作：調整在第一位置之相對側處的第三電線之寬度調整，以更改第三電線與加寬第二電線之電容。

在一些實施例中，上述的方法中，調整第二電線之寬度之步驟進一步包括當保持第二電線與最接近電線之間的至少最小分隔距離時增大第二電線之寬度，最接近電線在電線陣列中之第一位置的相對側上。

在一些實施例中，上述的方法進一步包括調整在電線陣列中之第一位置之相對側處的第三電線之寬度。

在一些實施例中，上述的方法進一步包括在調整第二電線之寬度之後的步驟：計算加寬第二電線之切換頻率；以及減小加寬第二電線之調整寬度以更改加寬第二電線之切換頻率。

在一些實施例中，上述的方法進一步包括調整在第一位置之相對側處的第三電線之寬度調整量，以更改第三電線與加寬第二電線之電容。

本揭示案之態樣涉及一種其上儲存有指令之電腦可讀取媒體，指令指示電子設計自動化(EDA)系統執行意在減小積體電路之耗能之操作，操作包括：選擇電線陣列中之第一電線，其中第一電線具有第一寬度且與陣列中空位置鄰接；根據積體電路設計之電阻/電容(RC)將第一電線之寬度調整至第二寬度；計算加寬第一電線之耗能；以及減小第一電線之調整寬度，其中第一電線在減小調整寬度之後，具有小於第二寬度之第三寬度，及第二耗能。在一些實施例中，儲存指令進一步指示EDA系統執行操作，包括在陣列中調整至少一條第二電線之寬度，至少一條第二電線與第一電線在空位置之相對側上，其中調整第二電線之寬度朝向第一電線與第二電線之間的空位置。在一些實施例中，儲存指令進一步指示EDA系統執行操作，包括將第一電線之寬度逆向調整至原始寬度。在一些實施例中，儲存指令進一步指示EDA系統執行操作，包括減少鄰接電線陣列中之空位置的每一電線的寬度調整。

在些實施例中，上述的電腦可讀取媒體中，儲存指令進一步指示EDA系統執行操作，包括在陣列中調整至少一條第二電線之寬度，至少一條第二電線與第一電線在空位置之相對側上，其中調整第二電線之寬度朝向第一電線與第二電線之間的空位置。

在些實施例中，上述的電腦可讀取媒體中，儲存指令進一步指示EDA系統執行操作，包括將第一電線之寬度的調整逆向至原始寬度。

在些實施例中，上述的電腦可讀取媒體中，儲存指令進一步指示EDA系統執行操作，包括減少鄰接電線陣列中之空位置的每一電線的寬度調整量。

上文概述若干實施例之特徵或實例，使得熟習此項技術者可更好地理解本揭示案之態樣。熟習此項技術者應瞭解，可輕易使用本揭示案作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例或實例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案之精神及範疇，且可在不脫離本揭示案之精神及範疇的情況下產生本文的各種變化、替代及更改。