KR20080067624A - 근접 보정 및 검사를 위한 설계자의 의도 허용오차 대역 - Google Patents

근접 보정 및 검사를 위한 설계자의 의도 허용오차 대역 Download PDF

Info

Publication number
KR20080067624A
KR20080067624A KR1020087009578A KR20087009578A KR20080067624A KR 20080067624 A KR20080067624 A KR 20080067624A KR 1020087009578 A KR1020087009578 A KR 1020087009578A KR 20087009578 A KR20087009578 A KR 20087009578A KR 20080067624 A KR20080067624 A KR 20080067624A
Authority
KR
South Korea
Prior art keywords
design
layer
tolerance
feature
layers
Prior art date
Application number
KR1020087009578A
Other languages
English (en)
Other versions
KR101006264B1 (ko
Inventor
스콧 엠 맨스필드
라스 더블유. 리브만
이오아나 그라우어
아잘리아 크라스노페로바
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20080067624A publication Critical patent/KR20080067624A/ko
Application granted granted Critical
Publication of KR101006264B1 publication Critical patent/KR101006264B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/18—Manufacturability analysis or optimisation for manufacturability
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

반도체 설계를 위한 설계자의 의도된 전기적 특성을 전달하는 방법이, 관심 있는 설계 층상의 특징들과 상호 작용하고 그 특징들에 영향을 주는 설계 층들로부터의 제약을 고려하는 관심 있는 설계 층의 허용오차 대역을 형성함으로써, 제공된다. 상기 방법은 관심 층의 특징들의 인쇄된 에지들이 미리 결정된 기준 내에서 인쇄되고 다른 층에의 특징들의 영향으로 인해 생기는 전기적인 제약, 오버레이 제약, 및 제조가능성 제약을 포함하나 이에 한정되지 않는 다양한 제약들을 만족시키는 영역들, 즉 허용오차 대역들을 결정한다. 상기 방법은 컴퓨터 시스템상에서의 실행을 위해 컴퓨터 프로그램 제품 내에서 구현될 수 있다. 결과적인 허용오차 대역들은 설계자의 의도를 리소그래퍼, OPC 엔지니어 또는 마스크 제조자 또는 도구에게 효율적으로 전달하는데 사용될 수 있다.
반도체 설계, 전기적 특성, 설계 층, 제약, 관심 층, 허용오차 대역

Description

근접 보정 및 검사를 위한 설계자의 의도 허용오차 대역{DESIGNER'S INTENT TOLERANCE BANDS FOR PROXIMITY CORRECTION AND CHECKING}
본 발명은 집적 회로의 제조 및 집적 회로의 제조에 사용되는 리소그래픽 마스크(lithographic mask)를 설계하기 위한 방법에 관한 것이다. 특히, 본 발명은 리소그래픽 마스크를 설계할 때 사용되는 허용오차 대역(tolerance band)을 얻는 방법에 관한 것이다.
원하는 웨이퍼 레벨 스케일링(wafer level scaling)이 리소그래픽 장비의 향상이 전해질 수 있는 속도보다 빠른 속도로 계속 일어남에 따라, 리소그래퍼(lithographer)들은 감소하는 이미지 해상도에 기초하여 패터닝 솔루션을 구현해야 할 것이다. 패턴을 마스크로부터 웨이퍼로 전사시키는 리소그래픽 공정은 공정 비선형성(process nonlinearities)을 포함하며, 비선형성이 시간이 흘러도 안정적인 강한 마스크-웨이퍼 리소그래픽 공정을 생성하는 것은 리소그래퍼의 책임이다. 리소그래퍼의 부담을 줄이는데 도움이 되는 한가지 기술은 어떤 주어진 레벨 상에 인쇄될 수 있는 다양한 패턴들을 제한하는 것이다(리에브먼(Liebmann) 등의 RET-구동형 65nm 기술 노드의 고성능 회로 설계(High-Performance Circuit Design for the RET-enabled 65nm Technology Node, in Design and Process Integration for Microelectronic Manufacturing II, Proc. of SPIE, Vol. 5379, 2004, pp. 20-29). 이 기술로, 리소그래픽 공정이 더 쉽게 최적화될 수 있다. 불행히도, 제한된 설계 규칙들의 이러한 이용은 단지 부담을 리소그래퍼로부터 설계자로 이전시킬 뿐이며, 이제는 매우 제한된 환경에서 레이아웃을 재설계하는 어려운 작업이 남아 있다. 리소그래퍼가 1)인쇄 요청될 수 있는 설계 기하 구조를 예측하고 2)각 기하 구조가 웨이퍼 상에 인쇄되는 방법을 아는 것이 매우 어렵기 때문에, 리소그래퍼는 종종 설계자에게 심각한 제한을 부과하려 할 것이다. 이 방식으로, 리소그래퍼는 비교적 작은 다양한 패턴들이 충분한 공정 범위 내에서 모두 인쇄되도록 보장할 수 있다. 이것의 단점은 설계자에 대한 제약이 너무 많아 설계를 스케일링하는 것은 의미가 없을 수 있고, 리소그래퍼는 종종, 문제없이 인쇄될 수 있는 기하학적 구조를 금지해왔다는 점이다. 이 문제는, 설계자와 리소그래퍼는 종종 요구 사항을 서로 모르며 필요한 통신을 더 용이하게 하는 일반 기술을 공유하지 않고 있다는 사실에 의해 심각해진다.
이들 차이점을 분석하고 절충 해법(compromise solution)을 구하는 것이 광 근접 보정(optical proximity correction; OPC) 엔지니어의 역할이다. OPC 엔지니어의 역할은 공정 비선형성을 설명하기 위해 마스크 형성 전에 설계 형상을 수정하는 것이다. 리소그래퍼의 요건은 종종 공정 모델 및 한 세트의 공정 요건을 통해 OPC 엔지니어에게 전달된다. 이때, 리소그래픽 공정을 모의 실험하기 위해 리소그래피 모의 실험 소프트웨어가 OPC 엔지니어에 의해 사용될 수 있고, 이에 따라 OPC 엔지니어에게 리소그래픽 공정의 매우 상세한 이해가 제공된다. OPC 엔지니어들이 기하 구조가 리소그래피에 문제를 일으키는 지를 결정하는데 필요한 모든 도구들을 갖고고 있지만, 설계자들이 이들 기하학적 구조를 이용하지 않도록 하기 위해 설계 규칙들은 여전히 제한되어야 한다.
또한, 현재 OPC의 관심은 공칭 이미징 조건 하에서 웨이퍼 상의 설계된 레이아웃 패턴들을 정확하게 복제하는 것이었다. 리소그래피가 기본 해상도 한계에 가까워짐에 따라, 공정 변화 범위에 걸쳐 패터닝 강건성(patterning robustness)에 대해 공칭 조건에서의 패터닝 정확도의 균형을 잡는 것이 점점 중요해지고 있다. 통상 공정 윈도우 최적화라고 하는 목표는 수용가능 이미지 허용오차들이 유지될 수 있는 도우즈(dose) 및 디포커스(defocus)의 범위를 최대화하는 것이다. 공정 윈도우 OPC에 대한 실마리(예컨대, 퍼거슨(Ferguson) 등의 미국 특허 제6,578,290호, 및 루그(Lugg) 등의 컨포멀한(conformal) 타겟 레이아웃을 가진 적응형 OPC(Adaptive OPC with a conformal target layout, Proc. SPIE Vol. 4691, p. 1091-1096, Optical Microlithograpy XV, July, 2002) 참조)는 설계자로부터의 수용가능 이미지 허용오차를 리소그래퍼에 전달하는 정확하고 효율적인 수단이다. 예측된 패터닝 결과들에 대해 장치 및 회로 모의 실험을 행함으로써 수용가능 이미징을 판단하는 것은 이론적으로 가능하지만(밸러신스키(Balasinski) 등의 문헌인 서브파장 CD 허용오차가 장치 성능에 미치는 영향(Impact of subwavelength CD tolerance on device performance, Proc. SPIE, Vol.4692, p. 361-368, Design, Process Integration, and Characterization for Microelectronics, July 2002)), 이들 기술은 대형 집적 회로 설계에 대한 실제 OPC 또는 모델 기반 공정 윈도우 분 석에 필요한 고속 기하학적인 처리에는 적합하지 않다. 그러므로, 복잡한 인터- 및 인트라-설계 레벨 의존성을 효율적으로 캡처하면서 설계자의 의도 및 수용가능 이미지 허용오차를 리소그래퍼에 기하학적으로 전달하는 것이 바람직하다.
현재, 설계자들은 이미 한 세트의 설계 층들을 통해 자신들의 요구 사항들 중 다수를 OPC 엔지니어에 전달하고 있다. 전형적으로, 각 설계 층은 형상들, 예컨대, 웨이퍼 상의 한 세트의 특징들(features)을 이미징 및/또는 인쇄하는데 사용되는 리소그래픽 마스크에 대체로 대응하는 형상들의 논리 그룹을 포함한다. 예컨대, 하나의 층은 활성 영역들에 대응하는 형상들을 나타낼 수 있고, 형상들의 다른 층은 폴리실리콘 게이트 도체 라인들과 같은 전도성 라인들에 대응하고, 또 다른 층은 콘택 형상들에 대응한다. 그러나, 용어 "층"은 웨이퍼 상의 물리 층에 한정하지 않고, 평면상의 형상들의 어떤 논리 그룹을 말할 수도 있다. 따라서, 웨이퍼 상의 물리 층 또는 특별한 마스크 설계는 다수의 논리 "층" 상에 존재하는 형상들에 대응할 수 있다. 현재, 이들 층은 독립적으로 처리되고, OPC는 최종 웨이퍼 인쇄시 층들의 각각을 엄격하게 복제해야 한다. 설계의 어느 영역들이 다른 영역들보다 중요한 지를 결정하기 위해 인터-레벨 검사가 행해지지만, 이 검사는 매우 제한적이며 매우 초보적이다. OPC 엔지니어는 그려진 대로 설계를 정확하게 복제해야 하므로, 층들 간의 관계에 포함된 추가적인 정보가 결코 사용될 수 없다. 그러나, OPC 엔지니어들이 기능을 변화시키지 않고 설계를 조절하는 특권을 가진 경우 리소그래피에 대한 최적의 기하학적 구조를 결정하는 능력을 가지게 된다. 이 방식으로, 리소그래픽 공정에 문제를 일으키는 모든 조건들을 제거하면서 설계자들의 원하는 기능을 달성할 수 있다.
이를 감안하여, 반도체 산업에서, 마스크 레이아웃의 최적화를 가능하게 하고 회로 설계의 규칙들을 과도하게 제한하지 않고 최대 공정 윈도우를 달성하는 향상된 리소그래픽 마스크 설계 방법을 제공할 필요가 있다.
본 발명은 각각의 마스크 층을 위해 웨이퍼 상에 인쇄된 에지들의 수용가능 위치들을 나타내는 대역을 생성한다. 이들 대역은 관심 층 상의 패턴들에 대한 설계자의 의도된 전기적인 기능 및 설계 특성을 전달하기 위한 것이다. 이 의도된 기능은 현재 층, 및 현재 층과 기하학적으로 또는 기능적으로 상호 작용하거나 현재 층에 영향을 주는 층들을 검사함으로써 결정된다. 현재 층의 허용오차 영역, 즉 허용오차 대역은 현재 관심 층 내의 제약뿐만 아니라 인접 층으로부터의 제약을 설명함으로써 결정된다. 가장 간단한 형태로, 인접 층들로부터의 제약들은 층들 간의 오버레이 허용오차 및 한 층 내의 크기 변화 허용오차를 고려함으로써 결정될 수 있다. 일단 인접 층들에서의 이들 변화가 설명되면, 현재 층은 적절한 교차 또는 분리 규칙들을 관찰하면서 모든 나머지 공간을 점유할 수 있다. 또한, 허용오차 대역의 인트라-레벨 제약은, 원하는 전기적인 성능을 충족하고, 마스크 제조 제약들을 두고, 후속 공정 단계들(예컨대, 에칭)을 통해 패턴 무결성을 유지하도록 보장해야 한다. 이때, 이들 허용오차 대역은, 원하는 패턴들이 수용가능 충실도로 웨이퍼 상에 인쇄되는 지의 여부에 대한 피드백을 제공하기 위해, 모델기반 광 근접 보정(Model Based Optical Proximity Correction; MBOPC) 또는 후(post) OPC 검증(ORC(optical rules checking)라고도 알려져 있음)에 사용된다. ORC 단계 및 MBOPC 단계는 에지 배치의 분포들을 구하기 위해 공정 변화를 포함할 수 있고, 이들 분포를 원하는 허용오차 대역과 비교한다. 마지막으로, 계산된 에지 분포들이 형상 크기 또는 영역의 다른 분석을 위해 형상으로 변환될 수 있다. 이 방식에서, 설계자의 의도된 전기적인 특징의 다른 검사가 행해질 수 있고, 다른 수율 분석(yield analysis)이 수행될 수 있다.
본 발명의 일 양태에 따라, 2차원 평면상에 배열된 특징들을 포함하는 복수의 설계 층을 포함하는 회로 설계를 제공하되, 상기 설계 층들은 제3 치수를 따라 서로 정렬되는 단계; 상기 복수의 설계 층들 중에서 기판상에 형성될 중요 특징(critical feature)을 포함하는 선택된 설계 층을 식별하는 단계; 상기 선택된 설계 층과는 다른 상기 복수의 설계 층 중 하나의 설계 층 상의 영향 특징(influencing feature)과 연관된 제한 영역(constraining region)을 식별하되, 상기 영향 특징은 상기 중요 특징과 상호 작용하고, 상기 제한 영역은 하나 이상의 제약들과 연관된 단계; 및 상기 중요 특징과 연관된 허용오차 대역을 결정하되, 상기 허용오차 대역은 상기 중요 특징이 상기 기판상에 형성될 때 미리 결정된 기준을 만족하는 영역을 정의하고, 상기 허용오차 대역은 상기 제한 영역과 연관된 상기 하나 이상의 제약들에 따라 제한되는 에지를 포함하는 단계를 포함하는 마스크 레이아웃 설계 방법이 제공된다. 상기 방법은 컴퓨터 프로그램 제품 내에 구현될 수 있다. 본 발명의 다른 양태에서, 상기 방법은 본 발명의 방법에 따라 형성되는 허용오차 대역들을 리소그래퍼, OPC 엔지니어, 또는 마스크 제조자에게 제공함으로써 회로 설계자의 의도를 정의 또는 전달하는 서비스를 제공하는 단계를 포함할 수 있다.
동일 요소들에 동일 참조 번호가 부여된 예시적인 도면을 참조한다.
도 1은 본 발명의 일 실시 예의 방법을 예시한 흐름도.
도 2는 관심 있는 설계 층 상의 특징들의 레이아웃을 도시한 평면도.
도 3은 관심 층 상의 특징들에 영향을 주는 제1 영향 설계 층 상의 특징들의 레이아웃을 도시한 평면도.
도 4는 관심 층 상의 특징들에 영향을 주는 제2 설계 층 상의 특징들의 레이아웃을 도시한 평면도.
도 5는 관심 층 상의 특징들에 영향을 주는 제2 설계 층 상의 도 4의 특징들과 연관된 제약 영역을 도시한 평면도.
도 6은 관심 있는 설계 층의 특징들에 대한 제약을 포함해서 관심 층 상의 특징들에 영향을 주는 제1 설계 층 상의 도 3의 특징들과 연관된 제약 영역을 도시한 평면도.
도 7A는 제1 영향 설계 층 상의 도 3의 특징들과 연관된 도 6의 제약 영역에 의해 제한된, 관심 있는 설계 층 상의 특징들에 대한 허용오차 대역의 형성을 도시한 평면도.
도 7B는 제2 영향 설계 층상의 도 4의 특징들과 연관된 도 5의 제약 영역에 의해 제한된, 관심 있는 설계 층상의 특징들에 대한 허용오차 대역들의 형성을 도 시한 평면도.
도 7C는 관심 있는 설계 층에 대한 CD, 제조가능성 또는 다른 제약뿐만 아니라, 제1 영향층 및 제2 영향층의 제약 영역에 의해 제한된, 관심 있는 설계 층 상의 특징들에 대한 결과적인 허용오차 대역을 도시한 평면도.
도 8은 제약 영역의 스무스하게 된 버전을 도시한 평면도.
도 9는 제약들이 제한 영역 내에서 달라질 때 형성되는 허용오차 대역의 평면도.
도 10은 본 발명의 방법의 대안적인 실시 예를 도시한 개략도.
도 11은 본 발명의 방법의 다른 대안적인 실시 예를 도시한 개략도.
도 12는 컴퓨터 프로그램 제품, 컴퓨터 시스템, 및 결과적인 허용오차 대역을 최종 사용자에게 전달하는 방법을 포함하는, 본 발명의 방법을 수행하는 시스템의 개략도.
이제, 본 출원에 따른 도면을 참조하여 다음의 설명을 참조함으로써 본 발명을 더 상세하게 설명한다. 본 출원의 도면은 예시 목적으로 제공되며, 따라서 일정한 비율로 그려진 것이 아님을 알 수 있다.
본 발명은 형상의 인쇄된 에지들이 형상의 설계된 에지들로부터 변화될 수 있고 성능 사양 및 제조가능성 사양과 같은 각종 사양을 여전히 충족시킬 수 있는 대역 또는 영역인 허용오차 대역의 생성을 포함한다. 본 발명에 따라, IC 레이아웃의 주어진 물리 층 상의 형상 에지들의 이들 허용오차 영역의 최대 경계와 최소 경계는, 공정 조건들에 기초하는 오버레이 허용오차 및 기하학적 제약들과 같은 인자들을 포함하나 이에 한정되지 않는 다른 층들 상의 특징들과의 상호 작용에 의해 제한된다. 이들 허용오차 대역은 패턴 에지들을 배치할 유효한 위치를 결정하기 위해 일련의 인터-층 및 인트라-층 검사들을 이용하여 생성될 수 있다.
본 발명의 바람직한 실시 예가 도 1에 예시되어 있고 여기서 설명된다. 본 발명의 흐름은 상기 설계에서 가장 중요 층들(i=l,..., N)에 대해 수행된다(블록 101). 전형적으로, N=4 또는 5의 가장 중요 층들이 존재할 수 있다. 예컨대, 중요 층은, 바람직하게는, 집적 회로의 성능에 전체적으로 중요한 형상을 포함하는 형상들을 층일 수 있는데, 예컨대, 폴리실리콘 게이트들, 콘택, 및 금속 와이어의 크기 및 위치는 회로의 성능에 직접적으로 영향을 미친다. 바람직하게는, 가장 중요 층들은 회로의 성능에 전체적으로 가장 큰 영향을 미치는 층들로서 선택된다. 관심 있는 중요 층 각각에 대해, 제i 관심 층의 허용오차에 영향을 주는 대응하는 제한 층들(j=l,...,M)이 결정된다(블록 102). 일반적으로, 이들 제한 층은 관심 있는 제i 중요 층과 접촉하거나 그 층에 물리적으로 영향을 주는 층들일 것이다. 일부 경우들에서, 관심 층과 물리적으로 접촉하지 않는 다른 층들이 제한 층으로서 포함될 수도 있다. 이는 예컨대 두 층들이 용량성 커플링될 가능성이 있는 경우이다. 관심 있는 중요 층의 분석을 위해 고려되어야 하는 층들은 관심 층에 대한 "제한 층"으로서 고려된다.
각각의 제j 제한 층(블록 103)에 대해, 그 제j 제한 층의 허용오차 대역이 이미 형성되어 있는지를 검사한다(블록 104). 이는, 예컨대, 임시 기억 영역 또는 로컬 캐시(113) 내에 이전에 처리된 층에 관련된 정보를 임시로 저장함으로써, 현재 알려져 있거나 장래에 개발되는 어떤 방법에 의해 행해질 수 있다. 허용오차 대역이 제한 층에 대해 이전에 형성되지 않은 경우, 그 제한 층의 공칭 허용오차 대역은, 예컨대, 그 층의 공칭 공정 바이어스(nominal process bias), CD(critical dimension) 허용오차, 및 전기적 허용오차를 이용하여 생성된다(블록 105). 이 예에서, 각각의 제j 제한 층의 허용오차 대역의 내부 경계 및 외부 경계는 제i 관심 층의 허용오차 대역에 대한 제약으로서 이용될 수 있다. 다른 경우들에서는, 더 후술되는 바와 같이 제한 층의 허용오차 대역의 상이한 영역들 내에 상이한 제약들이 정의될 수 있다. 각각의 제j 제한 층에 대한 허용오차 대역들은 생성시 다른 관심 층들과 함께 사용하기 위해 로컬 기억 장치(113) 내에 캐싱될 수 있다. 다음에, 제한 층의 허용오차 대역은, 리소그래피 오버레이 허용오차, 공정 통합 기법에 기초한 추가적인 기하학적 제약(예컨대, 측벽 스페이서), 및 또한 층들 간의 어떤 용량성 제약을 포함한 여러 요소들을 가질 수 있는 오버레이 허용오차에서의 추가에 의해, "제한 대역"으로 변환된다(블록 106). 제한 대역 및 허용오차 대역은 설계된 특징 형상의 공칭 에지들을 전형적으로 둘러싸는 외부 에지 및 내부 에지를 가진 닫힌 형상들이다.
일단 M개의 제한 층들이 모두 제i 관심 층에 대해 계산된 제한 대역을 갖고 있으면(블록 107), 예컨대, 제i 관심 층 상의 특징들에 대한 허용오차 대역의 범위(예컨대, 최대 외부 경계)를 제한하기 위해 M개의 제한 층들의 제한 대역들을 사용하여 제i 층 특징들의 허용오차 대역을 증가시킴으로써 제i 관심 층의 허용오차 대역이 결정될 수 있다. 이는 M개의 제한 층들 상의 형상들로부터 제i 관심 층의 설계된 형상들 및 제한 대역들의 복제물들에 대한 각종 규칙 기반 동작을 이용하여 달성될 수 있다.
본 발명의 방법의 일 실시 예는 예컨대, 초기 형상들의 임시 복제물을 적절한 제한 대역과 동일 평면상에 만듦으로써 관심 층에 대한 제i 설계된 형상으로 시작하는 것, 및 다음에, 이들 형상의 에지들이 제한 대역의 외부 에지와 접촉할 때까지 초기 형상들의 경계들을 확장하는 것을 포함한다(블록 108). 이들 외부 허용오차 에지들의 범위를 더욱 제한하기 위해 전기적인 규칙 및 제조가능성(또는 DFM(design for manufacturability)) 규칙이 추가적인 제약으로서 적용될 수 있다(블록 109).
마찬가지로, 초기 설계 형상들은 또한 제한 대역의 에지와 접촉할 때까지 복제 및 축소(shrunk)된다. 제i 관심 층 및 제j 제한 층 간의 제약들에 따라, 형상들은 제한 대역의 외부 에지 또는 내부 에지를 타격할 때까지 축소될 것이다. 다음에, 제i 관심 층의 형상들의 내부 허용오차 에지들을 더욱 제한하기 위해 전기적인 제약 규칙 및 DFM 제약 규칙이 적용될 수도 있다. 다음에, 제i 층의 결과적인 허용오차 대역들이 저장되고(블록 114), 예컨대, 후속 OPC 프로세싱에서 제i 관심 층의 허용오차 층으로 유지된다. 제i 층의 결과적인 허용오차 대역은, 예컨대, 제i 허용오차 대역 층을 로컬 캐시에 저장함으로써 다음의 제i+1 관심 층의 제약 대역을 생성할 때, 고려될 수도 있다.
다음에, 제i 관심 층에 대해 설명된 공정(블록 101 내지 블록 110)이 분석될 나머지 관심 층 모두에 대해 반복된다(블록 111). N 개의 관심 층들 모두에 대한 허용오차 대역들이 계산될 때, 허용오차 대역들의 생성이 완료된다(블록 112).
논리 회로 설계의 예시적인 부분에 대한 이 공정 흐름의 결과의 일 예가 도 2 내지 도 7에 도시되어 있다. 예컨대, 도 2를 참조하면, 도 2는, 이 예에서, 게이트 도체들을 나타내는 형상들을 포함하는 폴리실리콘 도체(PC) 또는 폴리 게이트 층 형상(200a-200d)을 포함하는 제i 중요 층(200)에 대한 회로 레이아웃의 일부(200)를 위에서 아래로 본 도면을 예시한다. PC 특징들을 인쇄하는 방법을 결정하는데 가장 중요한 층들은 도 2의 제i 층에 대한 제한 층들의 역할을 하고, 활성 영역(RX; 199a-199c)을 나타내는 형상들을 포함하는, 도 3에 예시된 제j 층(199)의 대응부를 포함한다. PC 층(200)의 특징들(200a-200d)은 이 예에서 활성 영역 층(199)의 특징들과 오버레이되어 접촉하게 된다. 도 4에 예시된 j+1 층(203)은 콘택 영역(CA; 203a-203f)을 나타내는 형상을 포함하며, 이 영역들은 웨이퍼 상에 인쇄될 때 PC 층(200) 또는 RX 층(199) 상의 특징들과 물리적으로 접촉하는 특징들을 나타낸다.
본 발명의 일 실시 예에 따라, 제한 대역들은 오버레이 허용오차 및 공칭 CD 허용오차를 포함하는 RX 층 및 CA 층에서의 형상에 기초하여 생성된다. 도 5를 참조하면, RX 층(199)의 RX 특징들(199a-199c)에 기초하는 제약 대역들은 제약 형상(199')의 제j 층으로서 생성된다(도 3 참조). 이 예에서, 내부 및 외부 제약 경계들(199'ai, 199'ao-199'co; 여기서 문자 "i"는 내부 제약 경계를 나타내고 "o"는 외부 제약 경계를 나타냄)은 각각 허용오차의 내부 한계 및 외부 한계를 나타내 며, 이 한계 내에서, 대응하는 활성 영역 특징들(예컨대, 각각 도 3의 199a-199c)이 웨이퍼 상에 인쇄되어 사양을 충족시킬 수 있다. 이는 전형적인 예에서 공칭 크기의 약 10%인 특징의 인쇄 크기, 및 공칭 설계 위치에 대한 인쇄 패턴의 상대 위치를 나타내는 오버레이 허용오차를 포함한다. 허용오차 대역은 또한, 예컨대, 측벽 스페이서와 같은 처리 중에 만나는 다른 특징들의 존재를 설명하기 위해 또는 장치 바이어스 보상을 제공하기 위해 다른 공정 단계들을 설명할 수 있다. RX가 PC 라인과 교차하지 않는 경우, RX 허용오차 대역은 폭(503)을 가진다. 그러나, RX와 PC 라인이 교차하는 경우에는, 정규 RX 폭(503)보다 작은 보다 엄격한 CD 허용오차, 즉 RX 허용오차 폭(501)이 트랜지스터 게이트들 상에서 요구되는 엄격한 제어를 설명하기 위해 PC 라인(도 2의 PC 층(200)으로부터 오버레이된 PC 폭(201)을 가진 파선 형상(200a))에 가까운 RX 영역(199'a) 상에 놓여 있다. 보다 엄격한 CD 제어가 요구되는 RX 허용오차 영역은 PC가 (예컨대, 공칭 PC 폭(201)을 따라) RX와 교차하는 위치를 찾은 다음에, 그 RX 허용오차 영역을 PC 폭 방향을 따라, 예컨대, PC CD 허용오차와 PC-RX 오버레이 허용오차의 합을 포함하는 추가적인 RX 허용오차 연장부(502) 만큼 확장함으로써 결정된다.
다른 j+1 제한 층(203')이 도 6에 예시되어 있으며, 여기서 CA 층(203)의 CA 특징들(203a-203f)에 기초한 제약 대역들이 제약 형상(203')의 제j 층으로서 생성된다(도 4 참조). 이 예에서, 외부 제약 경계(203'ao-203'fo)는 허용오차의 외부 한계를 나타내며, 이 외부 한계 내에서, 대응하는 콘택 특징들(예컨대, 각각 도 4의 203a-203f)은 웨이퍼 상에 인쇄되어 사양을 충족시킬 수 있다. 내부 제약 경 계(203'ai-203'fi)는 CD 허용오차 및 오버레이 허용오차를 고려하여 콘택이 PC 와이어에의 충분한 전도성을 갖는데 필요한 콘택 특징들(203a-20 3f)의 최소 영역을 나타낸다. 그러므로, 콘택 특징들(203a-203f)의 내부 제약 경계들(203'ai-203'fi)은 인쇄된 PC 형상들에 의해 둘러싸여야 한다.
이 예에서, 제한 층의 개수(M)는 2개이며, 즉 CA 층(203)에 대응하는 CA 제한 층(203') 및 RX 층(199)에 대응하는 RX 제한 층(199')이 있다. 제약 대역 또는 경계(도 1의 블록 108)를 형성한 후, 제i 관심 층, 이 예에서, PC 층(200) 의 허용오차 대역이 M 개의 제한 층들(예컨대, 층(203', 199'))의 제약 하에 본 실시 예에 따라 형성된다. 예컨대, 이는, 동일 평면상에, CA 층(203') 및 RX 층(199')에 대응하는 제한 형상들 및 경계들과 PC 층(200)의 형상을 중첩시킴으로써 행해질 수 있다.
도 7A를 참조하면, 이 경우에, PC 형상(200a-200d)은 PC 허용오차 층(200') 상에 PC 허용오차 대역을 생성하기 위해 시작 형상으로서 사용된다. 예시 목적으로, RX의 외부 제약 경계(199'ao, 199'bo, 199'co)는 PC 층(200)의 형상(200a-200d)과 동일한 평면(200')에 중첩된다. 본 발명에 따라, 상이한 제약들 또는 규칙들이 허용오차 대역의 형성에 적용될 수 있다. 예컨대, RX 층 상에 놓이지 않은 PC 와이어 형상의 부분들에 대한 허용오차 대역의 외부 경계를 형성하기 위하여, PC 형상의 에지들 바깥쪽으로 확장될 수 있다. 예컨대, PC 형상(200b, 200c, 20Od) 및 200a의 부분들(구체적으로, 에지 세그먼트(70-71, 70-73, 73-72, 77-76, 74-75))는 RX 영역과 교차하지 않는다. 따라서, RX의 외부에 있는 PC 형상들, 구 체적으로 형상들(200b, 200c, 20Od)의 대응 에지들, 및 PC 형상(200a)의 에지부(70-71, 70-73, 73-72, 77-76, 74-75)는, 이들이 1) 다른 PC 형상의 제조 제약 내에, 예컨대, 도 7C를 참조하면, PC 외부 허용오차 경계들(200'co, 200'bo) 간의 거리(715) 내에 올 때까지, 또는 2) RX 제한 대역의 외부 경계, 예컨대, RX 제약 경계(199'ao)의 하부 에지(713)를 타격할 때까지, 또는 3) 예컨대, 전기적인 제약 또는 최대 와이어 폭(708)에 기초할 수 있는 최대 치수에 도달할 때까지, 화살표(701)로 나타낸 바와 같이 바깥쪽으로 확장될 수 있다(도 7C 참조).
RX 제한 대역의 외부 경계 내의 RX 제약 영역과 교차하는 PC 형상의 부분들의 경우, PC 허용오차 대역은 최소 허용가능 게이트 길이에 기초하여 미리 결정된 양(711)(도 7C 참조)에 의해 엄격하게 제한된다. 예컨대, RX에 걸친 PC 상의 엄격한 허용오차는 작은 트랜지스터 게이트 길이(전형적으로, 공칭 게이트 길이는 공칭 PC 폭(201)과 동일함)와 연관된 누설 전류를 제어 및 최소화하고 게이트 길이 오차에 의해 초래되는 트랜지스터 속도의 변화를 제어 및 최소화하기 위한 것이다. 예컨대, PC의 폭이 너무 작으면, 트랜지스터 누설 전류는 너무 높을 것이다. 일반적으로, 일정한 장치 속도를 유지하기 위해 PC 폭(즉, 게이트 길이)에 걸쳐 양호한 제어를 행하는 것이 바람직한 데, PC 폭이 칩을 가로질러 크게 변하면, 트랜지스터의 속도도 칩을 가로질러 유사하게 변할 수 있다. 이 예에서, 포인트들(71-77, 72-74)간의 외부 제약 경계(199'ao)와 교차하는 PC 형상(200a)의 에지부들이 이러한 엄격한 제약(711)을 받는다.
반면에, 도 7C를 참조하면, PC 와이어가 RX와 교차하지 않는 경우, PC 와이 어 허용오차 대역의 내부 경계(200'ai, 2001W, 200'ci, 200'di)는 제조 제약 또는 최소 허용가능 와이어 오차(709)에 기초하여 최소값으로 설정되어, PC 라인이 너무 좁아지지 않도록 한다.
도 7B를 참조하면, CA 제약 층(203')으로부터의 중첩된 CA 제약 경계(203'ai-203'fi, 203'ao-203'fo)를 포함하는 PC 허용오차 평면 또는 층(200')이 도시되어 있다. 여기서, 도 7A에 예시된 중첩된 RX 제약 경계들은 명료성을 위해 도시되지 않았으나, 본 발명에 따라 PC 층 허용오차 대역을 결정하기 위해 상기 중첩된 CA 제약 경계와 함께 사용될 것이다. 이 예에서, 내부 제약 CA 경계(203'ci, 203'fi)는 PC 형상(200c)을 오버레이하도록 설계되고, 203'di, 203'e CA 경계는 PC 형상(20Od)을 오버레이하도록 설계된다. 내부 제약 경계(203'ci, 203'fi, 203'di, 203'ci)는 각각 상기 인쇄된 PC 형상(200c, 20Od)에 의해 둘러싸여야 하는 최소 CA 영역을 정의한다. 따라서, PC 형상(200c, 20Od)에 대한 허용오차 대역의 내부 에지들은 각각 내부 제약 경계(203'ci, 203'fi, 203'di, 203'ci)를 침범하지 않아야 한다. 따라서, 이 예에서, PC 허용오차 대역(200'ci, 200'di)의 내부 에지들은 연관된 최소 CA 영역을 둘러싸는 도 7C에 도시된 "해머 머리(hammerhead)" 형상(719)을 포함한다.
본 발명에 따라 형성된 결과적인 PC 허용오차 대역 층(200')이 도 7C에 예시되어 있다. 허용오차 대역(200'a, 200'b, 200'c, 200'd)은 PC 형상(200a, 200b, 200c, 20Od)과 각각 대응한다. PC 형상(200a)과 연관된 결과적인 허용오차 대역(200'a)은 RX 외부 제약 경계(199'ao)의 바깥쪽으로 뻗은 PC 형상(200a)의 부분 들에 대해서는 더 넓으나, 그 경계 내에서, PC 허용오차 대역(200'a)은 최소 허용가능 PC 게이트 오차(711)에 따른다. PC 형상(200b)의 경우, 대응하는 허용오차 대역(200'b)은 최소 제조가능 와이어 오차(709)뿐만 아니라 최대 PC 와이어 오차(708)에 따른 내부 경계(200'b1)를 갖는다. PC 허용오차 대역들의 외부 경계들은 외부 경계(200'bo, 200'do)에서 노치(notch; 717)에 의해 나타낸 바와 같이 RX 영역(199'ao, 199'bo, 199'co)을 침범하지 않을 것이다. PC 형상(200c, 20Od)의 허용오차 대역의 경우, 결과적인 허용오차 대역은 최소 제조가능 와이어 오차(709)에 따를 뿐만 아니라, 넓어진 내부 허용오차 영역(719)에 의해 나타낸 바와 같이 인쇄된 PC에 의해 덮여야 하는 최소 CA 영역을 설정한다. 또한, PC 형상은 최소 허용오차 거리(715) 내에서 서로 침범하지 않을 것이다.
본 발명은 상기한 실시 예들에 예시된 직교 형상에 한정되지 않는다. 전형적으로 직교 또는 직각 다각형들이 제조가능성의 용이로 인해 사용된다. 그러나, 처리 중에, 결과적인 이미지들은 직교 기하학적 구조를 갖고 있지 않은 것으로 알려져 있다. 설계자들은 전기적인 모델을 구축할 때 이미징 공정으로부터 얻어진 예상 형상에 관한 가정을 할 수 있다. 예컨대, 도 8을 참조하면, CA 콘택(810)에 관한 전기적인 모의 실험에서는, 콘택이 정사각형으로 도시되어 있지만 원형인 것으로 가정한다. 예상된 인쇄 형상을 더 잘 나타내는 더욱 정확한 허용오차 대역을 얻기 위해서는, 예컨대, 모든 중요 형상들에 대해 설계된 직교 형상의 코너들을 스무스하게 하거나 원형으로 하는 것이 바람직할 수 있다. 예컨대, 콘택 제한 대역은 경사진(beveled) CA(812)와 같은 더 스무스한 형상에 의해 더 잘 표현될 수 있 다. 대안으로, 스무싱 커널(smoothing kernel)을 가진 설계 형상들을 사전에 감는 것이 바람직할 수 있다. 제한 대역 또는 허용오차 대역에서 실제 인쇄 형상의 보다 나은 표현을 제공하는데 다른 스무싱 오퍼레이션(smoothing operation)들이 적합할 수도 있다. 이 예에서, PC 와이어 허용오차 대역은 최소의 경사진 CA 제한 대역(812)을 캡처하거나 둘러싸는데 필요할 것이다.
또한, 오버레이, CD 또는 다른 공정 변화들의 통계적 성질을 설명하는 것이 바람직할 것이다. 이 경우에, 2개의 층 간의 오버레이 변화를 위해 예약된 영역이 이들 통계를 설명하기 위해 수정될 수 있다. 예컨대, 도 9를 참조하면, 공칭 PC 형상(290)의 일부를 고려하며, 여기서 이 일부는 외부 경계(905')를 가진 공칭 RX 형상(905)의 일부와 교차한다. 여기서, RX CD 허용오차 대역(910)의 외부 에지의 일부가 경계(910')에 의해 표현된다. RX-PC 오버레이 허용오차(920)의 대응 외부 경계는 경계 라인(920')에 의해 표현된다. RX 형상(905)의 내부에서, PC 허용오차 대역은 RX CD 제약 대역(905) 내의 엄격한 게이트 허용오차(711)에 엄격하게 제한된다. 그러나, RX CD 허용오차 대역(905')의 외부로부터 RX-PC 오버레이 허용오차 경계(920') 쪽으로의 거리의 증가로, PC 형상 및 RX 형상의 중요 부분들은 예상 공정 변화 내에서 덜 인쇄될 것 같다. 따라서, PC 허용오차 대역(291)은 RX CD 허용오차 대역(910')으로부터의 거리가 증가함에 따라 더 느슨해질, 즉 더 넓어질 수 있다. 이를 행하기 위한 한가지 방법은 인접 층을 가진 오버레이 영역을 가로질러 각 층에 대한 허용오차 대역을 테이퍼링하는 것이다. 이렇게 함에 있어서, 허용오차 대역은 오버레이 변화의 가능성이 가장 높은 영역에서 가장 엄격하고, 오버레이 변화의 가능성이 적은 영역에서는 보다 느슨하다. 예컨대, 내부 경계(291'i) 및 외부 경계(291'o)를 가진 PC 허용오차 대역(291)은 RX CD 제약 대역(910) 내의 엄격한 게이트 허용오차(711)와, 외부 RX-PC 오버레이 경계(920')와 RX CD 제약 대역(910)의 외부 경계(910') 사이의 RX-PC 오버레이 허용오차 영역(920)에서의 보다 느슨한 와이어 허용오차(709, 708) 사이에서 테이퍼링될 수 있다. 오버레이 허용오차 영역(920)을 가로지른 일직선의 선형 테이퍼 외에, 대안적인 테이퍼링 방법을 이용할 수 있음을 알 수 있다.
본 발명의 방법의 대안적인 실시 예들도 가능하다. 도 10에서, 도 1의 방법을 수행하기 전에 부가적인 단계들이 추가될 수 있다. 예컨대, 설계자의 의도를 달성하기 가장 쉬운 레벨에서 시작해서, 가장 어려운 레벨 쪽으로 이동하면서, 주어진 설계에 대해 MBOPC 보정을 계산하면, 보다 어려운 레벨 상에서 추가적인 허용오차를 얻을 수 있다. 이 실시 예에서, 각각의 관심 층을 인쇄할 때의 상대적인 난이도는 허용오차 대역을 생성하기 전에는 가장 쉬운 레벨로부터 가장 어려운 레벨로 순위가 매겨진다(블록 501). 예컨대, 큰 공정 윈도우를 가진 층들의 경우, 엄격한 허용오차들이 달성하기 더 쉽다. 다음에, 층들은 우선 순위의 순서로 처리되어(블록(502)), 상대적으로 쉬운 층들이 먼저 처리되도록 한다. 따라서, 일부 경우들에서는, 난해한 층들을 보다 쉬운 층들 주위에 채울 여유가 더 많아질 것이다.
본 발명의 방법의 다른 대안적인 실시 예가 도 11에 도시되어 있고, 여기서는 부가적인 단계들이 도 1의 실시 예에 추가된다. 현재 관심 층의 모의 실험된 치수 경계들이 저장되어, 다른 인접 층들의 제한 대역을 생성하는데 이용될 수 있다. 이 방식으로, 주어진 층의 기하학적 구조들이 그 층에 대한 CD 허용오차보다 나은 CD 제어를 보이면, 이 향상된 제어는, 후속 층 상에서 보다 많은 변화를 가능하게 하는 데 이용될 수 있다. 이 실시 예에서, 일단 관심 층의 허용오차 대역이 결정되면, 그 층은 모델 기반 OPC(model based OPC; MBOPC), SRAF(sub-resolution assist feature)의 배치 등과 같은, 상기 층에 대한 표준 데이터 준비(data preparation; DP)를 통해 즉시 형성된다. 모의 실험된 결과들은 모의 실험된 치수 경계들을 생성하기 위해 각종 공정 조건 하에서 분석된다(블록 601). 이들 모의 실험된 치수 경계들은 관심 층에 대한 허용오차 층 상의 형상들로 변환되어, 상기 층의 새로운 허용오차 대역을 생성하게 된다(블록 602).
본 발명의 방법은 컴퓨터 프로그램 제품에서의 명령으로서 또는 컴퓨터 시스템의 일부로서 구현될 수 있다. 본 발명의 방법을 구현하도록 구성된 컴퓨터 시스템(1200)의 일 예가 도 12에 예시되어 있으며, 컴퓨터 시스템은, 예컨대, 도 1, 도 10, 또는 도 11에 예시된 바와 같은 명령을 실행할 수 있는 중앙 처리 장치(CPU; 1201)를 포함한다. CPU(1201)는, 키보드, 마우스, 또는 판독기를 포함하나 이에 한정되지 않는 입력/출력 장치(1202), 모니터와 같은 디스플레이 장치(1206), 본 발명의 방법을 수행하기 위한 명령을 포함하는 컴퓨터 프로그램 제품을 포함하는 제거가능한 컴퓨터 판독가능 기억 매체(1205)를 포함할 수 있는 하나 이상의 기억 장치(1204, 1203)에 연결될 수 있다. 대안으로, 컴퓨터 프로그램 제품 또는 명령들 모두 또는 일부는, 원격 장치 또는 시스템(1210)으로의 통신 링크(1208)를 통해 CPU(1201) 또는 기억 장치(1204, 1203) 사이에서 정보를 송수신할 수 있는 유선 장치 또는 무선 장치를 포함하나 이에 한정되지 않는 통신 장치(1207)를 통해 명령을 수신함으로써, CPU(201)에 제공될 수 있고 및/또는 기억 장치(1203, 1204) 중 하나 이상에 저장될 수 있다. 원격 장치 또는 시스템(1210)은 예컨대, 리소그래픽 마스크를 제조하기 위한 도구일 수 있고, 또는 마스크 설계가 제조되어야 하는 마스크 하우스에 위치될 수 있으며, 본 발명의 방법에 따라 개발된 결과적인 마스크 허용오차 또는 마스크 설계는 마스크 하우스에 전송될 수 있다.
대안으로, 본 발명에 따라 개발된 허용오차 대역 및 제약 대역은, 예컨대, 마스크 설계시 사용을 위해 통신 링크(1208)를 통해 또는 제거가능 매체(1205) 상에서 컴퓨터 시스템(1200)을 사용하여, 리소그래픽 엔지니어 또는 OPC 엔지니어에게 설계 서비스로서 제공될 수 있다. 본 발명에 따라 개발된 허용오차 대역 및 제약 대역은 또한 OPC 도구, 마스크 설계 검증 도구, 타이밍 분석 도구 및/또는 전기 검증 도구를 포함하나 이에 한정되지 않는 다양한 소프트웨어 도구의 입력으로서 제공될 수 있다.
본 발명은 바람직한 실시 예들에 대해 특별히 도시 및 설명되었으나, 본 발명의 사상 및 범위로부터 이탈하지 않고 형태 및 세부 사항의 상기 변화 및 다른 변화가 행해질 수 있음을 당업자는 이해할 것이다. 그러므로, 본 발명은 설명 및 예시된 정확한 형태 및 세부 사항에 한정되지 않고 첨부된 청구의 범위 내에 속하도록 의도된 것이다.
본 발명의 구조 및 방법은 집적 회로의 제조에, 특히 집적 회로의 제조에 사용되는 리소그래픽 마스크들의 설계에 유용하다. 특히, 본 발명은 리소그래픽 마스크들을 설계할 때 이용되는 허용오차 대역들을 얻는 방법에 관한 것이다.

Claims (10)

  1. 마스크 레이아웃 설계 방법으로서,
    2차원 평면상에 배열된 특징들(features)을 포함하는 복수의 설계 층을 포함하는 회로 설계를 제공하되, 상기 설계 층들은 제3 치수를 따라 서로 정렬되는 단계;
    상기 복수의 설계 층들 중에서 기판상에 형성될 중요 특징(critical feature)을 포함하는 선택된 설계 층을 식별하는 단계;
    상기 선택된 설계 층과는 다른 상기 복수의 설계 층 중 하나의 설계 층 상의 영향 특징(influencing feature)과 연관된 제한 영역(constraining region)을 식별하되, 상기 영향 특징은 상기 중요 특징과 상호 작용하고, 상기 제한 영역은 하나 이상의 제약들과 연관된 단계; 및
    상기 중요 특징과 연관된 허용오차 대역을 결정하되, 상기 허용오차 대역은 상기 중요 특징이 상기 기판상에 형성될 때 미리 결정된 기준을 만족하는 영역을 정의하고, 상기 허용오차 대역은 상기 제한 영역과 연관된 상기 하나 이상의 제약들에 따라 제한되는 에지를 포함하는 단계를 포함하는 마스크 레이아웃 설계 방법.
  2. 제 1 항에 있어서,
    상기 제한 영역은 상기 영향 특징과 연관된 허용오차 대역을 포함하는 마스크 레이아웃 설계 방법.
  3. 제 1 항에 있어서,
    상기 제한 영역은 상기 영향 특징에 대한 공칭 공정 바이어스, CD 허용오차, 또는 전기적인 허용오차, 또는 그 조합을 포함하는 마스크 레이아웃 설계 방법.
  4. 제 1 항에 있어서,
    상기 복수의 설계 층 중의 상기 선택된 설계 층 상의 상기 중요 특징이 상기 선택된 설계 층과는 다른 설계 층 상의 특징의 영향 특징이 되면, 상기 허용오차 대역을 제한 영역으로 이용하는 단계를 더 포함하는 마스크 레이아웃 설계 방법.
  5. 제 1 항에 있어서,
    상기 제한 영역은,
    상기 선택된 설계 층과는 다른 상기 복수의 설계 층 중의 상기 설계 층 상의 상기 영향 특징에 대한 CD 허용오차; 및
    상기 복수의 설계 층들 중의 상기 선택된 설계 층 상의 상기 중요 특징에 대한 상기 영향 특징의 오버레이 허용오차를 더 포함하는 마스크 레이아웃 설계 방법.
  6. 제 1 항에 있어서,
    상기 제한 영역은,
    상기 선택된 설계 층과는 다른 상기 복수의 설계 층 중의 상기 설계 층 상의 상기 영향 특징에 대한 허용오차 대역; 및
    상기 복수의 설계 층들 중의 상기 선택된 설계 층 상의 상기 중요 특징에 대한 상기 영향 특징의 오버레이 허용오차를 더 포함하는 마스크 레이아웃 설계 방법.
  7. 제 1 항에 있어서,
    상기 복수의 설계 층의 서브세트를 사전 선택하여, 상기 서브세트의 층들의 각각이 중요 특징을 포함하도록 하는 단계;
    상기 선택된 설계 층을 식별하는 단계 전에, 상기 서브세트를 미리 결정된 기준에 따라 순위 매김하는 단계; 및
    상기 선택된 설계 층을 식별하는 단계, 제한 영역을 식별하는 단계, 상기 순위로 상기 서브세트의 각각에 대해 허용오차 대역을 결정하는 단계를 수행하는 단계를 더 포함하는 마스크 레이아웃 설계 방법.
  8. 제 1 항에 있어서,
    하나 이상의 스무스하게 된 제약을 형성하기 위해 상기 하나 이상의 제약에 대해 스무싱 오퍼레이션을 수행하는 단계를 더 포함하고,
    상기 허용오차 대역의 에지는 상기 하나 이상의 스무스하게 된 제약에 따라 제한되는 마스크 레이아웃 설계 방법.
  9. 컴퓨터 판독가능 프로그램이 내장된 컴퓨터 사용가능 매체를 포함하는 컴퓨터 프로그램 제품으로서,
    상기 컴퓨터 판독가능 프로그램은 컴퓨터상에서 실행시 상기 컴퓨터에게,
    2차원 평면상에 배열된 특징들을 포함하는 복수의 설계 층을 포함하는 회로 설계를 제공하되, 상기 설계 층들은 제3 치수를 따라 서로 정렬되는 단계;
    상기 복수의 설계 층들 중에서 기판상에 형성될 중요 특징을 포함하는 선택된 설계 층을 식별하는 단계;
    상기 선택된 설계 층과는 다른 상기 복수의 설계 층 중 하나의 설계 층 상의 영향 특징과 연관된 제한 영역을 식별하되, 상기 영향 특징은 상기 중요 특징과 상호 작용하고, 상기 제한 영역은 하나 이상의 제약들과 연관된 단계; 및
    상기 중요 특징과 연관된 허용오차 대역을 결정하되, 상기 허용오차 대역은 상기 중요 특징이 상기 기판상에 형성될 때 미리 결정된 기준을 만족하는 영역을 정의하고, 상기 허용오차 대역은 상기 제한 영역과 연관된 상기 하나 이상의 제약들에 따라 제한되는 에지를 포함하는 단계를 수행하게 하는 컴퓨터 프로그램 제품.
  10. 리소그래픽 공정에 이용되는 설계 파라미터들을 전달하는 방법으로서,
    2차원 평면상에 배열된 특징들을 포함하는 복수의 설계 층을 포함하는 회로 설계를 제공하되, 상기 설계 층들은 제3 치수를 따라 서로 정렬되는 단계;
    상기 복수의 설계 층들 중에서 기판상에 형성될 중요 특징을 포함하는 선택 된 설계 층을 식별하는 단계;
    상기 선택된 설계 층과는 다른 상기 복수의 설계 층 중 하나의 설계 층 상의 영향 특징과 연관된 제한 영역을 식별하되, 상기 영향 특징은 상기 중요 특징과 상호 작용하고, 상기 제한 영역은 하나 이상의 제약들과 연관된 단계; 및
    상기 중요 특징과 연관된 허용오차 대역을 결정하되, 상기 허용오차 대역은 상기 중요 특징이 상기 기판상에 형성될 때 미리 결정된 기준을 만족하는 영역을 정의하고, 상기 허용오차 대역은 상기 제한 영역과 연관된 상기 하나 이상의 제약들에 따라 제한되는 에지를 포함하는 단계를 포함하는 설계 파라미터 전달 방법.
KR1020087009578A 2005-10-12 2006-10-11 근접 보정 및 검사를 위한 설계자의 의도 허용오차 대역 KR101006264B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/163,264 US7266798B2 (en) 2005-10-12 2005-10-12 Designer's intent tolerance bands for proximity correction and checking
US11/163,264 2005-10-12

Publications (2)

Publication Number Publication Date
KR20080067624A true KR20080067624A (ko) 2008-07-21
KR101006264B1 KR101006264B1 (ko) 2011-01-06

Family

ID=37912233

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087009578A KR101006264B1 (ko) 2005-10-12 2006-10-11 근접 보정 및 검사를 위한 설계자의 의도 허용오차 대역

Country Status (7)

Country Link
US (2) US7266798B2 (ko)
EP (1) EP1952289A4 (ko)
JP (1) JP5243958B2 (ko)
KR (1) KR101006264B1 (ko)
CN (1) CN101288080B (ko)
TW (1) TW200725348A (ko)
WO (1) WO2007047298A1 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7448012B1 (en) 2004-04-21 2008-11-04 Qi-De Qian Methods and system for improving integrated circuit layout
US7506277B1 (en) * 2005-07-28 2009-03-17 Cadence Design Systems, Inc. Method and mechanism for implementing DFM aware cells for an electronic design
US7530037B2 (en) * 2005-10-26 2009-05-05 Freescale Semiconductor, Inc. Methods of generating planar double gate transistor shapes and data processing system readable media to perform the methods
US7491594B2 (en) * 2005-10-26 2009-02-17 Freescale Semiconductor, Inc. Methods of generating planar double gate transistor shapes
US7458060B2 (en) * 2005-12-30 2008-11-25 Lsi Logic Corporation Yield-limiting design-rules-compliant pattern library generation and layout inspection
US7503028B2 (en) * 2006-01-10 2009-03-10 International Business Machines Corporation Multilayer OPC for design aware manufacturing
US7448008B2 (en) * 2006-08-29 2008-11-04 International Business Machines Corporation Method, system, and program product for automated verification of gating logic using formal verification
US7448018B2 (en) * 2006-09-12 2008-11-04 International Business Machines Corporation System and method for employing patterning process statistics for ground rules waivers and optimization
US7765518B2 (en) * 2008-03-20 2010-07-27 International Business Machines Corporation System and method for implementing optical rule checking to identify and quantify corner rounding errors
US8136054B2 (en) * 2009-01-29 2012-03-13 Synopsys, Inc. Compact abbe's kernel generation using principal component analysis
US20110047519A1 (en) * 2009-05-11 2011-02-24 Juan Andres Torres Robles Layout Content Analysis for Source Mask Optimization Acceleration
US8281263B2 (en) * 2009-12-17 2012-10-02 International Business Machines Corporation Propagating design tolerances to shape tolerances for lithography
US8331646B2 (en) 2009-12-23 2012-12-11 International Business Machines Corporation Optical proximity correction for transistors using harmonic mean of gate length
US8631379B2 (en) * 2010-02-09 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Decomposing integrated circuit layout
US8392871B2 (en) 2010-04-30 2013-03-05 International Business Machines Corporation Decomposition with multiple exposures in a process window based OPC flow using tolerance bands
US8415077B2 (en) 2010-08-13 2013-04-09 International Business Machines Corporation Simultaneous optical proximity correction and decomposition for double exposure lithography
US8875063B2 (en) 2010-10-11 2014-10-28 International Business Machines Corporation Mask layout formation
US8381141B2 (en) * 2010-10-28 2013-02-19 International Business Machines Corporation Method and system for comparing lithographic processing conditions and or data preparation processes
US8298953B2 (en) 2010-12-20 2012-10-30 Infineon Technologies Ag Method for defining a separating structure within a semiconductor device
US8365108B2 (en) 2011-01-06 2013-01-29 International Business Machines Corporation Generating cut mask for double-patterning process
US9330223B2 (en) 2012-09-28 2016-05-03 International Business Machines Corporation Optical rule checking for detecting at risk structures for overlay issues
US9250535B2 (en) 2013-03-15 2016-02-02 International Business Machines Corporation Source, target and mask optimization by incorporating countour based assessments and integration over process variations
US9262578B2 (en) 2014-04-25 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit manufacturing
CN108009352A (zh) * 2017-11-30 2018-05-08 上海华力微电子有限公司 一种光刻版图的填充流程及光刻掩膜的设计方法
CN113050389B (zh) * 2021-03-30 2022-12-02 长鑫存储技术有限公司 光刻工艺条件添加方法及装置、设计系统、介质和设备

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0126640B1 (ko) * 1994-05-07 1998-04-02 김주용 반도체소자 및 그 제조방법
KR970003508A (ko) * 1995-06-30 1997-01-28 김주용 반도체소자의 제조방법
JP3466852B2 (ja) * 1997-02-18 2003-11-17 株式会社東芝 半導体装置の製造方法
US5958635A (en) * 1997-10-20 1999-09-28 Motorola, Inc. Lithographic proximity correction through subset feature modification
US6557162B1 (en) * 2000-09-29 2003-04-29 Numerical Technologies, Inc. Method for high yield reticle formation
US6553559B2 (en) * 2001-01-05 2003-04-22 International Business Machines Corporation Method to determine optical proximity correction and assist feature rules which account for variations in mask dimensions
US6578190B2 (en) * 2001-01-11 2003-06-10 International Business Machines Corporation Process window based optical proximity correction of lithographic images
JP2003043666A (ja) * 2001-08-03 2003-02-13 Matsushita Electric Ind Co Ltd 回路設計パターンの評価方法
JP2003142584A (ja) * 2001-11-05 2003-05-16 Matsushita Electric Ind Co Ltd 半導体集積回路装置の設計方法
JP2003322945A (ja) * 2002-05-01 2003-11-14 Mitsubishi Electric Corp レイアウトパターンデータの補正装置
US7302672B2 (en) * 2002-07-12 2007-11-27 Cadence Design Systems, Inc. Method and system for context-specific mask writing
US7171645B2 (en) * 2002-08-06 2007-01-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device, method of generating pattern for semiconductor device, method of manufacturing semiconductor device and device of generating pattern used for semiconductor device
US7313508B2 (en) * 2002-12-27 2007-12-25 Lsi Corporation Process window compliant corrections of design layout
US6928634B2 (en) * 2003-01-02 2005-08-09 Yuri Granik Matrix optical process correction
DE602004011860T2 (de) * 2003-09-05 2009-02-12 Asml Masktools B.V. Methode und Vorrichtung für modellgestützte Plazierung phasenbalancierter Hilfsstrukturen für optische Lithographie mit Auflösungsgrenzen unterhalb der Belichtungswellenlänge
JP4068541B2 (ja) * 2003-09-25 2008-03-26 株式会社東芝 集積回路パターン検証装置と検証方法
US7155689B2 (en) * 2003-10-07 2006-12-26 Magma Design Automation, Inc. Design-manufacturing interface via a unified model
US7269817B2 (en) * 2004-02-10 2007-09-11 International Business Machines Corporation Lithographic process window optimization under complex constraints on edge placement
JP2007536581A (ja) * 2004-05-07 2007-12-13 メンター・グラフィクス・コーポレーション プロセス変動バンドを用いた集積回路レイアウト設計法
US7908572B2 (en) * 2004-10-15 2011-03-15 Takumi Technology Corporation Creating and applying variable bias rules in rule-based optical proximity correction for reduced complexity
US7260814B2 (en) * 2004-12-14 2007-08-21 Lsi Corporation OPC edge correction based on a smoothed mask design
US7284231B2 (en) * 2004-12-21 2007-10-16 Freescale Semiconductor, Inc. Layout modification using multilayer-based constraints
US7914949B2 (en) * 2005-02-24 2011-03-29 International Business Machines Corporation Method for testing a photomask
JP2007102207A (ja) * 2005-09-08 2007-04-19 Takumi Technology Corp 複雑度低減のためのルールベース光学近接効果補正における可変バイアス・ルールの作成および適用

Also Published As

Publication number Publication date
EP1952289A4 (en) 2009-07-29
KR101006264B1 (ko) 2011-01-06
EP1952289A1 (en) 2008-08-06
US7607114B2 (en) 2009-10-20
US7266798B2 (en) 2007-09-04
JP5243958B2 (ja) 2013-07-24
CN101288080B (zh) 2012-05-23
WO2007047298A1 (en) 2007-04-26
CN101288080A (zh) 2008-10-15
US20070261013A1 (en) 2007-11-08
TW200725348A (en) 2007-07-01
JP2009511988A (ja) 2009-03-19
US20070083847A1 (en) 2007-04-12

Similar Documents

Publication Publication Date Title
KR101006264B1 (ko) 근접 보정 및 검사를 위한 설계자의 의도 허용오차 대역
US8095894B2 (en) Changing a design rule for forming LSI pattern based on evaluating effectiveness of optical proximity corrected patterns
JP4104574B2 (ja) エッジ・フラグメントのタグ付けを使用してエッジ配置歪みを補正するサブミクロンｉｃ設計のための改善された方法および装置
JP4866683B2 (ja) 半導体デバイスの製造方法、データ作成装置、データ作成方法、およびプログラム
US7584450B2 (en) Method and apparatus for using a database to quickly identify and correct a manufacturing problem area in a layout
US8438506B2 (en) Method and system for implementing controlled breaks between features using sub-resolution assist features
US7533359B2 (en) Method and system for chip design using physically appropriate component models and extraction
US20140337810A1 (en) Modular platform for integrated circuit design analysis and verification
US6571383B1 (en) Semiconductor device fabrication using a photomask designed using modeling and empirical testing
JP2006053248A (ja) 設計パターンデータ作成方法、マスクパターンデータ作成方法、マスク製造方法、半導体装置の方法およびプログラム
US8108803B2 (en) Geometry based electrical hotspot detection in integrated circuit layouts
CN114594655A (zh) 光学临近效应修正方法及系统和掩膜版
US20150143317A1 (en) Determination Of Electromigration Features
WO2018234747A1 (en) INTEGRATION FILLING TECHNIQUE
KR100816194B1 (ko) 오피씨 모델 형성을 위한 반도체 장치 및 포토 마스크
WO2006127438A2 (en) Method and system for chip design using physically appropriate component models and extraction
US20090113376A1 (en) Apparatus for OPC Automation and Method for Fabricating Semiconductor Device Using the Same
KR100834234B1 (ko) 반도체 장치 제조용 마스크 패턴 결정 방법
Salem Electrical Design for Manufacturability Solutions: Fast Systematic Variation Analysis and Design Enhancement Techniques
Sharma Manufacturing-aware physical design techniques

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee