TW201810668A - 一種製作半導體元件的方法 - Google Patents

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Abstract

本發明揭露一種製作半導體元件的方法。首先形成一第一鰭狀結構以及一第二鰭狀結構於一基底上，然後形成一淺溝隔離於第一鰭狀結構及第二鰭狀結構周圍，形成一圖案化硬遮罩於淺溝隔離上，去除圖案化硬遮罩兩側之部分第一鰭狀結構及部分第二鰭狀結構以形成一第一凹槽與一第二凹槽。最後再形成一介電材料於第一凹槽及第二凹槽內。

Description

一種製作半導體元件的方法
本發明是關於一種製作半導體元件的方法，尤指一種利用一圖案化硬遮罩同時截斷圖案化硬遮罩兩側之部分鰭狀結構並填入介電材料形成單擴散隔離(single diffusion break, SDB)結構的方法。
近年來，隨著場效電晶體(field effect transistors, FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor, Fin FET)元件來取代平面電晶體元件已成為目前之主流發展趨勢。由於鰭狀場效電晶體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此，可進一步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的汲極引發能帶降低(drain induced barrier lowering, DIBL)效應，並可以抑制短通道效應(short channel effect, SCE)。再者，由於鰭狀場效電晶體元件在同樣的閘極長度下會具有更寬的通道寬度，因而可獲得加倍的汲極驅動電流。甚而，電晶體元件的臨界電壓(threshold voltage)亦可藉由調整閘極的功函數而加以調控。
在現行的鰭狀場效電晶體元件製程中，鰭狀結構經由分割後通常會填入絕緣物形成淺溝隔離。然而被分隔後之鰭狀結構與鰭狀結構之間的淺溝隔離通常會因製程的因素形成擴口並影響後續閘極結構的設置。因此如何改良現有鰭狀場效電晶體製程與架構即為現今一重要課題。
本發明較佳實施例揭露一種製作半導體元件的方法。首先形成一第一鰭狀結構以及一第二鰭狀結構於一基底上，然後形成一淺溝隔離於第一鰭狀結構及第二鰭狀結構周圍，形成一圖案化硬遮罩於淺溝隔離上，去除圖案化硬遮罩兩側之部分第一鰭狀結構及部分第二鰭狀結構以形成一第一凹槽與一第二凹槽。最後再形成一介電材料於第一凹槽及第二凹槽內。
請參照第1圖至第7圖，第1圖至第7圖為本發明第一實施例製作一半導體元件之方法示意圖。如第1圖所示，首先提供一基底12，例如一矽基底或矽覆絕緣(SOI)基板。然後於基底12上定義一第一區域14與相鄰之第二區域16，並形成複數個鰭狀結構18、20於第一區域14與第二區域16的基底上。
依據本發明之較佳實施例，第一區域14中所設置的鰭狀結構數量、大小甚至位置均可與第二區域16中所設置的鰭狀結構數量相同或不同。例如本實施例中於第一區域14中形成兩根鰭狀結構18以及於第二區域16中形成兩根鰭狀結構20，但各區域中所設置的鰭狀結構數量均可依據產品需求任意調整，並不侷限於此。
依據本發明之較佳實施例，鰭狀結構18、20較佳透過側壁圖案轉移(sidewall image transfer, SIT)等技術製得，其程序大致包括：提供一佈局圖案至電腦系統，並經過適當地運算以將相對應之圖案定義於光罩中。後續可透過光微影及蝕刻製程，以形成多個等距且等寬之圖案化犧牲層於基底上，使其個別外觀呈現條狀。之後依序施行沉積及蝕刻製程，以於圖案化犧牲層之各側壁形成側壁子。繼以去除圖案化犧牲層，並在側壁子的覆蓋下施行蝕刻製程，使得側壁子所構成之圖案被轉移至基底內，再伴隨鰭狀結構切割製程(fin cut)而獲得所需的圖案化結構，例如條狀圖案化鰭狀結構。
除此之外，鰭狀結構18、20之形成方式又可包含先形成一圖案化遮罩(圖未示)於基底12上，再經過一蝕刻製程，將圖案化遮罩之圖案轉移至基底12中以形成鰭狀結構18、20。另外，鰭狀結構18、20之形成方式也可以先形成一圖案化硬遮罩層(圖未示)於基底12上，並利用磊晶製程於暴露出於圖案化硬遮罩層之基底12上成長出例如包含矽鍺的半導體層，而此半導體層即可作為相對應的鰭狀結構18、20。這些形成鰭狀結構18、20的實施例均屬本發明所涵蓋的範圍。
然後形成一淺溝隔離(shallow trench isolation, STI)22環繞鰭狀結構18、20。在本實施例中，形成淺溝隔離22的方式可先利用一可流動式化學氣相沉積(flowable chemical vapor deposition, FCVD)製程形成一氧化矽層於基底12上並完全覆蓋鰭狀結構18、20。接著利用蝕刻或化學機械研磨(chemical mechanical polishing, CMP)製程去除部分氧化矽層，使剩餘的氧化矽層切齊或略高於鰭狀結構18、20表面以形成淺溝隔離22。
接著可進行一離子佈植，將所需之N型或P型摻質植入鰭狀結構18、20中，並伴隨進行一熱處理製程，使所植入的摻質擴散以形成後續所製備半導體元件所需的井區(圖未示)。
隨後形成一圖案化硬遮罩24於該淺溝隔離22上，特別是第一區域14與第二區域16或是鰭狀結構18與鰭狀結構20之間的淺溝隔離22上。在本實施例中，形成圖案化硬遮罩的方式可先全面性覆蓋一緩衝層38以及一硬遮罩層(圖未示)於淺溝隔離22上，然後進行一圖案轉移製程，例如利用一圖案化光阻(圖未示)為遮罩去除大部分位於第一區域14與第二區域16的硬遮罩層，使剩餘的硬遮罩層位於第一區域14與第二區域16之間的淺溝隔離22上而形成圖案化硬遮罩24。其中本實施例的圖案化硬遮罩24較佳包含金屬或導電材料，例如氮化鈦，而緩衝層38則包含二氧化矽，但不侷限於此。
如第2圖所示，接著形成一遮罩層，例如依序形成一有機介電層(organic dielectric layer, ODL)26、一含矽硬遮罩與抗反射(silicon-containing hard mask bottom anti-reflective coating, SHB)層28以及一圖案化光阻30於緩衝層38上並覆蓋圖案化硬遮罩24。
然後如第3圖所示，利用圖案化光阻30為遮罩去除部分含矽硬遮罩與抗反射層28、部分有機介電層26、部分緩衝層38、圖案化硬遮罩24一側的部分鰭狀結構18與部分淺溝隔離22、以及圖案化硬遮罩24另一側的部分鰭狀結構20與部分淺溝隔離22，以於圖案化硬遮罩24一側形成一第一凹槽32以及圖案化硬遮罩24另一側形成第二凹槽34。需注意的是，本實施例雖於圖案化硬遮罩24與淺溝隔離22之間選擇性另設置一由二氧化矽所構成的緩衝層38作為雙層遮罩，但不侷限於此，又可在前述形成圖案化硬遮罩24時省略形成緩衝層38的步驟而僅於淺溝隔離22上形成圖案化硬遮罩24作為單層遮罩並使圖案化硬遮罩24底部切齊淺溝隔離22上表面，此實施例也屬本發明所涵蓋的範圍。
之後如第4圖所示，可選擇性進行一蝕刻製程，利用例如硫酸與過氧化氫混合物(sulfuric acid-hydrogen peroxide mixture, SPM)來完全去除圖案化硬遮罩24並暴露出第一區域14與第二區域16之間的緩衝層38表面。然後再形成一介電材料36於第一凹槽32與第二凹槽34內，其中介電材料36較佳填滿第一凹槽32與第二凹槽34且介電材料36上表面較佳高於緩衝層38上表面。在本實施例中，介電材料36與淺溝隔離22較佳包含不同材料，例如填入第一凹槽32與第二凹槽34的介電材料36較佳包含氮化矽而淺溝隔離22包含氧化矽，但均不侷限於此。
隨後請同時參照第5圖至第7圖，其中第6圖為接續第4圖製程之上視圖，第5圖為第6圖中沿著切線AA’之剖面示意圖，第7圖則為第6圖中沿著切線BB’之剖面示意圖。如第5圖至第7圖所示，進行一蝕刻製程去除部分介電材料36並使介電材料36上表面切齊或略低於緩衝層38上表面，其中填入第一凹槽32與第二凹槽34內的介電材料36分別成為用來隔離鰭狀結構18與鰭狀結構20的單擴散隔離(single diffusion break, SDB)結構。
此外，依據本發明一實施例，可選擇在3圖形成第一凹槽32與第二凹槽34後先不去除圖案化硬遮罩24，然後於第4圖填入介電材料36至第一凹槽32與第二凹槽34的時候將介電材料36同時覆蓋在圖案化硬遮罩24上。接著可進行一平坦化製程，例如利用CMP去除介電材料36的同時磨掉所有圖案化硬遮罩24，並使剩餘的介電材料36上表面切齊緩衝層38上表面，此實施例也屬本發明所涵蓋的範圍。
之後可依據製程需求進行後續電晶體元件的製程，例如可先去除部分淺隔離22並使其上表面略低於鰭狀結構18、20，再形成閘極結構於鰭狀結構上、形成側壁子於閘極結構側壁以及形成源極/汲極區域於側壁子兩側的鰭狀結構內等標準電晶體製程步驟，在此不另加贅述。
請參照第8圖至第12圖，第8圖至第12圖為本發明第二實施例製作一半導體元件之方法示意圖。如第8圖所示，首先提供一基底42，例如一矽基底或矽覆絕緣(SOI)基板。然後於基底42上定義一第一區域44與相鄰之第二區域46，並形成複數個鰭狀結構48、50於第一區域44與第二區域46的基底42上。
如同上述第一實施例，第一區域44中所設置的鰭狀結構數量、大小甚至位置均可與第二區域46中所設置的鰭狀結構數量相同或不同。例如本實施例中於第一區域44中形成兩根鰭狀結構48以及於第二區域46中形成兩根鰭狀結構50，但各區域中所設置的鰭狀結構數量均可依據產品需求任意調整，並不侷限於此。
然後形成一淺溝隔離(shallow trench isolation, STI)52環繞鰭狀結構48、50。在本實施例中，形成淺溝隔離的方式可先利用一可流動式化學氣相沉積(FCVD)製程形成一氧化矽層於基底42上並完全覆蓋鰭狀結構48、50。接著利用蝕刻或化學機械研磨(chemical mechanical polishing, CMP)製程去除部分氧化矽層，使剩餘的氧化矽層切齊或略高於鰭狀結構48、50表面以形成淺溝隔離52。
接著可進行一離子佈植，將所需之N型或P型摻質植入鰭狀結構48、50中，並伴隨進行一熱處理製程，使所植入的摻質擴散以形成後續所製備半導體元件所需的井區(圖未示)。
隨後形成一緩衝層60以及一圖案化硬遮罩54於淺溝隔離52上，特別是第一區域44與第二區域46或是鰭狀結構48與鰭狀結構50之間的淺溝隔離52上。在本實施例中，圖案化硬遮罩54較佳包含介電材料，例如可選自由氮化矽以及氧化矽所構成的群組。更具體而言，本實施例的圖案化硬遮罩54較佳包含雙層介電層，例如可細部包含一圖案化之氮化矽層56與圖案化之氧化矽層58。需注意的是，本實施例的圖案化硬遮罩54雖以雙層介電層為例，但介電層的數量與堆疊方式均不侷限於此，例如可僅形成單層介電層做為圖案化硬遮罩54或是兩層以上的介電層作為圖案化硬遮罩54，其中堆疊的介電層材料可任意組合，且可選自由氮化矽、氧化矽、氮氧化矽以及氮碳化矽所構成的群組，這些均屬本發明所涵蓋的範圍。
然後如第9圖所示，形成一遮罩層，例如依序形成一有機介電層(organic dielectric layer, ODL)62、一含矽硬遮罩與抗反射(silicon-containing hard mask bottom anti-reflective coating, SHB)層64以及一圖案化光阻66於緩衝層60上並覆蓋圖案化硬遮罩54。
接著如第10圖所示，利用圖案化光阻66為遮罩去除部分含矽硬遮罩與抗反射層64、部分有機介電層62、部分緩衝層60、圖案化硬遮罩54一側的部分鰭狀結構48與部分淺溝隔離52以及圖案化硬遮罩54另一側的部分鰭狀結構50與部分淺溝隔離52，以於圖案化硬遮罩54一側形成一第一凹槽68以及圖案化硬遮罩54另一側形成第二凹槽70。需注意的是，圖案化硬遮罩54中的氧化矽層58可能在形成第一凹槽68與第二凹槽70的過程中被一同去除，因此形成第一凹槽68與第二凹槽70後第一區域44與第二區域46之間的圖案化硬遮罩54較佳僅剩下氮化矽層56。
之後如第11圖所示，可選擇性進行一蝕刻製程，利用例如磷酸(H3 PO4 )來完全去除圖案化硬遮罩54或氮化矽層56並暴露出第一區域44與第二區域46之間的緩衝層60表面。然後再形成一介電材料72於第一凹槽68與第二凹槽70內，其中介電材料72較佳填滿第一凹槽68與第二凹槽70且介電材料72上表面較佳高於淺溝隔離52上表面。在本實施例中，介電材料72與淺溝隔離52較佳包含不同材料，例如填入第一凹槽68與第二凹槽70的介電材料72較佳包含氮化矽而淺溝隔離52包含氧化矽，但均不侷限於此。
接著如第12圖所示，可比照第5圖至第7圖的實施例進行一蝕刻製程去除部分介電材料72並使介電材料72上表面切齊或略低於緩衝層60上表面，其中填入第一凹槽68與第二凹槽70內的介電材料72分別成為用來隔離鰭狀結構48與鰭狀結構50的單擴散隔離(single diffusion break, SDB)結構。
此外，依據本發明一實施例，可選擇在10圖形成第一凹槽68與第二凹槽70後先不去除圖案化硬遮罩54，然後於第11圖填入介電材料72於第一凹槽68與第二凹槽70的時候將介電材料72同時覆蓋在圖案化硬遮罩54上。接著可進行一平坦化製程，例如利用CMP去除介電材料72的同時磨掉所有圖案化硬遮罩54，並使剩餘的介電材料72上表面切齊緩衝層60上表面，此實施例也屬本發明所涵蓋的範圍。
之後可比照前述實施例先去除部分淺溝隔離52並使其上表面略低於鰭狀結構48、50，再依據製程需求進行後續電晶體元件的製程，例如可形成閘極結構於鰭狀結構上、形成側壁子於閘極結構側壁以及形成源極/汲極區域於側壁子兩側的鰭狀結構內等標準電晶體製程步驟，在此不另加贅述。
綜上所述，本發明較佳揭露一種改良型的單擴散隔離(single diffusion break, SDB)製程，其主要先於淺溝隔離上形成一由導電材料或介電材料所構成的圖案化硬遮罩，然後利用圖案化硬遮罩同時去除圖案化硬遮罩兩側的部分鰭狀結構與部分淺溝隔離而形成兩個凹槽。最後再填入介電材料形成單擴散隔離(single diffusion break, SDB)結構。依據本發明之較佳實施例，利用此改良式的SDB製程除了可提供更佳的曝光寬裕度避免相鄰單擴散隔離結構合併，又可更精準控制鰭狀結構間的臨界尺寸。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12‧‧‧基底
14‧‧‧第一區域
16‧‧‧第二區域
18‧‧‧鰭狀結構
20‧‧‧鰭狀結構
22‧‧‧淺溝隔離
24‧‧‧圖案化硬遮罩
26‧‧‧有機介電層
28‧‧‧含矽硬遮罩與抗反射層
30‧‧‧圖案化光阻
32‧‧‧第一凹槽
34‧‧‧第二凹槽
36‧‧‧介電材料
38‧‧‧緩衝層
42‧‧‧基底
44‧‧‧第一區域
46‧‧‧第二區域
48‧‧‧鰭狀結構
50‧‧‧鰭狀結構
52‧‧‧淺溝隔離
54‧‧‧圖案化硬遮罩
56‧‧‧氮化矽層
58‧‧‧氧化矽層
60‧‧‧緩衝層
62‧‧‧有機介電層
64‧‧‧含矽硬遮罩與抗反射層
66‧‧‧圖案化光阻
68‧‧‧第一凹槽
70‧‧‧第二凹槽
72‧‧‧介電材料
第1圖至第7圖為本發明第一實施例製作一半導體元件之方法示意圖。 第8圖至第12圖為本發明第二實施例製作一半導體元件之方法示意圖。

Claims (10)

  1. 一種製作半導體元件的方法，包含： 形成一第一鰭狀結構以及一第二鰭狀結構於一基底上； 形成一淺溝隔離於該第一鰭狀結構及該第二鰭狀結構周圍； 形成一圖案化硬遮罩於該淺溝隔離上； 去除該圖案化硬遮罩兩側之部分該第一鰭狀結構及部分該第二鰭狀結構以形成一第一凹槽與一第二凹槽；以及 形成一介電材料於該第一凹槽及該第二凹槽內。
  2. 如申請專利範圍第1項所述之方法，包含： 形成該圖案化硬遮罩於該第一鰭狀結構及該第二鰭狀結構之間之該淺溝隔離；以及 去除該圖案化硬遮罩一側之部分該第一鰭狀結構與部分該淺溝隔離以形成該第一凹槽以及去除該圖案化硬遮罩另一側之部分該第二鰭狀結構與部分該淺溝隔離以形成該第二凹槽。
  3. 如申請專利範圍第1項所述之方法，另包含： 於形成該第一凹槽及該第二凹槽後去除該圖案化硬遮罩； 形成該介電材料於該第一凹槽及該第二凹槽內； 進行一蝕刻製程去除部分該介電材料並使該介電材料上表面切齊該淺溝隔離上表面。
  4. 如申請專利範圍第1項所述之方法，另包含： 進行一平坦化製程去除該圖案化硬遮罩以及部分該介電材料並使該介電材料上表面切齊該淺溝隔離上表面。
  5. 如申請專利範圍第1項所述之方法，另包含： 形成一遮罩層於該淺溝隔離及該圖案化硬遮罩上； 形成一圖案化光阻於該遮罩層上；以及 利用該圖案化光阻去除部分該遮罩層、部分該淺溝隔離以及該圖案化硬遮罩兩側之部分該第一鰭狀結構以及部分該第二鰭狀結構。
  6. 如申請專利範圍第1項所述之方法，其中該圖案化硬遮罩包含金屬。
  7. 如申請專利範圍第6項所述之方法，其中該圖案化硬遮罩包含氮化鈦。
  8. 如申請專利範圍第1項所述之方法，其中該圖案化硬遮罩係選自由氮化矽以及氧化矽所構成的群組。
  9. 如申請專利範圍第1項所述之方法，其中該介電材料以及該淺溝隔離包含不同材料。
  10. 如申請專利範圍第1項所述之方法，其中該介電材料包含氮化矽。
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