KR102638419B1 - 입력/출력 디바이스 - Google Patents

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KR102638419B1
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숭-신 양
중-치 젱
루-샹 시아오
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스 및 방법이 제공된다. 본 개시에 따른 반도체 디바이스는 제1 영역의 제1 트랜지스터 및 제2 영역의 제2 트랜지스터를 포함한다. 제1 트랜지스터는 제1 방향을 따라 길이 방향으로 연장되는 제1 게이트 구조체, 및 제1 게이트 구조체의 측벽 위의 제1 게이트 스페이서, 제2 게이트 스페이서 및 제3 게이트 스페이서를 포함한다. 제2 트랜지스터는 제1 방향을 따라 길이 방향으로 연장되는 제2 게이트 구조체, 및 제2 게이트 구조체의 측벽 위의 제1 게이트 스페이서 및 제3 게이트 스페이서를 포함한다. 제1 게이트 스페이서, 제2 게이트 스페이서 및 제3 게이트 스페이서는 상이한 조성을 가지며, 제3 게이트 스페이서는 제2 영역에서 제1 게이트 스페이서 바로 위에 있다.

Description

입력/출력 디바이스{INPUT/OUTPUT DEVICES}
우선권 데이터
본 출원은 2020년 4월 27일자로 출원된 발명의 명칭이 "INPUT/OUTPUT DEVICES"인 미국 특허 가출원 제63/015,842호(대리인 사건 번호 2020-0679/24061.4193PV01)에 대한 우선권을 주장하는데, 상기 가출원의 전체 개시는 이로써 참조에 의해 본원에 통합된다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하 급수적 성장을 경험하여 왔다. IC 진화의 과정 중에, 기하학적 형상 사이즈(geometry size)(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 배선))가 감소하였지만, 기능적 밀도(즉, 칩 면적당 인터커넥트된 디바이스(interconnected device)의 수)는 일반적으로 증가하였다. 이러한 축소 프로세스는, 일반적으로, 생산 효율성을 증가시키는 것 및 관련 비용을 더 낮추는 것에 의해 이점을 제공한다. 그러나, 그러한 축소는 또한, 이들 IC를 통합하는 디바이스의 설계 및 제조의 증가된 복잡성을 수반하였으며, 이들 발전이 실현되기 위해서는, 디바이스 제조에서 유사한 발전이 필요로 된다.
반도체 디바이스의 축소는 또한 게이트 유전체 층의 두께를 감소시키는데, 이것은 디바이스 고장을 방지하기 위해 감소된 게이트 전압을 요구한다. 그러나, 외부 회로부의 공급 전압은 반도체 디바이스의 축소의 페이스(pace)를 따라 가지 못하였다. 게이트 유전체 층의 두께가 여러 배로 감소되었지만, 공급 전압은 약 5 볼트에서부터 약 2.5 내지 3.3 볼트로 감소되었다. 이 고르지 않은 스케일링 경향은 드레인 근처의 게이트 유전체 층에서 계속 증가하는 전기장으로 나타났다. 증가된 전기장은, 결국에는, 핫 캐리어 주입(hot carrier injection)(HCI, 또는 핫 캐리어 효과(hot carrier effect; HCE))으로 이어지는데, 이것은 높은 전기장의 존재에 기인하여 전하 캐리어(전자 또는 정공)가 높은 운동 에너지를 획득하는 현상을 설명한다. HCI는, 디바이스 성능을 저하시키고 누출을 초래하기 때문에, 바람직하지 않다. HCI는, 공급 전압에서 동작하는 외부 회로부와 인터페이싱하기 때문에, 입력/출력(I/O) 디바이스와 특히 관련이 있다. HCI 문제는 핀 타입 전계 효과 트랜지스터(fin-type field effect transistor; FinFET)와 같은 다중 게이트 디바이스가 I/O 디바이스로서 사용되는 것을 방지할 수도 있다.
본 개시는 첨부하는 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않으며 예시적 목적만을 위해 사용된다는 것이 강조된다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은, 본 개시의 다양한 양태에 따른, 반도체 디바이스를 제조하는 방법의 플로우차트이다.
도 2 내지 도 11은, 본 개시의 다양한 양태에 따른, 도 1의 방법의 다양한 동작을 겪은 워크피스의 단편적인 단면도이다.
도 12는, 본 개시의 다양한 양태에 따른, 반도체 디바이스를 제조하는 다른 방법의 플로우차트이다.
도 13 내지 도 22는, 본 개시의 다양한 양태에 따른, 도 12의 방법의 다양한 동작을 겪은 워크피스의 단편적인 단면도이다.
도 23은, 본 개시의 다양한 양태에 따른, 반도체 디바이스를 제조하는 대안적인 방법의 플로우차트이다.
도 24 내지 도 33은, 본 개시의 다양한 양태에 따른, 도 23의 방법의 다양한 동작을 겪은 워크피스의 단편적인 단면도이다.
하기의 개시는, 다양한 실시형태의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다는 것이 이해되어야 한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 끼이는 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 후속하는 본 개시의 다른 피쳐 상의, 다른 피쳐에 연결되는, 및/또는 다른 피쳐에 커플링되는 피쳐의 형성은, 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 피쳐가 직접 접촉하지 않을 수도 있도록, 추가적인 피쳐가 피쳐 사이에 끼여 형성될 수도 있는 실시형태를 또한 포함할 수도 있다. 또한, 공간적으로 상대적인 용어, 예를 들면, "하부(lower)", "상부(upper)", "수평(horizontal)", "수직(vertical)", "위(above)", "위쪽(over)", "아래(below)", "아래(beneath)", "상(up)", "하(down)", "상부(top)", "저부(bottom)", 등등뿐만 아니라, 그 파생어(예를 들면, "수평으로(horizontally)", "하방으로(downwardly)", "상방으로(upwardly)" , 등등)는 다른 피쳐에 대한 하나의 피쳐의 관계의 본 개시의 용이성을 위해 사용된다. 공간적으로 관련되는 용어는, 피쳐를 포함하는 디바이스의 상이한 방위를 포괄하도록 의도된다.
여전히 또한, 수 또는 수의 범위가 "약", "대략" , 및 등등과 함께 설명되는 경우, 그 용어는, 설명되는 수의 +/- 10 % 이내 또는 기술 분야의 숙련된 자에 의해 이해되는 바와 같은 다른 값과 같은, 설명되는 수를 포함하는 합리적인 범위 내에 있는 수를 포괄하도록 의도된다. 예를 들면, 용어 "약 5 nm"는 4.5 nm에서부터 5.5 nm까지의 치수 범위를 포괄한다.
반도체 디바이스의 축소는 게이트 유전체 층의 두께를 감소시키고 드레인 근처의 게이트 유전체 층에서 전기장을 증가시킨다. 증가된 전기장은 핫 캐리어 주입(HCI, 또는 핫 캐리어 효과(HCE))으로 이어질 수도 있는데, 이것은 높은 전기장의 존재 및 게이트 유전체 층으로의 주입에 기인하여 전하 캐리어(전자 또는 정공)가 높은 운동 에너지를 획득하는 현상을 설명한다. HCI는, 임계 전압을 시프트시킬 수 있고, 디바이스 성능을 저하시킬 수 있으며, 누출을 초래할 수 있기 때문에, 바람직하지 않다. 입력/출력(I/O) 디바이스는 코어 디바이스의 동작 전압보다 더 높은 전압(예를 들면, 약 2.5 V와 약 5.0 V 사이)에서 동작하기 때문에, I/O 디바이스는 HCI 관련 고장 및 성능 이슈를 더욱 경험하기 쉽다. I/O FinFET를 형성할 때, 소스/드레인 트렌치 또는 결과적으로 나타나는 소스/드레인 피쳐가 게이트 스페이서를 언더컷할 수도 있고, 그에 의해, 채널 길이 및 채널과 드레인 사이의 거리를 감소시킬 수도 있다. 채널과 드레인 사이의 거리의 감소는 HCI를 악화시킬 수도 있다.
본 개시는, 코어 디바이스에 대한 스위칭 속도 요건뿐만 아니라 I/O 디바이스에 대한 HCI의 감소를 충족하기 위해 동일한 기판 상에 제조되는 I/O 디바이스 및 코어 디바이스가 상이한 게이트 스페이서 배열을 갖는 실시형태를 제공한다. 이들 실시형태에서, I/O 디바이스는 추가적인 부스터 스페이서(additional booster spacer)를 포함하고, 한편, 코어 디바이스는 그러한 추가적인 부스터 스페이서가 없다. 추가적인 부스터 스페이서는 I/O 디바이스의 드레인과 채널 사이의 거리를 증가시키고 HCI의 발생을 감소시킨다. 부스터 스페이서는 실리콘 산화물로 형성될 수도 있고 더 많은 에칭 저항성이 있는 게이트 스페이서에 의해 보호될 수도 있다.
이제, 본 개시의 다양한 양태가 도면을 참조하여 더 상세하게 설명될 것이다. 도 1, 도 12, 및 도 23은 워크피스(200)(도 1, 도 12, 및 도 23에서는 도시되지 않지만, 도 2 내지 도 11, 도 13 내지 도 22 및 도 24 내지 도 33에서는 도시됨) 상에서 반도체 디바이스를 형성하는 방법(100), 방법(400), 및 방법(500)의 플로우차트를 예시한다. 방법(100, 400, 및 500)은 예에 불과하며, 청구범위에서 명시적으로 언급되는 것 이상으로 본 개시를 제한하도록 의도되지는 않는다. 방법(100, 400, 및 500) 이전에, 동안, 그리고 이후에, 추가적인 동작이 제공될 수 있고, 설명되는 몇몇 동작은 이들 방법의 추가적인 실시형태를 위해, 교체, 제거, 또는 이동될 수 있다. 방법(100)은 도 2 내지 도 11과 연계하여 하기에서 설명되고, 방법(400)은 도 13 내지 도 22와 연계하여 하기에서 설명되며, 방법(500)은 도 24 내지 도 33과 연계하여 하기에서 설명된다. 도 2 내지 도 11, 도 13 내지 도 22, 및 도 24 내지 도 33의 각각은 방법(100), 방법(400) 또는 방법(500)의 다양한 동작 동안 워크피스(200)의 단편적인 단면도를 예시한다. 본 개시는 임의의 특정한 수의 디바이스 또는 디바이스 영역, 또는 임의의 특정한 디바이스 구성으로 제한되지는 않는다. 워크피스(200) 상에 제조되는 반도체 디바이스 상에 추가적인 피쳐가 추가될 수 있고, 하기에서 설명되는 피쳐 중 일부는 워크피스(200) 상에 제조될 반도체 디바이스의 다른 실시형태에서 교체, 수정, 또는 제거될 수 있다. 반도체 디바이스가 본 개시에서 설명되는 프로세스의 결론에서 워크피스(200)로부터 형성될 것이기 때문에, 워크피스(200)는, 컨텍스트가 필요로 할 때 반도체 디바이스(200)로 지칭될 수도 있다. 방법(100)의 동작이 하기에서 설명되고, 방법(400) 및 방법(500)의 설명이 후속된다. 방법(400 및 500)은 방법(100)과 유사한 동작을 공유하고, 방법(400 및 500)에서의 그러한 유사한 동작은 간략화를 위해 단순화되거나 또는 생략될 수도 있다.
도 1 및 도 2를 참조하면, 방법(100)은 워크피스(200)가 수용되는 블록(102)을 포함한다. 도 2에서 도시되는 바와 같이, 워크피스(200)는 기판(202), 기판(202)의 제1 영역(1000) 위의 제1 핀 구조체(204-1), 기판(202)의 제2 영역(2000) 위의 제2 핀 구조체(204-2), 제1 핀 구조체(204-1) 위의 제1 더미 게이트 스택(206-1), 및 제2 핀 구조체(204-2) 위의 제2 더미 게이트 스택(206-2)을 포함한다. 몇몇 실시형태에서, 제1 영역(1000)은 고전압 디바이스 영역 또는 I/O 디바이스 영역일 수도 있고, 제2 영역(2000)은 로직 디바이스, 메모리 디바이스, 또는 디지털 신호 프로세싱 디바이스를 포함하는 로직 디바이스 영역일 수도 있다. 몇몇 구현예에서, 제1 영역(1000)의 디바이스는 동작하여 약 2.5 V와 5 V 사이의 동작 전압에서 동작하도록 구성되고, 제2 영역(2000)의 디바이스는 동작하여 약 0.5 V와 약 1 V 사이의 동작 전압에서 동작하도록 구성된다. 도 2에서 도시되는 바와 같이, 제1 핀 구조체(204-1) 및 제2 핀 구조체(204-2)는 서로 평행할 수도 있다. 제1 핀 구조체(204-1) 및 제2 핀 구조체(204-2)의 각각은 기판(202)에 연결되고 그로부터 발생한다. 추가적으로, 제1 핀 구조체(204-1) 및 제2 핀 구조체(204-2)의 각각은 활성 영역 또는 핀 형상의 활성 영역으로 지칭될 수도 있다.
기판(202)은, 실리콘, 게르마늄, 및/또는 다른 적절한 재료와 같은 기본(단일의 원소) 반도체; 실리콘 탄화물(silicon carbide), 갈륨 비소(gallium arsenic), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 인듐 안티몬화물(indium antimonide), 및/또는 다른 적절한 재료와 같은 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 및/또는 다른 적절한 재료와 같은 합금 반도체를 포함할 수도 있다. 기판(202)은 균일한 조성을 갖는 단일의 층 재료일 수도 있다. 대안적으로, 기판(202)은 IC 디바이스 제조에 적절한 유사한 또는 상이한 조성을 갖는 다수의 재료 층을 포함할 수도 있다. 하나의 예에서, 기판(202)은 실리콘 산화물 층 상에서 형성되는 실리콘 층을 갖는 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판일 수도 있다. 다른 예에서, 기판(202)은 전도성 층, 반도체 층, 유전체 층, 다른 층, 또는 이들의 조합을 포함할 수도 있다. 기판(202)이 상이한 타입의 트랜지스터를 포함하는 몇몇 실시형태에서, 소스/드레인 영역과 같은 다양한 도핑된 영역이 기판(202) 내에 또는 상에 배치된다. 도핑된 영역은, 설계 요건에 따라, 인 또는 비소와 같은 p 타입 도펀트, 및/또는 붕소 또는 BF2와 같은 n 타입 도펀트로 도핑될 수도 있다. 도핑된 영역은 기판(202) 상에 직접적으로, p 웰 구조체 내에, n 웰 구조체 내에, 이중 웰 구조체 내에, 또는 융기된(raised) 구조체를 사용하여 형성될 수도 있다. 도핑된 영역은, 도펀트 원자의 주입, 인시튜 도핑된 에피택셜 성장(in-situ doped epitaxial growth), 및/또는 다른 적절한 기술에 의해 형성될 수도 있다. 간략화를 위해, 기판(202)은 도 2에서만 개략적으로 도시되고, 간략화를 위해 도 3 내지 도 9로부터는 생략된다.
제1 핀 구조체(204-1) 및 제2 핀 구조체(204-2)는 포토리소그래피 및 에칭 프로세스를 포함하는 적절한 프로세스를 사용하여 제조될 수도 있다. 포토리소그래피 프로세스는 기판(202) 위에 놓이는 포토레지스트 층(레지스트)을 형성하는 것, 레지스트를 패턴에 노출시키는 것, 노광 이후 베이킹 프로세스를 수행하는 것, 및 레지스트를 현상하여 레지스트를 포함하는 마스킹 엘리먼트(도시되지 않음)를 형성하는 것을 포함할 수도 있다. 그 다음, 마스킹 엘리먼트는, 기판(202) 상에 제1 핀 구조체(204-1) 및 제2 핀 구조체(204-2)를 남기면서, 기판(202)에 리세스를 에칭하기 위해 사용된다. 에칭 프로세스는 건식 에칭(dry etching), 습식 에칭(wet etching), 반응성 이온 에칭(reactive ion etching; RIE), 및/또는 다른 적절한 프로세스를 포함할 수도 있다. 제1 핀 구조체(204-1) 및 제2 핀 구조체(204-2)를 형성하기 위한 방법의 수많은 다른 실시형태가 적절할 수도 있다. 예를 들면, 제1 핀 구조체(204-1) 및 제2 핀 구조체(204-2)는 이중 패턴화 또는 다중 패턴화 프로세스를 사용하여 패턴화될 수도 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 프로세스는 포토리소그래피 및 자기 정렬 프로세스(self-aligned process)를 결합하여, 예를 들면, 다르게는, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들면, 하나의 실시형태에서, 재료 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서는 자기 정렬식 프로세스를 사용하여 패턴화된 재료 층과 나란히 형성된다. 그 다음, 재료 층은 제거되고, 그 다음, 나머지 스페이서, 또는 맨드릴이 복수의 핀 구조체(204)를 패턴화하기 위해 사용될 수도 있다. 제1 핀 구조체(204-1) 및 제2 핀 구조체(204-2)는 X 방향을 따라 길이 방향으로 연장된다.
도 2에서 명시적으로 도시되지는 않지만, 제1 핀 구조체(204-1) 및 제2 핀 구조체(204-2)는, 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 플루오르화물 도핑 실리케이트 유리(fluoride-doped silicate glass; FSG), 저유전율(low-k) 유전체 재료, 및/또는 다른 적절한 재료를 포함할 수도 있는 분리 피쳐에 의해 이웃하는 핀 구조체로부터 분리될 수도 있다. 분리 피쳐는 얕은 트렌치 분리(shallow trench isolation; STI) 피쳐를 포함할 수도 있다. 하나의 실시형태에서, 분리 피쳐는, 제1 핀 구조체(204-1) 및 제2 핀 구조체(204-2)의 형성 동안 기판(202)에서 트렌치를 에칭하는 것에 의해 형성될 수도 있다. 그 다음, 트렌치는 성막 프로세스 및 후속되는 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스에 의해, 상기에서 설명되는 절연성 재료로 충전될 수도 있다. 필드 산화물, 실리콘의 국소적 산화(local oxidation of silicon; LOCOS), 및/또는 다른 적절한 구조체와 같은 다른 분리 구조체도 분리 피쳐로서 또한 구현될 수도 있다. 분리 피쳐는 화학적 기상 증착(chemical vapor deposition; CVD), 유동 가능 CVD(flowable CVD; FCVD), 스핀 온 글라스(spin-on-glass; SOG), 다른 적절한 방법, 또는 이들의 조합과 같은 임의의 적절한 방법에 의해 성막될 수도 있다.
도 2에서 도시되는 바와 같이, 제1 더미 게이트 스택(206-1)은 제1 영역(1000)에서 제1 핀 구조체(204-1)의 제1 채널 영역(C1) 위에 배치된다. 제1 채널 영역(C1)은 제1 핀 구조체(204-1)의 두 개의 제1 소스/드레인 영역(SD1) 사이에 끼워진다. 유사하게, 제2 더미 게이트 스택(206-2)은 제2 영역(2000)에서 제2 핀 구조체(204-2)의 제2 채널 영역(C2) 위에 배치된다. 제2 채널 영역(C2)은 제2 핀 구조체(204-2)의 두 개의 제2 소스/드레인 영역(SD2) 사이에 끼워진다. 몇몇 실시형태에서, 제1 더미 게이트 스택(206-1) 및 제2 더미 게이트 스택(206-2)은 폴리실리콘을 포함할 수도 있다. 패턴화의 목적을 위해, 워크피스(200)는 제1 더미 게이트 스택(206-1) 및 제2 더미 게이트 스택(206-2) 위에 게이트 탑 하드 마스크(gate-top hard mask)(208)를 더 포함할 수도 있다. 게이트 탑 하드 마스크(208)는 단일의 층 또는 다층일 수도 있다. 게이트 탑 하드 마스크(208)가 다층인 몇몇 예에서, 게이트 탑 하드 마스크(208)는 패드 산화물 층 및 패드 산화물 층 위의 패드 질화물 층을 포함한다. 제1 더미 게이트 스택(206-1) 및 제2 더미 게이트 스택(206-2)은, X 방향에 수직인 Y 방향을 따라 길이 방향으로 연장된다. 명시적으로 도시되지는 않지만, 제1 더미 게이트 스택(206-1) 및 제2 더미 게이트 스택(206-2)의 형성 이전에 제1 핀 구조체(204-1) 및 제2 핀 구조체(204-2) 위에 더미 게이트 유전체 층이 성막될 수도 있다. 더미 게이트 유전체 층은 실리콘 산화물로 형성될 수도 있다. 도 2에서 예시되는 바와 같이, 제1 영역(1000)에서 더 긴 채널 길이를 제공하기 위해, 제1 더미 게이트 스택(206-1)의 제1 폭(W1)이 제2 더미 게이트 스택(206-2)의 제2 폭(W2)보다 더 크다.
도 1 및 도 2를 참조하면, 방법(100)은 제1 스페이서 재료 층(210)이 워크피스(200) 위에 성막되는 블록(104)을 포함한다. 몇몇 실시형태에서, 제1 스페이서 재료 층(210)은 실리콘, 산소, 탄소 및 질소를 포함할 수도 있다. 하나의 실시형태에서, 제1 스페이서 재료 층(210)은 실리콘 산탄질화물(silicon oxycarbonitride)(SiOCN)을 포함할 수도 있다. 제1 스페이서 재료 층(210)은 실리콘 산화물 층의 것과 유사한 유전 상수(dielectric constant)를 가질 수도 있다. 몇몇 구현예에서, 제1 스페이서 재료 층(210)은 CVD 프로세스, 대기압 미만 CVD(subatmospheric CVD; SACVD) 프로세스, ALD 프로세스, PVD 프로세스, 또는 다른 적절한 프로세스를 사용하여 제1 더미 게이트 스택(206-1) 및 제2 더미 게이트 스택(206-2) 위에 성막될 수도 있다. 몇몇 구현예에서, 제1 스페이서 재료 층(210)은 약 2.5 nm와 약 3.0 nm 사이의 두께를 가질 수도 있다.
도 1 및 도 3을 참조하면, 방법(100)은 주입 프로세스(300)가 수행되는 블록(106)을 포함한다. 몇몇 실시형태에서, 주입 프로세스(300)는 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2) 위에 약하게 도핑된 소스/드레인(LDD) 구역(zone)(도시되지 않음)을 형성하기 위해 수행된다. 주입 프로세스(300)는 n 타입 전계 효과 트랜지스터(n-type field effect transistor; NFET)의 경우 인(P) 또는 비소(As)와 같은 n 타입 도펀트를, 또는 p 타입 전계 효과 트랜지스터(p-type field effect transistor; PFET)의 경우, 붕소(B) 또는 인듐(In)과 같은 p 타입 도펀트를 활용할 수도 있다. 예를 들면, 블록(106)에서의 동작은 n 타입 도펀트(들)를 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)에 주입할 수도 있다. LDD 영역은 제1 더미 게이트 스택(206-1) 및 제2 더미 게이트 스택(206-2)과 자체 정렬된다. 몇몇 구현예에서, 제1 스페이서 재료 층(210)은 LDD 구역의 두께를 제어하기 위한 그리고 표면 손상을 감소시키기 위한 스크린 층 또는 보호 층으로서 기능한다. 비록 도면에서 명시적으로 도시되어 있지는 않지만, 주입 프로세스(300) 이후, 워크피스(200)는 LDD 구역의 주입된 이온을 활성화하기 위해 어닐링된다.
도 1 및 도 4를 참조하면, 방법(100)은 제2 스페이서 재료 층(211)이 제1 스페이서 재료 층(210) 위에 성막되는 블록(108)을 포함한다. 몇몇 실시형태에서, 제2 스페이서 재료 층(211) 및 제1 스페이서 재료 층(210)은 동일한 조성을 가질 수도 있다. 이들 실시형태에서, 제2 스페이서 재료 층(211)은 실리콘, 산소, 탄소 및 질소를 포함할 수도 있다. 하나의 실시형태에서, 제2 스페이서 재료 층(211)은 실리콘 산탄질화물(SiOCN)을 포함할 수도 있다. 제2 스페이서 재료 층(211)은 실리콘 산화물 층의 것과 유사한 유전 상수를 가질 수도 있다. 몇몇 구현예에서, 제2 스페이서 재료 층(211)은, CVD 프로세스, SACVD 프로세스, ALD 프로세스, PVD 프로세스, 또는 다른 적절한 프로세스를 사용하여 제1 스페이서 재료 층(210) 위에 성막될 수도 있다. 몇몇 구현예에서, 제2 스페이서 재료 층(211)은 제1 스페이서 재료 층(210)의 것과 유사한 두께를 가질 수도 있다. 몇몇 경우에, 제2 스페이서 재료 층(211)의 두께는 약 2.5 nm 내지 약 3.0 nm 사이에 있을 수도 있다.
도 1 및 도 5를 참조하면, 방법(100)은 제3 스페이서 재료 층(212)이 제2 스페이서 재료 층(211) 위에 성막되는 블록(110)을 포함한다. 제3 스페이서 재료 층(212)은 핀 구조체, 제1 스페이서 재료 층(210), 제2 스페이서 재료 층(211), 및 (하기에서 설명될) 제4 스페이서 재료 층(214)과는 상이한 유전체 재료로 형성된다. 그러한 만큼, 그것의 상이한 조성은 인접한 구조체를 손상시키지 않으면서 제3 스페이서 재료 층(212)의 선택적인 제거를 허용한다. 몇몇 실시형태에서, 제3 스페이서 재료 층(212)은 실리콘, 탄소, 또는 산소를 포함할 수도 있다. 하나의 실시형태에서, 제3 스페이서 재료 층(212)은 실리콘 산화물을 포함할 수도 있다. 몇몇 구현예에서, 제3 스페이서 재료 층(212)은 다공성일 수도 있고 실리콘 산화물의 것보다 더 작은 유전 상수를 갖는다. 몇몇 구현예에서, 제3 스페이서 재료 층(212)은, CVD 프로세스, SACVD 프로세스, ALD 프로세스, PVD 프로세스, 또는 다른 적절한 프로세스를 사용하여 제2 스페이서 재료 층(211) 위에 성막될 수도 있다. 본 개시에 따르면, 제3 스페이서 재료 층(212)의 두께는, 제3 스페이서 재료 층(212)이 두께 부스터로서 기능할 수도 있도록, 제2 스페이서 재료 층(211)의 두께보다 더 크다. 이와 관련하여, 제3 스페이서 재료 층(212)은 두께 부스터 층(thickness booster layer)으로 또한 지칭될 수도 있다. 몇몇 예에서, 제3 스페이서 재료 층(212)의 두께는 약 8 nm와 약 20 nm 사이에 있을 수도 있다. 본 개시의 설계에 의해, 제3 스페이서 재료 층(212)은, 유전 상수를 증가시키지 않으면서 두께를 증가시키기 위해, 낮은 유전 상수를 갖는다.
도 1 및 도 6을 참조하면, 방법(100)은 제3 스페이서 재료 층(212)이 에칭백되는 블록(112)을 포함한다. 몇몇 실시형태에서, 블록(112)에서, 워크피스(200)는 반응성 이온 에칭(RIE)과 같은 이방성 건식 에칭 프로세스(anisotropic dry etch process)에 노출될 수도 있다. 블록(112)에서의 이방성 건식 에칭 프로세스는, 제2 스페이서 재료 층(211)의 상부 대향 표면(top-facing surface) 상에 성막되는 제3 스페이서 재료 층(212)의 부분을 제거할 수도 있다. 제3 스페이서 재료 층(212)의 상이한 조성은 제2 스페이서 재료 층(211)을 실질적으로 손상시키지 않으면서 그것의 선택적인 에칭을 허용한다. 도 6에서 도시되는 바와 같이, 블록(112)에서의 동작은 제1 더미 게이트 스택(206-1)(뿐만 아니라 그 상에 있는 게이트 탑 하드 마스크(208)) 및 제2 더미 게이트 스택(206-2)(뿐만 아니라 그 위의 게이트 탑 하드 마스크(208))의 측벽을 따라 제3 스페이서 재료 층(212)을 남기게 된다. 몇몇 구현예에서, 블록(112)에서의 이방성 건식 에칭 프로세스는 불소 함유 가스(예를 들면, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들면, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들면, HBr 및/또는 CHBR3), 요오드 함유 가스, 산소, 수소, 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 활용할 수도 있다.
도 1 및 도 7을 참조하면, 방법(100)은 제2 영역(2000)의 제3 스페이서 재료 층(212)이 선택적으로 제거되는 블록(114)을 포함한다. 도 7에서 표현되는 몇몇 실시형태에서, 제1 영역(1000)을 커버하는 그러나 제2 영역(2000)을 노출시키는 포토레지스트 마스크(213)가 워크피스(200) 위에 형성된다. 예시적인 프로세스에서, 포토레지스트 층은 워크피스(200) 위에 완전히 덮도록(blanketly) 성막되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 이 예시적인 프로세스에서, 포토레지스트 층의 성막 이후, 포토레지스트 층은 소프트 베이킹되고, 포토마스크로부터 반사되는 또는 이를 통해 투과되는 방사선(radiation)에 노출되고, 베이킹 이후 프로세스(post-bake process)에서 베이킹되고, 현상액에서 현상된다. 포토레지스트 마스크(213)가 제1 영역(1000)을 보호하는 상태에서, 제2 영역(2000)의 제3 스페이서 재료 층(212)은 선택적 습식 에칭 프로세스, 선택적 건식 에칭 프로세스, 또는 적절한 선택적 에칭 프로세스를 사용하여 선택적으로 제거될 수도 있다. 예시적인 선택적 습식 에칭 프로세스는 희석된 플루오르화수소산(diluted hydrofluoric acid; DHF) 또는 완충된 플루오르화수소산(buffered hydrofluoric acid; BHF)의 사용을 포함할 수도 있다. 여기에서의 완충된 플루오르화수소산(BHF)은 플루오르화수소산(HF) 및 암모니아(NH3)를 포함할 수도 있다.
도 1 및 도 8을 참조하면, 방법(100)은 제4 스페이서 재료 층(214)이 워크피스(200) 위에 성막되는 블록(116)을 포함한다. 몇몇 실시형태에서, 제4 스페이서 재료 층(214)은 제1 스페이서 재료 층(210), 제2 스페이서 재료 층(211), 및 제3 스페이서 재료 층(212)보다 더 많은 에칭 저항성이 있다. 에칭 내성은, 일반적으로, 유전 상수에 긍정적으로 상관된다는 것이 관찰된다. 즉, 제4 스페이서 재료 층(214)의 유전 상수는 제1 스페이서 재료 층(210), 제2 스페이서 재료 층(211), 또는 제3 스페이서 재료 층(212)의 것보다 더 크다. 제4 스페이서 재료 층(214)은 실리콘 및 질소를 포함할 수도 있고 산소가 없을 수도 있다. 하나의 실시형태에서, 제4 스페이서 재료 층(214)은 실리콘 질화물(SiN)로 형성될 수도 있다. 몇몇 구현예에서, 제4 스페이서 재료 층(214)은, CVD 프로세스, SACVD 프로세스, ALD 프로세스, PVD 프로세스, 또는 다른 적절한 프로세스를 사용하여, (제1 영역(1000) 및 제2 영역(2000)의) 제2 스페이서 재료 층(211) 위에 그리고 (제1 영역(1000)의) 제3 스페이서 재료 층(212) 위에 성막될 수도 있다. 몇몇 예에서, 제4 스페이서 재료 층(214)은 약 4.5 nm와 약 6 nm 사이의 두께를 갖는다. 제1 스페이서 재료 층(210), 제2 스페이서 재료 층(211), 제3 스페이서 재료 층(212) 및 제4 스페이서 재료 층(214) 중에서, 제4 스페이서 재료 층(214)은 가장 큰 에칭 저항성 및 유전 상수를 갖는다. 비록 그것의 높은 에칭 저항성이 바람직할 수도 있지만, 제4 스페이서 재료 층(214)의 높은 유전 상수는 게이트 구조체와 인접한 소스/드레인 콘택 사이의 증가된 기생 커패시턴스로 이어질 수도 있다. 이들 이유 때문에, 본 개시의 제4 스페이서 재료 층(214)의 두께는 최소화되고, 에천트 종, 에칭 조건, 에칭 지속 기간, 또는 소망되는 소스/드레인 트렌치 치수와 같은 - 프로세스 속성을 충족하도록 선택된다.
도 1 및 도 9를 참조하면, 방법(100)은, 제1 영역(1000)에서 제1 소스/드레인 트렌치(216-1)가 형성되고 제2 영역(2000)에서 제2 소스/드레인 트렌치(216-2)가 형성되는 블록(118)을 포함한다. 블록(118)에서, 제1 더미 게이트 스택(206-1), 제2 더미 게이트 스택(206-2), 및 스페이서 재료 층에 의해 보호되지 않는 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)은, 제1 영역(1000)에서 제1 소스/드레인 트렌치(216-1)를 그리고 제2 영역(2000)에서 제2 소스/드레인 트렌치(216-2)를 형성하도록 리세스된다(recessed). 블록(118)에서의 동작은 이방성 건식 에칭 프로세스를 사용하여 수행될 수도 있다. 몇몇 구현예에서, 블록(118)에서의 이방성 건식 에칭 프로세스는 불소 함유 가스(예를 들면, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들면, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들면, HBr 및/또는 CHBR3), 요오드 함유 가스, 산소, 수소, 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 활용할 수도 있다. 도 9에서 도시되는 바와 같이, 이방성 건식 에칭 프로세스는 제1 소스/드레인 트렌치(216-1) 및 제2 소스/드레인 트렌치(216-2)를 형성할 뿐만 아니라, 또한, 게이트 탑 하드 마스크(208)의 상부 표면으로부터, 제4 스페이서 재료 층(214), 제2 스페이서 재료 층(211), 및 제1 스페이서 재료 층(210)을 제거한다.
도 1 및 도 10을 참조하면, 방법(100)은, 제1 소스/드레인 피쳐(218-1)가 제1 소스/드레인 트렌치(216-1)에서 형성되고 제2 소스/드레인 피쳐(218-2)가 제2 소스/드레인 트렌치(216-2)에서 형성되는 블록(120)을 포함한다. 제1 소스/드레인 피쳐(218-1) 및 제2 소스/드레인 피쳐(218-2)는 하나 이상의 에피택시 프로세스에 의해 형성될 수도 있다. 에피택셜 성장을 위한 깨끗한 표면을 제공하기 위해, 제1 소스/드레인 트렌치(216-1) 및 제2 소스/드레인 트렌치(216-2)를 플루오르화 수소산(HF) 용액 또는 다른 적절한 용액으로 세정하기 위한 세정 프로세스가 수행될 수도 있다. 후속하여, 제1 소스/드레인 트렌치(216-1) 및 제2 소스/드레인 트렌치(216-2)에서 에피택셜 피쳐를 성장시키기 위해 하나 이상의 에피택셜 성장 프로세스가 수행된다. 제1 소스/드레인 피쳐(218-1) 및 제2 소스/드레인 피쳐(218-2)는 p 타입 금속 산화물 반도체(p-type metal-oxide-semiconductor; PMOS) 디바이스(예를 들면, p 타입 에피택셜 재료를 포함함), 또는 대안적으로, n 타입 MOS(n-type MOS; NMOS) 디바이스(예를 들면, n 타입 에피택셜 재료를 포함함) 중 어느 하나에 대해 적합할 수도 있다. p 타입 에피택셜 재료는 실리콘 게르마늄(SiGe)의 하나 이상의 에피택셜 층을 포함할 수도 있는데, 여기서 실리콘 게르마늄은 붕소, 게르마늄, 인듐, 및/또는 다른 p 타입 도펀트와 같은 p 타입 도펀트로 도핑된다. n 타입 에피택셜 재료는 실리콘(Si) 또는 실리콘 탄소(silicon carbon)(SiC)의 하나 이상의 에피택셜 층을 포함할 수도 있는데, 여기서 실리콘 또는 실리콘 탄소는 비소, 인, 및/또는 다른 n 타입 도펀트와 같은 n 타입 도펀트로 도핑된다. 몇몇 구현예에서, 에피택셜 성장 프로세스의 각각은 적절한 도펀트의 상이한 인시튜 도핑 레벨을 포함할 수도 있다. 제1 소스/드레인 피쳐(218-1) 및 제2 소스/드레인 피쳐(218-2)를 형성하기 위한 에피택셜 성장 프로세스는 기상 에피택시(vapor-phase epitaxy; VPE), 초고진공 CVD(ultra-high vacuum CVD; UHV-CVD), 순환 성막 및 에칭(cyclic deposition and etching; CDE) 프로세스, 분자 빔 에피택시(molecular beam epitaxy; MBE), 및/또는 다른 적절한 프로세스를 포함할 수도 있다.
도 1 및 도 11을 참조하면, 방법(100)은, 제1 더미 게이트 스택(206-1)이 제1 게이트 구조체(250)로 교체되고 제2 더미 게이트 스택(206-2)이 제2 게이트 구조체(260)로 교체되는 블록(122)을 포함한다. 몇몇 실시형태에서, 게이트 교체 프로세스 또는 게이트 라스트 프로세스(gate last process)가 채택되고 제1 더미 게이트 스택(206-1) 및 제2 더미 게이트 스택(206-2)은 제1 게이트 구조체(250) 및 제2 게이트 구조체(260)로 교체된다. 게이트 교체 프로세스는, 제1 영역(1000)의 제1 더미 게이트 스택(206-1) 및 제2 영역(2000)의 제2 더미 게이트 스택(206-2) 모두에 대해 동시에 수행될 수도 있다. 게이트 교체의 종료시, 제1 게이트 구조체(250)는 제1 영역(1000) 내의 제1 핀 구조체(204-1)의 제1 채널 영역(C1) 위에 배치되고, 제2 게이트 구조체(260)는 제2 영역(2000) 내의 제2 핀 구조체(204-2)의 제2 채널 영역(C2) 위에 배치된다.
더미 게이트 스택을 게이트 구조체로 교체하기 위해, 층간 유전체(interlayer dielectric; ILD) 층(220)이 제1 소스/드레인 피쳐(218-1) 및 제2 소스/드레인 피쳐(218-2)를 비롯한 워크피스(200) 위에 형성된다. ILD 층(220)의 성막 이전에 워크피스(200) 위에 콘택 에칭 정지 층(contact etch stop layer; CESL)(도시되지 않음)이 성막될 수도 있다. 그 다음, 게이트 탑 하드 마스크(208)를 제거하기 위해 그리고 제1 더미 게이트 스택(206-1) 및 제2 더미 게이트 스택(206-2)의 상부 표면을 노출시키기 위해 워크피스(200)에 대해 평탄화 프로세스가 수행된다. 제1 더미 게이트 스택(206-1) 및 제2 더미 게이트 스택(206-2)이 폴리실리콘으로 형성되는 경우, 제1 게이트 스페이서(230), 제2 게이트 스페이서(240), 및 ILD 층(220)을 실질적으로 손상시키지 않으면서, 제1 채널 영역(C1) 및 제2 채널 영역(C2)을 노출시키도록 제1 더미 게이트 스택(206-1) 및 제2 더미 게이트 스택(206-2)을 제거하기 위해, 폴리실리콘에 대해 선택적인 에칭 프로세스가 사용될 수도 있다. 몇몇 실시형태에서, 제1 게이트 구조체(250) 및 제2 게이트 구조체(260)의 각각은 게이트 유전체 층(252) 및 게이트 전극(254)을 포함한다. 게이트 유전체 층(252)은, 계면 층(interfacial layer) 및 계면 층 위의 하나 이상의 고유전율 유전체 층(즉, 약 3.9인 실리콘 산화물의 유전 상수보다 더 큰 유전 상수를 가짐)을 포함할 수도 있다. 몇몇 구현예에서, 계면 층은 실리콘 산화물을 포함할 수도 있고 고유전율 유전체 층은 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide), 하프늄 이산화물-알루미나 합금(hafnium dioxide-alumina alloy), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 실리콘 산질화물(hafnium silicon oxynitride), 하프늄 탄탈룸 산화물(hafnium tantalum oxide), 하프늄 티타늄 산화물(hafnium titanium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 등등, 또는 이들의 조합을 포함할 수도 있다. 계면 층은 제1 채널 영역(C1) 및 제2 채널 영역(C2)에 대한 고유전율 유전체 층의 접착력을 향상시키는 기능을 한다. 게이트 전극(254)은 적어도 하나의 일 함수 금속 층 및 그 위에 배치되는 금속 충전 층을 포함할 수도 있다. 제1 영역(1000) 내의 디바이스 및 제2 영역(2000) 내의 디바이스의 전도도 타입에 따라, 일 함수 금속 층은 p 타입 일 함수 금속 층일 수도 있거나 또는 n 타입 일 함수 금속 층일 수도 있다. 예시적인 일 함수 재료는 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 일 함수 재료, 또는 이들의 조합을 포함한다. 금속 충전 층은, 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 다른 적절한 재료, 또는 이들의 조합을 포함할 수도 있고, 물리적 기상 증착(PVD), CVD, ALD, 또는 다른 적절한 프로세스를 사용하여 성막될 수도 있다.
도 11에 대한 참조가 여전히 이루어진다. 블록(122)에서의 동작의 종료시, 제1 트랜지스터(270) 및 제2 트랜지스터(280)가 실질적으로 형성된다. 제1 트랜지스터(270)는 제1 영역(1000)에서의 I/O FinFET일 수도 있고, 제2 트랜지스터(280)는 제2 영역(2000)에서의 코어 FinFET일 수도 있다. 제1 트랜지스터(270)는 제1 게이트 구조체(250)의 측벽을 따라 배치되는 제1 게이트 스페이서(230)를 포함한다. 제2 트랜지스터(280)는 제2 영역(2000)에서 제2 게이트 구조체(260)의 측벽을 따라 배치되는 제2 게이트 스페이서(240)를 포함한다. 제1 게이트 스페이서(230)의 각각은 제1 스페이서 재료 층(210), 제2 스페이서 재료 층(211), 제3 스페이서 재료 층(212), 및 제4 스페이서 재료 층(214)을 포함한다. 제2 게이트 스페이서(240)의 각각은 제1 스페이서 재료 층(210), 제2 스페이서 재료 층(211), 및 제4 스페이서 재료 층(214)을 포함한다. 제1 게이트 스페이서(230)와 비교하여, 제2 게이트 스페이서(240)는 두께 부스터 층인 제3 스페이서 재료 층(212)을 포함하지 않는다. 제1 게이트 스페이서(230) 및 제2 게이트 스페이서(240)에서, 제1 스페이서 재료 층(210)은 제1 두께(T1)를 차지하고, 제2 스페이서 재료 층(211)은 제2 두께(T2)를 차지하고, 제3 스페이서 재료 층(212)이 제3 두께(T3)를 차지하고, 제4 스페이서 재료 층(214)은 제4 두께(T4)를 차지한다. 제1 두께의 T1은 제1 스페이서 재료 층(210)의 성막시의 두께와 유사하고 약 2.5 nm와 약 3.0 nm 사이에 있다. 제2 두께의 T2는 제2 스페이서 재료 층(211)의 성막시의 두께와 유사하고 약 2.5 nm와 약 3.0 nm 사이에 있다. 제3 두께의 T3은 제3 스페이서 재료 층(212)의 성막시의 두께보다 더 작고 약 7 nm와 약 19 nm 사이에 있다. 제4 두께의 T4는 제4 스페이서 재료 층(214)의 성막시의 두께보다 더 작고 약 4 nm와 약 5.5 nm 사이에 있다. 결과적으로, X 방향을 따르는 제1 게이트 스페이서(230)의 두께는 약 14 nm와 약 30 nm 사이에 있을 수도 있고, X 방향을 따르는 제2 게이트 스페이서(240)의 두께는 약 9 nm와 약 12 nm 사이에 있을 수도 있다. 도 11에서 예시되는 바와 같이, 제1 채널 길이(L1)는 약 74 nm와 약 6 ㎛(6000 nm) 사이에 있을 수도 있고 제2 채널 길이(L2)는 74 nm 미만일 수도 있다. 제1 게이트 스페이서(230)는 제1 채널 영역(C1)을 제1 거리(D1)만큼 제1 소스/드레인 피쳐(218-1)로부터 떨어지게 이격시키는 것을 돕는다. 제1 거리(D1)는, 제1 소스/드레인 피쳐(218-1)가 제1 게이트 스페이서(230)를 언더컷하지 않는 경우의 제1 게이트 스페이서(230)의 두께와 유사할 수도 있다. 제1 거리(D1)는 블록(116)에서 형성되는 LDD 구역에 걸쳐 있다. 제2 게이트 스페이서(240)는 제2 채널 영역(C2)을 제2 거리(D2)만큼 제2 소스/드레인 피쳐(218-2)로부터 떨어지게 이격시키는 것을 돕는다. 제2 거리(D2)는 제2 소스/드레인 피쳐(218-2)가 제2 게이트 스페이서(240)를 언더컷하지 않는 경우의 제2 게이트 스페이서(240)의 두께와 유사할 수도 있다. 제2 거리(D2)는 블록(116)에서 형성되는 LDD 구역에 걸쳐 있다. 도 11에서 표현되는 몇몇 예에서, 제2 소스/드레인 피쳐(218-2)는 제2 게이트 스페이서(240)를 언더컷하고 제2 거리(D2)는 제2 게이트 스페이서(240)의 두께보다 더 작다. 더 긴 제1 채널 길이(L1) 및 더 두꺼운 제1 게이트 스페이서(230) 때문에, 제1 트랜지스터(270)는 약 3.3 V와 약 5.0 V 사이의 동작 전압을 가질 수도 있고, 그 결과, 그것을 고전압 또는 I/O 애플리케이션에 적합하게 만들 수도 있다.
도 1을 참조하면, 방법(100)은 또 다른 프로세스가 수행되는 블록(124)을 포함한다. 그러한 추가적인 프로세스는, 워크피스 위에서의 캐핑 층의 성막, 캐핑 층 위에서의 추가적인 층간 유전체 층의 형성, 제1 게이트 구조체(250) 및 제2 게이트 구조체(260)와 접촉하는 게이트 콘택의 형성, 제1 소스/드레인 피쳐(218-1) 및 제2 소스/드레인 피쳐(218-2)의 리세스, 제1 소스/드레인 피쳐(218-1) 및 제2 소스/드레인 피쳐(218-2) 위에서의 실리사이드 피쳐(silicide feature)의 형성, 및 제1 소스/드레인 피쳐(218-1) 및 제2 소스/드레인 피쳐(218-2)와 접촉하는 소스/드레인 콘택의 형성을 포함할 수도 있다. 이들 추가적인 프로세스는 반도체 디바이스(200) 내의 다양한 노드 및 디바이스를 인터커넥트하는 전도성 피쳐를 형성한다.
방법(100) 외에, 본 개시는 또한 도 12에서 도시되는 대안적인 방법(400) 및 도 23에서 도시되는 대안적인 방법(500)을 제공한다. 방법(100)과 유사하게, 대안적인 방법(400 및 500)은 제1 영역(1000)의 트랜지스터 및 제2 영역(2000)의 트랜지스터에 대해 상이한 게이트 스페이서를 제공한다. 예를 들면, 제1 영역(1000)의 게이트 스페이서는 두께 부스터 층을 포함하고 제2 영역(2000)의 게이트 스페이서는 두께 부스터 층이 없다.
도 12 및 도 13을 참조하면, 방법(400)은 워크피스(200)가 수신되는 블록(402)을 포함한다. 도 13에서 도시되는 바와 같이, 워크피스(200)는 기판(202), 기판(202)의 제1 영역(1000) 위의 제1 핀 구조체(204-1), 기판(202)의 제2 영역(2000) 위의 제2 핀 구조체(204-2), 제1 핀 구조체(204-1) 위의 제1 더미 게이트 스택(206-1), 및 제2 핀 구조체(204-2) 위의 제2 더미 게이트 스택(206-2)을 포함한다. 워크피스(200)가 방법(100)의 블록(102)과 관련하여 상기에서 설명되었기 때문에, 워크피스(200)의 상세한 설명은 간결성을 위해 생략된다. 간략화를 위해, 기판(202)은 도 13에서만 개략적으로 도시되고, 간략화를 위해 도 14 내지 도 22에서는 생략된다.
도 12 및 도 13을 참조하면, 방법(400)은 제3 스페이서 재료 층(212)이 워크피스(200) 위에 성막되는 블록(404)을 포함한다. 제3 스페이서 재료 층(212)은 핀 구조체, 제1 스페이서 재료 층(210), 제2 스페이서 재료 층(211), 및 제4 스페이서 재료 층(214)과는 상이한 유전체 재료로 형성된다. 그러한 만큼, 그것의 상이한 조성은 인접한 구조체를 손상시키지 않으면서 제3 스페이서 재료 층(212)의 선택적인 제거를 허용한다. 제3 스페이서 재료 층(212)의 조성 및 형성이 상기에서 설명되었기 때문에, 간결성을 위해 제3 스페이서 재료 층(212)의 상세한 설명은 생략된다. 방법(400)에서, 제3 스페이서 재료 층(212)은 두께 부스터로서 기능할 수도 있다. 이와 관련하여, 제3 스페이서 재료 층(212)은 두께 부스터 층으로 또한 지칭될 수도 있다. 몇몇 예에서, 제3 스페이서 재료 층(212)의 두께는 약 8 nm와 약 20 nm 사이에 있을 수도 있다. 본 개시의 설계에 의해, 제3 스페이서 재료 층(212)은, 유전 상수를 증가시키지 않으면서 두께를 증가시키기 위해, 낮은 유전 상수를 갖는다.
도 12 및 도 14를 참조하면, 방법(400)은 제3 스페이서 재료 층(212)이 에칭백되는 블록(406)을 포함한다. 몇몇 실시형태에서, 블록(406)에서, 워크피스(200)는 반응성 이온 에칭(RIE)과 같은 이방성 건식 에칭 프로세스에 노출될 수도 있다. 블록(406)에서의 이방성 건식 에칭 프로세스는, 제1 핀 구조체(204-1) 및 제2 핀 구조체(204-2)의 상부 대향 표면 상에 성막되는 제3 스페이서 재료 층(212)의 부분을 제거할 수도 있다. 제3 스페이서 재료 층(212)의 상이한 조성은, 제1 핀 구조체(204-1), 제2 핀 구조체(204-2), 및 게이트 탑 하드 마스크(208)를 실질적으로 손상시키지 않으면서, 그것의 선택적 에칭을 허용한다. 도 14에서 도시되는 바와 같이, 블록(406)에서의 동작은 제1 더미 게이트 스택(206-1)(뿐만 아니라 그 상에 있는 게이트 탑 하드 마스크(208)) 및 제2 더미 게이트 스택(206-2)(뿐만 아니라 그 위의 게이트 탑 하드 마스크(208))의 측벽을 따라 제3 스페이서 재료 층(212)을 남기게 된다. 몇몇 구현예에서, 블록(406)에서의 이방성 건식 에칭 프로세스는 불소 함유 가스(예를 들면, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들면, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들면, HBr 및/또는 CHBR3), 요오드 함유 가스, 산소, 수소, 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 활용할 수도 있다.
도 12 및 도 15를 참조하면, 방법(400)은 제2 영역(2000)의 제3 스페이서 재료 층(212)이 선택적으로 제거되는 블록(408)을 포함한다. 도 15에서 표현되는 몇몇 실시형태에서, 제1 영역(1000)을 커버하는 그러나 제2 영역(2000)을 노출시키는 포토레지스트 마스크(213)가 워크피스(200) 위에 형성된다. 예시적인 프로세스에서, 포토레지스트 층은 워크피스(200) 위에 완전히 덮도록 성막되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 포토레지스트 마스크(213)가 제1 영역(1000)을 보호하는 상태에서, 제2 영역(2000)의 제3 스페이서 재료 층(212)은 선택적 습식 에칭 프로세스, 선택적 건식 에칭 프로세스, 또는 적절한 선택적 에칭 프로세스를 사용하여 선택적으로 제거될 수도 있다. 예시적인 선택적 습식 에칭 프로세스는 희석된 플루오르화수소산(DHF) 또는 완충된 플루오르화수소산(BHF)의 사용을 포함할 수도 있다. 여기에서의 완충된 플루오르화수소산(BHF)은 플루오르화수소산(HF) 및 암모니아(NH3)를 포함할 수도 있다.
도 12 및 도 16을 참조하면, 방법(400)은 제1 스페이서 재료 층(210)이 워크피스(200) 위에 성막되는 블록(410)을 포함한다. 몇몇 실시형태에서, 제1 스페이서 재료 층(210)은 실리콘, 산소, 탄소 및 질소를 포함할 수도 있다. 하나의 실시형태에서, 제1 스페이서 재료 층(210)은 실리콘 산탄질화물(SiOCN)을 포함할 수도 있다. 제1 스페이서 재료 층(210)은 실리콘 산화물 층의 것과 유사한 유전 상수를 가질 수도 있다. 몇몇 구현예에서, 제1 스페이서 재료 층(210)은 제1 영역(1000)에서 게이트 탑 하드 마스크(208), 제3 스페이서 재료 층(212)의 표면 및 제1 핀 구조체(204-1)의 표면 상에 성막될 수도 있다. 제2 영역(2000)에서, 제1 스페이서 재료 층(210)은 게이트 탑 하드 마스크(208), 제2 더미 게이트 스택(206-2)의 측벽 및 제2 핀 구조체(204-2)의 표면 상에 성막될 수도 있다. 제1 스페이서 재료 층(210)은 CVD 프로세스, 대기압 미만 CVD(SACVD) 프로세스, ALD 프로세스, PVD 프로세스, 또는 다른 적절한 프로세스를 사용하여 성막될 수도 있다. 몇몇 구현예에서, 제1 스페이서 재료 층(210)은 약 2.5 nm와 약 3.0 nm 사이의 두께를 가질 수도 있다.
도 12 및 도 17을 참조하면, 방법(400)은 주입 프로세스(300)가 수행되는 블록(412)을 포함한다. 몇몇 실시형태에서, 주입 프로세스(300)는 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2) 위에 약하게 도핑된 소스/드레인(LDD) 구역(도시되지 않음)을 형성하기 위해 수행된다. 주입 프로세스(300)는 n 타입 전계 효과 트랜지스터(NFET)의 경우 인(P) 또는 비소(As)와 같은 n 타입 도펀트를, 또는 p 타입 전계 효과 트랜지스터(PFET)의 경우, 붕소(B) 또는 인듐(In)과 같은 p 타입 도펀트를 활용할 수도 있다. 예를 들면, 블록(412)에서의 동작은 n 타입 도펀트(들)를 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)에 주입할 수도 있다. LDD 영역은 제1 더미 게이트 스택(206-1) 및 제2 더미 게이트 스택(206-2)과 자체 정렬된다. 몇몇 구현예에서, 제1 스페이서 재료 층(210)은 LDD 구역의 두께를 제어하기 위한 그리고 표면 손상을 감소시키기 위한 스크린 층 또는 보호 층으로서 기능한다. 비록 도면에서 명시적으로 도시되어 있지는 않지만, 주입 프로세스(300) 이후, 워크피스(200)는 LDD 구역의 주입된 이온을 활성화하기 위해 어닐링된다.
도 12 및 도 18을 참조하면, 방법(400)은 제2 스페이서 재료 층(211)이 제1 스페이서 재료 층(210) 위에 성막되는 블록(414)을 포함한다. 몇몇 실시형태에서, 제2 스페이서 재료 층(211) 및 제1 스페이서 재료 층(210)은 동일한 조성을 가질 수도 있다. 이들 실시형태에서, 제2 스페이서 재료 층(211)은 실리콘, 산소, 탄소 및 질소를 포함할 수도 있다. 하나의 실시형태에서, 제2 스페이서 재료 층(211)은 실리콘 산탄질화물(SiOCN)을 포함할 수도 있다. 제2 스페이서 재료 층(211)은 실리콘 산화물 층의 것과 유사한 유전 상수를 가질 수도 있다. 몇몇 구현예에서, 제2 스페이서 재료 층(211)은, CVD 프로세스, SACVD 프로세스, ALD 프로세스, PVD 프로세스, 또는 다른 적절한 프로세스를 사용하여 제1 스페이서 재료 층(210) 위에 성막될 수도 있다. 몇몇 구현예에서, 제2 스페이서 재료 층(211)은 제1 스페이서 재료 층(210)의 것과 유사한 두께를 가질 수도 있다. 몇몇 경우에, 제2 스페이서 재료 층(211)의 두께는 약 2.5 nm 내지 약 3.0 nm 사이에 있을 수도 있다.
도 12 및 도 19를 참조하면, 방법(400)은 제4 스페이서 재료 층(214)이 제2 스페이서 재료 층(211) 상에 성막되는 블록(416)을 포함한다. 몇몇 실시형태에서, 제4 스페이서 재료 층(214)은 제1 스페이서 재료 층(210), 제2 스페이서 재료 층(211), 및 제3 스페이서 재료 층(212)보다 더 많은 에칭 저항성이 있다. 에칭 내성은, 일반적으로, 유전 상수에 긍정적으로 상관된다는 것이 관찰된다. 즉, 제4 스페이서 재료 층(214)의 유전 상수는 제1 스페이서 재료 층(210), 제2 스페이서 재료 층(211), 또는 제3 스페이서 재료 층(212)의 것보다 더 크다. 제4 스페이서 재료 층(214)은 실리콘 및 질소를 포함할 수도 있고 산소가 없을 수도 있다. 하나의 실시형태에서, 제4 스페이서 재료 층(214)은 실리콘 질화물(SiN)로 형성될 수도 있다. 몇몇 구현예에서, 제4 스페이서 재료 층(214)은, CVD 프로세스, SACVD 프로세스, ALD 프로세스, PVD 프로세스, 또는 다른 적절한 프로세스를 사용하여 제2 스페이서 재료 층(211) 위에 성막될 수도 있다. 몇몇 예에서, 제4 스페이서 재료 층(214)은 약 4.5 nm와 약 6 nm 사이의 두께를 갖는다.
도 12 및 도 20을 참조하면, 방법(400)은, 제1 영역(1000)에서 제1 소스/드레인 트렌치(216-1)가 형성되고 제2 영역(2000)에서 제2 소스/드레인 트렌치(216-2)가 형성되는 블록(418)을 포함한다. 블록(418)에서, 제1 더미 게이트 스택(206-1), 제2 더미 게이트 스택(206-2), 및 스페이서 재료 층에 의해 보호되지 않는 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)은, 제1 영역(1000)에서 제1 소스/드레인 트렌치(216-1)를 그리고 제2 영역(2000)에서 제2 소스/드레인 트렌치(216-2)를 형성하도록 리세스된다. 블록(418)에서의 동작은 이방성 건식 에칭 프로세스를 사용하여 수행될 수도 있다. 몇몇 구현예에서, 블록(418)에서의 이방성 건식 에칭 프로세스는 불소 함유 가스(예를 들면, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들면, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들면, HBr 및/또는 CHBR3), 요오드 함유 가스, 산소, 수소, 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 활용할 수도 있다. 도 20에서 도시되는 바와 같이, 이방성 건식 에칭 프로세스는 제1 소스/드레인 트렌치(216-1) 및 제2 소스/드레인 트렌치(216-2)를 형성할 뿐만 아니라, 또한, 게이트 탑 하드 마스크(208)의 상부 표면으로부터, 제4 스페이서 재료 층(214), 제2 스페이서 재료 층(211), 및 제1 스페이서 재료 층(210)을 제거한다.
도 12 및 도 21을 참조하면, 방법(400)은, 제1 소스/드레인 피쳐(218-1)가 제1 소스/드레인 트렌치(216-1)에서 형성되고 제2 소스/드레인 피쳐(218-2)가 제2 소스/드레인 트렌치(216-2)에서 형성되는 블록(420)을 포함한다. 제1 소스/드레인 피쳐(218-1) 및 제2 소스/드레인 피쳐(218-2)가 블록(120)과 관련하여 상기에서 설명되었기 때문에, 그것의 상세한 설명은 간결성을 위해 여기서는 생략된다.
도 12 및 도 22를 참조하면, 방법(400)은, 제1 더미 게이트 스택(206-1)이 제1 게이트 구조체(250)로 교체되고 제2 더미 게이트 스택(206-2)이 제2 게이트 구조체(260)로 교체되는 블록(422)을 포함한다. 제1 게이트 구조체(250) 및 제2 게이트 구조체(260)가 블록(122)과 관련하여 상기에서 설명되었기 때문에, 그것의 상세한 설명은 간결성을 위해 여기서는 생략된다.
도 22에 대한 참조가 여전히 이루어진다. 블록(422)에서의 동작의 종료시, 제3 트랜지스터(272) 및 제4 트랜지스터(282)가 실질적으로 형성된다. 제3 트랜지스터(272)는 제1 영역(1000)에서의 I/O FinFET일 수도 있고, 제4 트랜지스터(282)는 제2 영역(2000)에서의 코어 FinFET일 수도 있다. 제3 트랜지스터(272)는 제1 게이트 구조체(250)의 측벽을 따라 배치되는 제3 게이트 스페이서(232)를 포함한다. 제4 트랜지스터(282)는 제2 영역(2000)에서 제2 게이트 구조체(260)의 측벽을 따라 배치되는 제4 게이트 스페이서(242)를 포함한다. 제3 게이트 스페이서(232)의 각각은 제1 스페이서 재료 층(210), 제2 스페이서 재료 층(211), 제3 스페이서 재료 층(212), 및 제4 스페이서 재료 층(214)을 포함한다. 제4 게이트 스페이서(242)의 각각은 제1 스페이서 재료 층(210), 제2 스페이서 재료 층(211), 및 제4 스페이서 재료 층(214)을 포함한다. 제3 게이트 스페이서(232)와 비교하여, 제4 게이트 스페이서(242)는 두께 부스터 층인 제3 스페이서 재료 층(212)을 포함하지 않는다. 제3 게이트 스페이서(232) 및 제4 게이트 스페이서(242)에서, 제1 스페이서 재료 층(210)은 제1 두께(T1)를 차지하고, 제2 스페이서 재료 층(211)은 제2 두께(T2)를 차지하고, 제3 스페이서 재료 층(212)이 제3 두께(T3)를 차지하고, 제4 스페이서 재료 층(214)은 제4 두께(T4)를 차지한다. 제1 두께의 T1은 제1 스페이서 재료 층(210)의 성막시의 두께와 유사하고 약 2.5 nm와 약 3.0 nm 사이에 있다. 제2 두께의 T2는 제2 스페이서 재료 층(211)의 성막시의 두께와 유사하고 약 2.5 nm와 약 3.0 nm 사이에 있다. 제3 스페이서 재료 층(212)이 에칭백에 노출되었기 때문에, 제3 두께(T3)는 제3 스페이서 재료 층(212)의 성막시의 두께보다 더 작고 약 7 nm와 약 19 nm 사이에 있다. 제4 스페이서 재료 층(214)이 에칭에 노출되었기 때문에, 제4 두께(T4)는 제4 스페이서 재료 층(214)의 성막시의 두께보다 더 작고 약 4 nm와 약 5.5 nm 사이에 있다. 결과적으로, X 방향을 따르는 제3 게이트 스페이서(232)의 두께는 약 14 nm와 약 30 nm 사이에 있을 수도 있고, X 방향을 따르는 제4 게이트 스페이서(242)의 두께는 약 9 nm와 약 12 nm 사이에 있을 수도 있다. 도 22에서 예시되는 바와 같이, 제1 채널 길이(L1)는 약 74 nm와 약 6 ㎛(6000 nm) 사이에 있을 수도 있고 제2 채널 길이(L2)는 74 nm 미만일 수도 있다. 제3 게이트 스페이서(232)는 제1 채널 영역(C1)을 제1 거리(D1)만큼 제1 소스/드레인 피쳐(218-1)로부터 떨어지게 이격시키는 것을 돕는다. 제1 거리(D1)는, 제1 소스/드레인 피쳐(218-1)가 제3 게이트 스페이서(232)를 언더컷하지 않는 경우의 제3 게이트 스페이서(232)의 두께와 유사할 수도 있다. 제1 거리(D1)는 블록(412)에서 형성되는 LDD 구역에 걸쳐 있다. 제4 게이트 스페이서(242)는 제2 채널 영역(C2)을 제2 거리(D2)만큼 제2 소스/드레인 피쳐(218-2)로부터 떨어지게 이격시키는 것을 돕는다. 제2 거리(D2)는 제2 소스/드레인 피쳐(218-2)가 제4 게이트 스페이서(242)를 언더컷하지 않는 경우의 제4 게이트 스페이서(242)의 두께와 유사할 수도 있다. 제2 거리(D2)는 블록(412)에서 형성되는 LDD 구역에 걸쳐 있다. 도 22에서 표현되는 몇몇 예에서, 제2 소스/드레인 피쳐(218-2)는 제4 게이트 스페이서(242)를 언더컷하고 제2 거리(D2)는 제4 게이트 스페이서(242)의 두께보다 더 작다. 더 긴 제1 채널 길이(L1) 및 더 두꺼운 제3 게이트 스페이서(232) 때문에, 제3 트랜지스터(272)는 약 3.3 V와 약 5.0 V 사이의 동작 전압을 가질 수도 있고, 그 결과, 그것을 고전압 또는 I/O 애플리케이션에 적합하게 만들 수도 있다.
도 12를 참조하면, 방법(400)은 추가적인 프로세스가 수행되는 블록(424)을 포함한다. 그러한 추가적인 프로세스는 상기에서 설명했으며 간결성을 위해 여기서는 생략하였다.
이제 방법(500)에 주목한다.
도 23 및 도 24를 참조하면, 방법(500)은 워크피스(200)가 수용되는 블록(502)을 포함한다. 도 24에서 도시되는 바와 같이, 워크피스(200)는 기판(202), 기판(202)의 제1 영역(1000) 위의 제1 핀 구조체(204-1), 기판(202)의 제2 영역(2000) 위의 제2 핀 구조체(204-2), 제1 핀 구조체(204-1) 위의 제1 더미 게이트 스택(206-1), 및 제2 핀 구조체(204-2) 위의 제2 더미 게이트 스택(206-2)을 포함한다. 워크피스(200)가 방법(100)의 블록(102)과 관련하여 상기에서 설명되었기 때문에, 워크피스(200)의 상세한 설명은 간결성을 위해 생략된다. 간략화를 위해, 기판(202)은 도 24에서만 개략적으로 도시되고, 간략화를 위해 도 25 내지 도 33에서는 생략된다.
도 23 및 도 24를 참조하면, 방법(500)은 제1 스페이서 재료 층(210)이 워크피스(200) 위에 성막되는 블록(504)을 포함한다. 몇몇 실시형태에서, 제1 스페이서 재료 층(210)은 실리콘, 산소, 탄소 및 질소를 포함할 수도 있다. 하나의 실시형태에서, 제1 스페이서 재료 층(210)은 실리콘 산탄질화물(SiOCN)을 포함할 수도 있다. 제1 스페이서 재료 층(210)은 실리콘 산화물 층의 것과 유사한 유전 상수를 가질 수도 있다. 몇몇 구현예에서, 제1 스페이서 재료 층(210)은 제1 영역(1000)에서 게이트 탑 하드 마스크(208), 제1 더미 게이트 스택(206-1)의 측벽 및 제1 핀 구조체(204-1) 상에 성막될 수도 있다. 제2 영역(2000)에서, 제1 스페이서 재료 층(210)은 게이트 탑 하드 마스크(208), 제2 더미 게이트 스택(206-2)의 측벽 및 제2 핀 구조체(204-2)의 표면 상에 성막될 수도 있다. 제1 스페이서 재료 층(210)은 CVD 프로세스, 대기압 미만 CVD(SACVD) 프로세스, ALD 프로세스, PVD 프로세스, 또는 다른 적절한 프로세스를 사용하여 성막될 수도 있다. 몇몇 구현예에서, 제1 스페이서 재료 층(210)은 약 2.5 nm와 약 3.0 nm 사이의 두께를 가질 수도 있다.
도 23 및 도 25를 참조하면, 방법(500)은 주입 프로세스(300)가 수행되는 블록(506)을 포함한다. 몇몇 실시형태에서, 주입 프로세스(300)는 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2) 위에 약하게 도핑된 소스/드레인(LDD) 구역(도시되지 않음)을 형성하기 위해 수행된다. 주입 프로세스(300)는 n 타입 전계 효과 트랜지스터(NFET)의 경우 인(P) 또는 비소(As)와 같은 n 타입 도펀트를, 또는 p 타입 전계 효과 트랜지스터(PFET)의 경우, 붕소(B) 또는 인듐(In)과 같은 p 타입 도펀트를 활용할 수도 있다. 예를 들면, 블록(506)에서의 동작은 n 타입 도펀트(들)를 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)에 주입할 수도 있다. LDD 영역은 제1 더미 게이트 스택(206-1) 및 제2 더미 게이트 스택(206-2)과 자체 정렬된다. 몇몇 구현예에서, 제1 스페이서 재료 층(210)은 LDD 구역의 두께를 제어하기 위한 그리고 표면 손상을 감소시키기 위한 스크린 층 또는 보호 층으로서 기능한다. 비록 도면에서 명시적으로 도시되어 있지는 않지만, 주입 프로세스(300) 이후, 워크피스(200)는 LDD 구역의 주입된 이온을 활성화하기 위해 어닐링된다.
도 23 및 도 26을 참조하면, 방법(500)은 제3 스페이서 재료 층(212)이 워크피스(200) 위에 성막되는 블록(508)을 포함한다. 제3 스페이서 재료 층(212)은 핀 구조체, 제1 스페이서 재료 층(210), 제2 스페이서 재료 층(211), 및 제4 스페이서 재료 층(214)과는 상이한 유전체 재료로 형성된다. 그러한 만큼, 그것의 상이한 조성은 인접한 구조체를 손상시키지 않으면서 제3 스페이서 재료 층(212)의 선택적인 제거를 허용한다. 제3 스페이서 재료 층(212)의 조성 및 형성이 상기에서 설명되었기 때문에, 간결성을 위해 제3 스페이서 재료 층(212)의 상세한 설명은 생략된다. 방법(500)에서, 제3 스페이서 재료 층(212)은 두께 부스터로서 기능할 수도 있다. 이와 관련하여, 제3 스페이서 재료 층(212)은 두께 부스터 층으로 또한 지칭될 수도 있다. 몇몇 예에서, 제3 스페이서 재료 층(212)의 두께는 약 8 nm와 약 20 nm 사이에 있을 수도 있다. 본 개시의 설계에 의해, 제3 스페이서 재료 층(212)은, 유전 상수를 증가시키지 않으면서 두께를 증가시키기 위해, 낮은 유전 상수를 갖는다.
도 23 및 도 27을 참조하면, 방법(500)은 제3 스페이서 재료 층(212)이 에칭백되는 블록(510)을 포함한다. 몇몇 실시형태에서, 블록(510)에서, 워크피스(200)는 반응성 이온 에칭(RIE)과 같은 이방성 건식 에칭 프로세스에 노출될 수도 있다. 블록(510)에서의 이방성 건식 에칭 프로세스는 제1 스페이서 재료 층(210) 상에 성막되는 제3 스페이서 재료 층(212)의 부분을 제거할 수도 있다. 제3 스페이서 재료 층(212)의 상이한 조성은 제1 스페이서 재료 층(210)을 실질적으로 손상시키지 않으면서 그것의 선택적인 에칭을 허용한다. 도 27에서 도시되는 바와 같이, 블록(510)에서의 동작은 제1 더미 게이트 스택(206-1)(뿐만 아니라 그 상에 있는 게이트 탑 하드 마스크(208)) 및 제2 더미 게이트 스택(206-2)(뿐만 아니라 그 위의 게이트 탑 하드 마스크(208))의 측벽을 따라 제3 스페이서 재료 층(212)을 남기게 된다. 몇몇 구현예에서, 블록(510)에서의 이방성 건식 에칭 프로세스는 불소 함유 가스(예를 들면, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들면, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들면, HBr 및/또는 CHBR3), 요오드 함유 가스, 산소, 수소, 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 활용할 수도 있다.
도 23 및 도 28을 참조하면, 방법(500)은 제2 영역(2000)의 제3 스페이서 재료 층(212)이 선택적으로 제거되는 블록(512)을 포함한다. 도 28에서 표현되는 몇몇 실시형태에서, 제1 영역(1000)을 커버하는 그러나 제2 영역(2000)을 노출시키는 포토레지스트 마스크(213)가 워크피스(200) 위에 형성된다. 예시적인 프로세스에서, 포토레지스트 층은 워크피스(200) 위에 완전히 덮도록 성막되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 포토레지스트 마스크(213)가 제1 영역(1000)을 보호하는 상태에서, 제2 영역(2000)의 제3 스페이서 재료 층(212)은 선택적 습식 에칭 프로세스, 선택적 건식 에칭 프로세스, 또는 적절한 선택적 에칭 프로세스를 사용하여 선택적으로 제거될 수도 있다. 예시적인 선택적 습식 에칭 프로세스는 희석된 플루오르화수소산(DHF) 또는 완충된 플루오르화수소산(BHF)의 사용을 포함할 수도 있다. 여기에서의 완충된 플루오르화수소산(BHF)은 플루오르화수소산(HF) 및 암모니아(NH3)를 포함할 수도 있다.
도 23 및 도 29를 참조하면, 방법(500)은 제2 스페이서 재료 층(211)이 제1 스페이서 재료 층(210) 및 제3 스페이서 재료 층(212) 위에 성막되는 블록(514)을 포함한다. 몇몇 실시형태에서, 제2 스페이서 재료 층(211) 및 제1 스페이서 재료 층(210)은 동일한 조성을 가질 수도 있다. 이들 실시형태에서, 제2 스페이서 재료 층(211)은 실리콘, 산소, 탄소 및 질소를 포함할 수도 있다. 하나의 실시형태에서, 제2 스페이서 재료 층(211)은 실리콘 산탄질화물(SiOCN)을 포함할 수도 있다. 제2 스페이서 재료 층(211)은 실리콘 산화물 층의 것과 유사한 유전 상수를 가질 수도 있다. 몇몇 구현예에서, 제2 스페이서 재료 층(211)은 CVD 프로세스, SACVD 프로세스, ALD 프로세스, PVD 프로세스, 또는 다른 적절한 프로세스를 사용하여 성막될 수도 있다. 몇몇 구현예에서, 제2 스페이서 재료 층(211)은 제1 스페이서 재료 층(210)의 것과 유사한 두께를 가질 수도 있다. 몇몇 경우에, 제2 스페이서 재료 층(211)의 두께는 약 2.5 nm 내지 약 3.0 nm 사이에 있을 수도 있다.
도 23 및 도 30을 참조하면, 방법(500)은 제4 스페이서 재료 층(214)이 제2 스페이서 재료 층(211) 상에 성막되는 블록(516)을 포함한다. 몇몇 실시형태에서, 제4 스페이서 재료 층(214)은 제1 스페이서 재료 층(210), 제2 스페이서 재료 층(211), 및 제3 스페이서 재료 층(212)보다 더 많은 에칭 저항성이 있다. 에칭 내성은, 일반적으로, 유전 상수에 긍정적으로 상관된다는 것이 관찰된다. 즉, 제4 스페이서 재료 층(214)의 유전 상수는 제1 스페이서 재료 층(210), 제2 스페이서 재료 층(211), 또는 제3 스페이서 재료 층(212)의 것보다 더 크다. 제4 스페이서 재료 층(214)은 실리콘 및 질소를 포함할 수도 있고 산소가 없을 수도 있다. 하나의 실시형태에서, 제4 스페이서 재료 층(214)은 실리콘 질화물(SiN)로 형성될 수도 있다. 몇몇 구현예에서, 제4 스페이서 재료 층(214)은, CVD 프로세스, SACVD 프로세스, ALD 프로세스, PVD 프로세스, 또는 다른 적절한 프로세스를 사용하여 제2 스페이서 재료 층(211) 위에 성막될 수도 있다. 몇몇 예에서, 제4 스페이서 재료 층(214)은 약 4.5 nm와 약 6 nm 사이의 두께를 갖는다.
도 23 및 도 31을 참조하면, 방법(500)은, 제1 영역(1000)에서 제1 소스/드레인 트렌치(216-1)가 형성되고 제2 영역(2000)에서 제2 소스/드레인 트렌치(216-2)가 형성되는 블록(518)을 포함한다. 블록(518)에서, 제1 더미 게이트 스택(206-1), 제2 더미 게이트 스택(206-2), 및 스페이서 재료 층에 의해 보호되지 않는 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)은, 제1 영역(1000)에서 제1 소스/드레인 트렌치(216-1)를 그리고 제2 영역(2000)에서 제2 소스/드레인 트렌치(216-2)를 형성하도록 리세스된다. 블록(518)에서의 동작은 이방성 건식 에칭 프로세스를 사용하여 수행될 수도 있다. 몇몇 구현예에서, 블록(518)에서의 이방성 건식 에칭 프로세스는 불소 함유 가스(예를 들면, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들면, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들면, HBr 및/또는 CHBR3), 요오드 함유 가스, 산소, 수소, 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 활용할 수도 있다. 도 31에서 도시되는 바와 같이, 이방성 건식 에칭 프로세스는 제1 소스/드레인 트렌치(216-1) 및 제2 소스/드레인 트렌치(216-2)를 형성할 뿐만 아니라, 또한, 게이트 탑 하드 마스크(208)의 상부 표면으로부터, 제4 스페이서 재료 층(214), 제2 스페이서 재료 층(211), 및 제1 스페이서 재료 층(210)을 제거한다.
도 23 및 도 32를 참조하면, 방법(500)은, 제1 소스/드레인 피쳐(218-1)가 제1 소스/드레인 트렌치(216-1)에서 형성되고 제2 소스/드레인 피쳐(218-2)가 제2 소스/드레인 트렌치(216-2)에서 형성되는 블록(520)을 포함한다. 제1 소스/드레인 피쳐(218-1) 및 제2 소스/드레인 피쳐(218-2)가 블록(120)과 관련하여 상기에서 설명되었기 때문에, 그것의 상세한 설명은 간결성을 위해 여기서는 생략된다.
도 23 및 도 33을 참조하면, 방법(500)은, 제1 더미 게이트 스택(206-1)이 제1 게이트 구조체(250)로 교체되고 제2 더미 게이트 스택(206-2)이 제2 게이트 구조체(260)로 교체되는 블록(522)을 포함한다. 제1 게이트 구조체(250) 및 제2 게이트 구조체(260)가 방법(100)의 블록(122)과 관련하여 상기에서 설명되었기 때문에, 그것의 상세한 설명은 간결성을 위해 여기서는 생략된다.
도 33에 대한 참조가 여전히 이루어진다. 블록(522)에서의 동작의 종료시, 제5 트랜지스터(274) 및 제6 트랜지스터(284)가 실질적으로 형성된다. 제5 트랜지스터(274)는 제1 영역(1000)에서의 I/O FinFET일 수도 있고, 제6 트랜지스터(284)는 제2 영역(2000)에서의 코어 FinFET일 수도 있다. 제5 트랜지스터(274)는 제1 게이트 구조체(250)의 측벽을 따라 배치되는 제5 게이트 스페이서(234)를 포함한다. 제6 트랜지스터(284)는 제2 영역(2000)에서 제2 게이트 구조체(260)의 측벽을 따라 배치되는 제6 게이트 스페이서(244)를 포함한다. 제5 게이트 스페이서(234)의 각각은 제1 스페이서 재료 층(210), 제2 스페이서 재료 층(211), 제3 스페이서 재료 층(212), 및 제4 스페이서 재료 층(214)을 포함한다. 제6 게이트 스페이서(244)의 각각은 제1 스페이서 재료 층(210), 제2 스페이서 재료 층(211), 및 제4 스페이서 재료 층(214)을 포함한다. 제5 게이트 스페이서(234)와 비교하여, 제6 게이트 스페이서(244)는 두께 부스터 층인 제3 스페이서 재료 층(212)을 포함하지 않는다. 제5 게이트 스페이서(234) 및 제6 게이트 스페이서(244)에서, 제1 스페이서 재료 층(210)은 제1 두께(T1)를 차지하고, 제2 스페이서 재료 층(211)은 제2 두께(T2)를 차지하고, 제3 스페이서 재료 층(212)이 제3 두께(T3)를 차지하고, 제4 스페이서 재료 층(214)은 제4 두께(T4)를 차지한다. 제1 두께의 T1은 제1 스페이서 재료 층(210)의 성막시의 두께와 유사하고 약 2.5 nm와 약 3.0 nm 사이에 있다. 제2 두께의 T2는 제2 스페이서 재료 층(211)의 성막시의 두께와 유사하고 약 2.5 nm와 약 3.0 nm 사이에 있다. 제3 스페이서 재료 층(212)이 에칭백에 노출되었기 때문에, 제3 두께(T3)는 제3 스페이서 재료 층(212)의 성막시의 두께보다 더 작고 약 7 nm와 약 19 nm 사이에 있다. 제4 스페이서 재료 층(214)이 에칭에 노출되었기 때문에, 제4 두께(T4)는 제4 스페이서 재료 층(214)의 성막시의 두께보다 더 작고 약 4 nm와 약 5.5 nm 사이에 있다. 결과적으로, X 방향을 따르는 제5 게이트 스페이서(234)의 두께는 약 14 nm와 약 30 nm 사이에 있을 수도 있고, X 방향을 따르는 제6 게이트 스페이서(244)의 두께는 약 9 nm와 약 12 nm 사이에 있을 수도 있다. 도 33에서 예시되는 바와 같이, 제1 채널 길이(L1)는 약 74 nm와 약 6 ㎛(6000 nm) 사이에 있을 수도 있고 제2 채널 길이(L2)는 74 nm 미만일 수도 있다. 제5 게이트 스페이서(234)는 제1 채널 영역(C1)을 제1 거리(D1)만큼 제1 소스/드레인 피쳐(218-1)로부터 떨어지게 이격시키는 것을 돕는다. 제1 거리(D1)는, 제1 소스/드레인 피쳐(218-1)가 제5 게이트 스페이서(234)를 언더컷하지 않는 경우의 제5 게이트 스페이서(234)의 두께와 유사할 수도 있다. 제1 거리(D1)는 블록(506)에서 형성되는 LDD 구역에 걸쳐 있다. 제6 게이트 스페이서(244)는 제2 채널 영역(C2)을 제2 거리(D2)만큼 제2 소스/드레인 피쳐(218-2)로부터 떨어지게 이격시키는 것을 돕는다. 제2 거리(D2)는 제2 소스/드레인 피쳐(218-2)가 제6 게이트 스페이서(244)를 언더컷하지 않는 경우의 제6 게이트 스페이서(244)의 두께와 유사할 수도 있다. 제2 거리(D2)는 블록(506)에서 형성되는 LDD 구역에 걸쳐 있다. 도 33에서 표현되는 몇몇 예에서, 제2 소스/드레인 피쳐(218-2)는 제6 게이트 스페이서(244)를 언더컷하고 제2 거리(D2)는 제6 게이트 스페이서(244)의 두께보다 더 작다. 더 긴 제1 채널 길이(L1) 및 더 두꺼운 제5 게이트 스페이서(234) 때문에, 제5 트랜지스터(274)는 약 3.3 V와 약 5.0 V 사이의 동작 전압을 가질 수도 있고, 그 결과, 그것을 고전압 또는 I/O 애플리케이션에 적합하게 만들 수도 있다.
도 23을 참조하면, 방법(500)은 추가적인 프로세스가 수행되는 블록(524)을 포함한다. 그러한 추가적인 프로세스는 상기에서 설명했으며 간결성을 위해 여기서는 생략하였다.
제1 게이트 스페이서(230), 제3 게이트 스페이서(232) 및 제5 게이트 스페이서(234)는 X 방향을 따라 유사한 두께를 공유한다. 유사한 두께에도 불구하고, 제1 게이트 스페이서(230), 제3 게이트 스페이서(232) 및 제5 게이트 스페이서(234)는 상이한 구조체를 갖는다. 도 11에서 도시되는 바와 같이, 제1 게이트 스페이서(230)는 제1 게이트 구조체(250)에 인접한 제1 스페이서 재료 층(210), 제1 스페이서 재료 층(210) 상에 배치되는 제2 스페이서 재료 층(211), 제2 스페이서 재료 층(211) 상에서 그리고 그것을 따라 배치되는 제3 스페이서 재료 층(212), 및 제3 스페이서 재료 층(212) 상의 측벽 상의 그리고 제2 스페이서 재료 층(211)의 상부 표면 상의 제4 스페이서 재료 층(214)을 포함한다. 제1 게이트 스페이서(230)에서, 제3 스페이서 재료 층(212)은 제2 스페이서 재료 층(211)과 제4 스페이서 재료 층(214) 사이에서 배치되고, 제2 스페이서 재료 층(211)은 제1 스페이서 재료 층(210)과 제3 스페이서 재료 층(212) 사이에서 끼인다. 도 22에서 도시되는 바와 같이, 제3 게이트 스페이서(232)는 제1 게이트 구조체(250)의 측벽을 따라 배치되는 제3 스페이서 재료 층(212), 제3 스페이서 재료 층(212)의 측벽을 따라 배치되는 제1 스페이서 재료 층(210), 제1 스페이서 재료 층(210) 상에 배치되는 제2 스페이서 재료 층(211), 및 제2 스페이서 재료 층(211)의 측벽 및 상부 표면 상의 제4 스페이서 재료 층(214)을 포함한다. 제3 게이트 스페이서(232)에서, 제1 스페이서 재료 층(210)은 제3 스페이서 재료 층(212)과 제2 스페이서 재료 층(211) 사이에서 배치되고, 제2 스페이서 재료 층(211)은 제1 스페이서 재료 층(210)과 제4 스페이서 재료 층(210) 사이에 끼인다. 도 33에서 도시되는 바와 같이, 제5 게이트 스페이서(234)는 제1 게이트 구조체(250)의 측벽 및 제1 핀 구조체(204-1)의 상부 표면을 따라 배치되는 제1 스페이서 재료 층(210), 제1 스페이서 재료 층(210) 상에 배치되는 제3 스페이서 재료 층(212), 제3 스페이서 재료 층(212)의 측벽 상에 배치되는 제2 스페이서 재료 층(211), 및 제2 스페이서 재료 층(211)의 측벽 상의 제4 스페이서 재료 층(214)을 포함한다. 제5 게이트 스페이서(234)에서, 제3 스페이서 재료 층(212)은 제1 스페이서 재료 층(210)과 제2 스페이서 재료 층(211) 사이에서 배치되고, 제2 스페이서 재료 층(211)은 제3 스페이서 재료 층(212)과 제4 스페이서 재료 층(214) 사이에 끼인다.
제2 게이트 스페이서(240), 제4 게이트 스페이서(242) 및 제6 게이트 스페이서(244)는 X 방향을 따라 유사한 두께를 공유한다. 제2 게이트 스페이서(240), 제4 게이트 스페이서(242) 및 제6 게이트 스페이서(244)도 또한 유사한 구조체를 공유한다. 도 11, 도 22, 및 도 33에서 도시되는 바와 같이, 제2 게이트 스페이서(240), 제4 게이트 스페이서(242) 및 제6 게이트 스페이서(244)의 각각은, 제2 게이트 구조체(260)에 인접한 제1 스페이서 재료 층(210), 제1 스페이서 재료 층(210)의 측벽 및 상부 대향 표면 상에 배치되는 제2 스페이서 재료 층(211), 및 제2 스페이서 재료 층(211)의 측벽 및 상부 대향 표면 상에 배치되는 제4 스페이서 재료 층(214)을 포함한다. 상기에서 설명되는 바와 같이, 제2 게이트 스페이서(240), 제4 게이트 스페이서(242) 및 제6 게이트 스페이서(244)는 제3 스페이서 재료 층(212)이 없다. 두께 부스터 층이 없다면, 제2 게이트 스페이서(240), 제4 게이트 스페이서(242) 및 제6 게이트 스페이서(244)는, 각각, 제1 게이트 스페이서(230), 제3 게이트 스페이서(232) 및 제5 게이트 스페이서(234)보다 더 얇다.
제한하도록 의도되는 것은 아니지만, 본 개시의 하나 이상의 실시형태는 이점을 제공한다. 예를 들면, 본 개시는 반도체 디바이스의 I/O 디바이스 영역 및 코어 디바이스 영역에서 상이한 게이트 스페이서를 제공한다. 이들 상이한 게이트 스페이서는 다층 구조체를 포함한다. I/O 디바이스 영역에서의 게이트 스페이서는 두께 부스터 층을 포함하고, 한편 코어 디바이스 영역에서의 게이트 스페이서는 두께 부스터 층이 없다. 결과적으로, I/O 디바이스 영역에서의 게이트 스페이서는 코어 디바이스 영역에서의 게이트 스페이서보다 더 두껍다. I/O 디바이스에서의 더 두꺼운 게이트 스페이서 게이트 구조체를 소스/드레인 피쳐로부터 더 멀리 떨어지게 이격시켜 HCI 관련 고장의 발생을 감소시킨다. 두께 부스터 층의 재료는, 다른 스페이서 재료 층과 관련하여 선택적으로 에칭되거나 또는 제거될 수 있도록 선택된다. 본 개시는 또한 반도체 디바이스의 I/O 디바이스 영역 및 코어 디바이스 영역에서 상이한 게이트 스페이서를 형성하기 위한 방법을 개시한다.
몇몇 실시형태에 따르면, 본 개시는 반도체 디바이스를 제공한다. 반도체 디바이스는 제1 영역에서 제1 트랜지스터 그리고 제2 영역에서 제2 트랜지스터를 포함한다. 제1 트랜지스터는 제1 방향을 따라 길이 방향으로 연장되는 제1 게이트 구조체, 및 제1 게이트 구조체의 측벽 위의 제1 게이트 스페이서 층, 제2 게이트 스페이서 층, 및 제3 게이트 스페이서 층을 포함한다. 제2 트랜지스터는 제1 방향을 따라 길이 방향으로 연장되는 제2 게이트 구조체, 및 제2 게이트 구조체의 측벽 위의 제1 게이트 스페이서 층 및 제3 게이트 스페이서 층을 포함한다. 제1 게이트 스페이서 층, 제2 게이트 스페이서 층 및 제3 게이트 스페이서 층은 상이한 조성을 갖는다. 제3 게이트 스페이서 층은 제2 영역에서 제1 게이트 스페이서 층 바로 위에 있다.
몇몇 실시형태에서, 제1 영역에서, 제2 게이트 스페이서 층은 제1 게이트 스페이서 층 위에 배치되고 제3 게이트 스페이서 층은 제2 게이트 스페이서 층 위에 배치된다. 몇몇 실시형태에서, 제1 방향에 수직인 제2 방향을 따르는 제1 게이트 구조체의 폭은 제2 방향을 따르는 제2 게이트 구조체의 폭보다 더 크다. 몇몇 구현예에서, 제2 게이트 스페이서 층은 실리콘 산화물을 포함한다. 몇몇 실시형태에서, 제1 게이트 스페이서 층은 실리콘 산탄질화물을 포함한다. 몇몇 예에서, 제3 게이트 스페이서 층은 실리콘 질화물을 포함한다. 몇몇 실시형태에서, 제3 게이트 스페이서 층은 실리콘 질화물을 포함한다. 몇몇 예에서, 제1 게이트 스페이서 층은 제1 두께를 가지고, 제2 게이트 스페이서 층은 제2 두께를 가지며, 제3 게이트 스페이서 층은 제3 두께를 갖는다. 제2 두께는 제1 두께 및 제3 두께보다 더 크다. 몇몇 구현예에서, 제3 두께는 제1 두께보다 더 크다.
다른 실시형태에 따르면, 본 개시는 반도체 디바이스를 포함하는 IC 디바이스를 제공한다. 반도체 디바이스는 제1 영역에서 제1 트랜지스터 그리고 제2 영역에서 제2 트랜지스터를 포함한다. 제1 트랜지스터는 제1 방향을 따라 길이 방향으로 연장되는 제1 게이트 구조체, 및 제1 게이트 구조체의 측벽 위의 제1 게이트 스페이서 층, 제2 게이트 스페이서 층, 제3 게이트 스페이서 층, 및 제4 게이트 스페이서 층을 포함한다. 제2 트랜지스터는 제1 방향을 따라 길이 방향으로 연장되는 제2 게이트 구조체, 및 제2 게이트 구조체의 측벽 위의 제1 게이트 스페이서 층, 제3 게이트 스페이서 층 및 제4 게이트 스페이서 층을 포함한다. 제4 게이트 스페이서 층, 제3 게이트 스페이서 층, 및 제2 게이트 스페이서 층은 상이한 조성을 갖는다. 제3 게이트 스페이서 층은 제2 영역에서 제1 게이트 스페이서 층 바로 위에 있다.
몇몇 실시형태에서, 제1 영역에서, 제2 게이트 스페이서 층은 제1 게이트 스페이서 층 위에 배치되고, 제3 게이트 스페이서 층은 제2 게이트 스페이서 층 위에 배치되고, 제4 게이트 스페이서 층은 제3 게이트 스페이서 층 위에 배치된다. 제1 영역은 입력/출력 영역이고 제2 영역은 코어 디바이스 영역이다. 몇몇 실시형태에서, 제1 방향에 수직인 제2 방향을 따르는 제1 게이트 구조체의 폭은 제2 방향을 따르는 제2 게이트 구조체의 폭보다 더 크다. 몇몇 구현예에서, 제2 게이트 스페이서 층은 실리콘 산화물을 포함한다. 몇몇 예에서, 제1 게이트 스페이서 층 및 제3 게이트 스페이서 층은 실리콘 산탄질화물을 포함한다. 몇몇 예에서, 제4 게이트 스페이서 층은 실리콘 질화물을 포함한다. 몇몇 구현예에서, 제1 게이트 스페이서 층은 제1 두께를 가지고, 제2 게이트 스페이서 층은 제2 두께를 가지고, 제3 게이트 스페이서 층은 제3 두께를 가지며, 제4 게이트 스페이서 층은 제4 두께를 갖는다. 제2 두께는 제1 두께, 제3 두께, 및 제4 두께보다 더 크다.
다른 실시형태에 따르면, 본 개시는 방법을 제공한다. 방법은, 기판의 제1 영역 위에 제1 더미 게이트 스택을 그리고 기판의 제2 영역 위에 제2 더미 게이트 스택을 성막하는 것, 제1 더미 게이트 스택 및 제2 더미 게이트 스택 위에 제1 스페이서 재료 층을 성막하는 것, 제1 스페이서 재료 층 위에 제2 스페이서 재료 층을 성막하는 것, 제2 스페이서 재료 층을 에칭백하는 것, 제2 영역에서 제2 스페이서 재료 층을 선택적으로 제거하는 것, 선택적으로 제거한 이후, 제1 더미 게이트 스택 및 제2 더미 게이트 스택 위에 제3 스페이서 재료 층을 성막하는 것, 및 제1 더미 게이트 스택의 측벽을 따라 제1 게이트 스페이서를 그리고 제2 더미 게이트 스택의 측벽을 따라 제2 게이트 스페이서를 형성하도록 제1 스페이서 재료 층, 제2 스페이서 재료 층, 및 제3 스페이서 재료 층을 에칭하는 것을 포함한다. 제1 스페이서 재료 층, 제2 스페이서 재료 층 및 제3 스페이서 재료 층은 상이한 조성을 갖는다.
몇몇 실시형태에서, 제1 스페이서 재료 층은 실리콘 산탄질화물을 포함하고, 제2 스페이서 재료 층은 실리콘 산화물을 포함하고, 제3 스페이서 재료 층은 실리콘 질화물을 포함한다. 몇몇 구현예에서, 제2 스페이서 재료 층의 에칭백은 상부 대향 표면 상의 제2 스페이서 재료 층을 제거하는 것을 포함한다. 몇몇 예에서, 제2 스페이서 재료 층을 선택적으로 제거하는 것은, 제1 영역을 피복하고 제2 영역을 노출시키도록 포토레지스트 마스크를 형성하는 것, 및 포토레지스트 마스크를 에칭 마스크로서 사용하여 제2 영역을 에칭하는 것을 포함한다.
전술한 내용은 여러 가지 실시형태의 피쳐를 개략적으로 나타내었다. 기술 분야의 숙련된 자는, 그들이 동일한 목적을 실행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체 및 수정을 가할 수도 있다는 것을 인식해야 한다.
[실시예 1]
반도체 디바이스로서,
제1 영역의 제1 트랜지스터; 및
제2 영역의 제2 트랜지스터
를 포함하고,
상기 제1 트랜지스터는:
제1 방향을 따라 길이 방향으로 연장되는 제1 게이트 구조체, 및
상기 제1 게이트 구조체의 측벽 위의 제1 게이트 스페이서 층, 제2 게이트 스페이서 층, 및 제3 게이트 스페이서 층
을 포함하고,
상기 제2 트랜지스터는:
상기 제1 방향을 따라 길이 방향으로 연장되는 제2 게이트 구조체, 및
상기 제2 게이트 구조체의 측벽 위의 상기 제1 게이트 스페이서 층 및 상기 제3 게이트 스페이서 층
을 포함하고,
상기 제1 게이트 스페이서 층, 상기 제2 게이트 스페이서 층 및 상기 제3 게이트 스페이서 층은 상이한 조성을 가지며,
상기 제3 게이트 스페이서 층은 상기 제2 영역에서 상기 제1 게이트 스페이서 층 바로 위에 있는 것인, 반도체 디바이스.
[실시예 2]
실시예 1에 있어서,
상기 제1 영역에서, 상기 제2 게이트 스페이서 층은 상기 제1 게이트 스페이서 층 위에 배치되고, 상기 제3 게이트 스페이서 층은 상기 제2 게이트 스페이서 층 위에 배치되는 것인, 반도체 디바이스.
[실시예 3]
실시예 1에 있어서,
상기 제1 방향에 수직인 제2 방향을 따르는 상기 제1 게이트 구조체의 폭은 상기 제2 방향을 따르는 상기 제2 게이트 구조체의 폭보다 더 큰 것인, 반도체 디바이스.
[실시예 4]
실시예 1에 있어서,
상기 제2 게이트 스페이서 층은 실리콘 산화물을 포함하는 것인, 반도체 디바이스.
[실시예 5]
실시예 1에 있어서,
상기 제1 게이트 스페이서 층은 실리콘 산탄질화물(silicon oxycarbonitride)을 포함하는 것인, 반도체 디바이스.
[실시예 6]
실시예 1에 있어서,
상기 제3 게이트 스페이서 층은 실리콘 질화물(silicon nitride)을 포함하는 것인, 반도체 디바이스.
[실시예 7]
실시예 1에 있어서,
상기 제3 게이트 스페이서 층은 실리콘 질화물을 포함하는 것인, 반도체 디바이스.
[실시예 8]
실시예 1에 있어서,
상기 제1 게이트 스페이서 층은 제1 두께를 가지고, 상기 제2 게이트 스페이서 층은 제2 두께를 가지며, 상기 제3 게이트 스페이서 층은 제3 두께를 가지되,
상기 제2 두께는 상기 제1 두께 및 상기 제3 두께보다 더 큰 것인, 반도체 디바이스.
[실시예 9]
실시예 8에 있어서,
상기 제3 두께는 상기 제1 두께보다 더 큰 것인, 반도체 디바이스.
[실시예 10]
반도체 디바이스로서,
제1 영역의 제1 트랜지스터; 및
제2 영역의 제2 트랜지스터
를 포함하고,
상기 제1 트랜지스터는:
제1 방향을 따라 길이 방향으로 연장되는 제1 게이트 구조체, 및
상기 제1 게이트 구조체의 측벽 위의 제1 게이트 스페이서 층, 제2 게이트 스페이서 층, 제3 게이트 스페이서 층, 및 제4 게이트 스페이서 층
을 포함하고,
상기 제2 트랜지스터는:
상기 제1 방향을 따라 길이 방향으로 연장되는 제2 게이트 구조체, 및
상기 제2 게이트 구조체의 측벽 위의 상기 제1 게이트 스페이서 층, 상기 제3 게이트 스페이서 층 및 상기 제4 게이트 스페이서 층
을 포함하고,
상기 제4 게이트 스페이서 층, 상기 제3 게이트 스페이서 층, 및 상기 제2 게이트 스페이서 층은 상이한 조성을 가지며,
상기 제3 게이트 스페이서 층은 상기 제2 영역에서 상기 제1 게이트 스페이서 층 바로 위에 있는 것인, 반도체 디바이스.
[실시예 11]
실시예 10에 있어서,
상기 제1 영역에서, 상기 제2 게이트 스페이서 층은 상기 제1 게이트 스페이서 층 위에 배치되고, 상기 제3 게이트 스페이서 층은 상기 제2 게이트 스페이서 층 위에 배치되고, 상기 제4 게이트 스페이서 층은 상기 제3 게이트 스페이서 층 위에 배치되고,
상기 제1 영역은 입력/출력 영역이고 상기 제2 영역은 코어(core) 디바이스 영역인 것인, 반도체 디바이스.
[실시예 12]
실시예 10에 있어서,
상기 제1 방향에 수직인 제2 방향을 따르는 상기 제1 게이트 구조체의 폭은 상기 제2 방향을 따르는 상기 제2 게이트 구조체의 폭보다 더 큰 것인, 반도체 디바이스.
[실시예 13]
실시예 10에 있어서,
상기 제2 게이트 스페이서 층은 실리콘 산화물을 포함하는 것인, 반도체 디바이스.
[실시예 14]
실시예 10에 있어서,
상기 제1 게이트 스페이서 층 및 상기 제3 게이트 스페이서 층은 실리콘 산탄질화물을 포함하는 것인, 반도체 디바이스.
[실시예 15]
실시예 10에 있어서,
상기 제4 게이트 스페이서 층은 실리콘 질화물을 포함하는 것인, 반도체 디바이스.
[실시예 16]
실시예 10에 있어서,
상기 제1 게이트 스페이서 층은 제1 두께를 가지고, 상기 제2 게이트 스페이서 층은 제2 두께를 가지고, 상기 제3 게이트 스페이서 층은 제3 두께를 가지며, 상기 제4 게이트 스페이서 층은 제4 두께를 가지되,
상기 제2 두께는 상기 제1 두께, 상기 제3 두께, 및 상기 제4 두께보다 더 큰 것인, 반도체 디바이스.
[실시예 17]
방법으로서,
기판의 제1 영역 위에 제1 더미 게이트 스택을 그리고 기판의 제2 영역 위에 제2 더미 게이트 스택을 성막하는 단계;
상기 제1 더미 게이트 스택 및 상기 제2 더미 게이트 스택 위에 제1 스페이서 재료 층을 성막하는 단계;
상기 제1 스페이서 재료 층 위에 제2 스페이서 재료 층을 성막하는 단계;
상기 제2 스페이서 재료 층을 에칭백하는 단계;
상기 제2 영역에서 상기 제2 스페이서 재료 층을 선택적으로 제거하는 단계;
상기 선택적으로 제거하는 단계 이후, 상기 제1 더미 게이트 스택 및 상기 제2 더미 게이트 스택 위에 제3 스페이서 재료 층을 성막하는 단계; 및
상기 제1 더미 게이트 스택의 측벽을 따라 제1 게이트 스페이서를 그리고 상기 제2 더미 게이트 스택의 측벽을 따라 제2 게이트 스페이서를 형성하도록 상기 제1 스페이서 재료 층, 상기 제2 스페이서 재료 층, 및 상기 제3 스페이서 재료 층을 에칭하는 단계
를 포함하되,
상기 제1 스페이서 재료 층, 상기 제2 스페이서 재료 층 및 상기 제3 스페이서 재료 층은 상이한 조성을 갖는 것인, 방법.
[실시예 18]
실시예 17에 있어서,
상기 제1 스페이서 재료 층은 실리콘 산탄질화물을 포함하고,
상기 제2 스페이서 재료 층은 실리콘 산화물을 포함하고, 그리고
상기 제3 스페이서 재료 층은 실리콘 질화물을 포함하는 것인, 방법.
[실시예 19]
실시예 17에 있어서,
상기 제2 스페이서 재료 층을 에칭백하는 단계는 상부 대향 표면(top-facing surface) 상의 상기 제2 스페이서 재료 층을 제거하는 단계를 포함하는 것인, 방법.
[실시예 20]
실시예 17에 있어서,
상기 제2 스페이서 재료 층을 선택적으로 제거하는 단계는:
상기 제1 영역을 피복하고 상기 제2 영역을 노출시키도록 포토레지스트 마스크를 형성하는 단계; 및
상기 포토레지스트 마스크를 에칭 마스크로서 사용하여 상기 제2 영역을 에칭하는 단계
를 포함하는 것인, 방법.

Claims (10)

  1. 반도체 디바이스로서,
    제1 영역의 제1 트랜지스터 - 상기 제1 트랜지스터는:
    제1 방향을 따라 길이 방향으로 연장되는 제1 게이트 구조체;
    상기 제1 게이트 구조체의 측벽 위의 제1 게이트 스페이서 층, 제2 게이트 스페이서 층, 및 제3 게이트 스페이서 층; 및
    상기 제1 게이트 구조체의 측벽으로부터 상기 제1 방향에 수직인 제2 방향을 따라 제1 거리만큼 이격된 제1 소스/드레인 피쳐
    를 포함함;
    제2 영역의 제2 트랜지스터 - 상기 제2 트랜지스터는:
    상기 제1 방향을 따라 길이 방향으로 연장되는 제2 게이트 구조체;
    상기 제2 게이트 구조체의 측벽 위의 상기 제2 게이트 스페이서 층 및 상기 제3 게이트 스페이서 층; 및
    상기 제2 게이트 구조체의 측벽으로부터 상기 제2 방향을 따라 제2 거리만큼 이격된 제2 소스/드레인 피쳐
    를 포함함 - ; 및
    상기 제3 게이트 스페이서 층에 직접 접촉하고 상기 제1 및 제2 소스/드레인 피쳐 위의 층간 유전체(interlayer dielectric; ILD) 층
    을 포함하고,
    상기 제1 게이트 스페이서 층, 상기 제2 게이트 스페이서 층 및 상기 제3 게이트 스페이서 층은 상이한 조성을 가지며,
    상기 제1 게이트 스페이서 층은 상기 제1 게이트 구조체와 직접 접촉하고, 상기 제1 게이트 스페이서 층의 두께는 상기 제2 게이트 스페이서 층 및 상기 제3 게이트 스페이서 층의 두께보다 크며,
    상기 제1 게이트 스페이서 층의 유전 상수는 상기 제2 게이트 스페이서 층 및 상기 제3 게이트 스페이서 층의 유전 상수보다 작고,
    상기 제3 게이트 스페이서 층은 상기 제2 영역에서 상기 제2 게이트 스페이서 층의 측벽 상에 바로 있고,
    상기 제3 게이트 스페이서 층은 상기 제2 게이트 스페이서 층의 상부 대향 표면(top-facing surface) 상에 배치되고,
    상기 제1 거리는 상기 제2 방향을 따르는 상기 제1, 제2, 및 제3 게이트 스페이서 층의 총 폭과 동일하고, 상기 제2 거리는 상기 제2 방향을 따르는 상기 제2 및 제3 게이트 스페이서 층의 총 폭과 동일한 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 영역에서, 상기 제2 게이트 스페이서 층은 상기 제1 게이트 스페이서 층 위에 배치되고, 상기 제3 게이트 스페이서 층은 상기 제2 게이트 스페이서 층 위에 배치되는 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제2 방향을 따르는 상기 제1 게이트 구조체의 폭은 상기 제2 방향을 따르는 상기 제2 게이트 구조체의 폭보다 더 큰 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제1 게이트 스페이서 층은 3.9보다 작은 유전 상수를 가지는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제2 게이트 스페이서 층은 실리콘 산탄질화물(silicon oxycarbonitride)을 포함하는 것인, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 제3 게이트 스페이서 층은 실리콘 질화물(silicon nitride)을 포함하는 것인, 반도체 디바이스.
  7. 삭제
  8. 삭제
  9. 반도체 디바이스로서,
    제1 영역의 제1 트랜지스터 - 상기 제1 트랜지스터는:
    제1 방향을 따라 길이 방향으로 연장되는 제1 게이트 구조체; 및
    상기 제1 게이트 구조체의 측벽 위의 제1 게이트 스페이서 층, 제2 게이트 스페이서 층, 제3 게이트 스페이서 층, 및 제4 게이트 스페이서 층
    을 포함함 - ;
    제2 영역의 제2 트랜지스터 - 상기 제2 트랜지스터는:
    상기 제1 방향을 따라 길이 방향으로 연장되는 제2 게이트 구조체; 및
    상기 제2 게이트 구조체의 측벽 위의 상기 제1 게이트 스페이서 층, 상기 제3 게이트 스페이서 층 및 상기 제4 게이트 스페이서 층
    을 포함함 - ; 및
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 주위의 층간 유전체(interlayer dielectric; ILD) 층
    을 포함하고,
    상기 제4 게이트 스페이서 층, 상기 제3 게이트 스페이서 층, 및 상기 제2 게이트 스페이서 층은 상이한 조성을 가지며,
    상기 제3 게이트 스페이서 층은 상기 제2 영역에서 상기 제1 게이트 스페이서 층의 측벽 상에 바로 있고,
    상기 제2 게이트 스페이서 층은 상기 제1 게이트 스페이서 층의 상부 대향 표면 상에 배치되고,
    상기 ILD 층은 상기 제1 게이트 구조체로부터 상기 제1 방향에 수직인 제2 방향을 따라 상기 제1, 제2, 제3, 및 제4 게이트 스페이서 층의 총 폭과 동일한 제1 거리만큼 이격되고,
    상기 ILD 층은 상기 제2 게이트 구조체로부터 상기 제2 방향을 따라 상기 제1, 제3, 및 제4 게이트 스페이서 층의 총 폭과 동일한 제2 거리만큼 이격되는 것인, 반도체 디바이스.
  10. 방법으로서,
    기판의 제1 영역 위에 제1 더미 게이트 스택을 그리고 기판의 제2 영역 위에 제2 더미 게이트 스택을 성막하는 단계;
    상기 제1 더미 게이트 스택 및 상기 제2 더미 게이트 스택 위에 제1 스페이서 재료 층을 성막하는 단계;
    상기 제1 스페이서 재료 층 위에 제2 스페이서 재료 층을 성막하는 단계;
    상기 제2 스페이서 재료 층을 에칭백하는 단계;
    상기 제2 영역에서 상기 제2 스페이서 재료 층을 선택적으로 제거하는 단계;
    상기 선택적으로 제거하는 단계 이후, 상기 제1 더미 게이트 스택 및 상기 제2 더미 게이트 스택 위에 제3 스페이서 재료 층을 성막하는 단계; 및
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