CN116261321A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，包括：提供衬底，包括器件单元区，器件单元区的衬底顶部形成有多个沟道结构，相邻沟道结构之间形成有介电墙，沿第一方向，沟道结构所在的区域包括有效区和待切割区；去除待切割区的沟道结构；去除位于待切割区的侧部且覆盖沟道结构侧壁的介电墙；在衬底顶部形成横跨沟道结构、以及位于沟道结构之间的介电墙的伪栅结构；去除待切割区的沟道结构、以及去除位于待切割区的侧部且覆盖沟道结构侧壁的介电墙之后，在伪栅结构两侧的沟道叠层中形成源漏掺杂层，待切割区侧部的源漏掺杂层还沿第二方向延伸覆盖部分宽度的介电墙端面。提高了源漏互连结构与源漏掺杂层之间的电连接性能。

Description

半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小、以及半导体器件高度集成化的发展，金属氧化物半导体(MOS)器件的关键尺寸也不断缩小，栅极长度和栅极间距也随之缩小至更小的尺寸，相应地，半导体器件的制作工艺也在不断的改进中，以满足人们对器件性能的要求。

SRAM器件的可靠性对于保证电学应用的稳定和安全的操作来说是至关重要的，目前，对于SRAM的制造流程以及可靠性都有待改进。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于提高半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底，包括器件单元区；沟道结构层，位于所述器件单元区的所述衬底上，所述沟道结构沿第一方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向，在所述器件单元区中，所述沟道结构层包括第一类沟道结构层和第二类沟道结构层，沿所述第一方向，所述第一类沟道结构层的端部相对于同侧的第二类沟道结构层的端部向内缩进；介电墙，位于相邻所述沟道结构层之间的衬底上，且所述介电墙覆盖所述沟道结构的相对侧壁；器件栅极结构，位于所述衬底的顶部且横跨所述沟道结构层和介电墙，所述器件栅极结构覆盖所述沟道结构层和介电墙的部分顶部和部分侧壁、以及所述介电墙的部分顶部；源漏掺杂层，位于所述器件栅极结构两侧的沟道结构层中，且在所述第一类沟道结构层的端部向内缩进的位置处，所述第二类沟道结构层中的源漏掺杂层还沿所述第二方向延伸覆盖部分宽度的所述介电墙端面。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供衬底，包括器件单元区，所述器件单元区的衬底顶部形成有多个沟道结构，所述沟道结构沿第一方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向，相邻所述沟道结构之间形成有介电墙，所述介电墙覆盖所述沟道结构的相对侧壁，沿所述第一方向，所述沟道结构所在的区域包括有效区和待切割区；去除所述待切割区的沟道结构；去除位于所述待切割区的侧部且覆盖所述沟道结构侧壁的介电墙；去除所述待切割区的沟道结构后，在所述衬底顶部形成横跨所述沟道结构、以及位于所述沟道结构之间的介电墙的伪栅结构，所述伪栅结构覆盖所述沟道结构的部分顶部和部分侧壁、以及所述介电墙的部分顶部；去除所述待切割区的沟道结构、以及去除位于所述待切割区的侧部且覆盖所述沟道结构侧壁的介电墙之后，在所述伪栅结构两侧的沟道叠层中形成源漏掺杂层，所述待切割区侧部的源漏掺杂层还沿所述第二方向延伸覆盖部分宽度的所述介电墙端面。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供一种半导体结构的形成方法，去除位于待切割区的侧部且覆盖沟道结构侧壁的介电墙，在所述伪栅结构两侧的沟道叠层中形成源漏掺杂层的过程中，增大了形成在待切割区侧部的源漏掺杂层的空间位置，使得所述待切割区侧部的源漏掺杂层还沿所述第二方向延伸覆盖部分宽度的所述介电墙端面，这有利于增大待切割区侧部的源漏掺杂层的体积，相应的，也使后续工艺制程形成的源漏互连结构与位于待切割区侧部的源漏掺杂层的接触面积变大，提高了所述源漏互连结构与源漏掺杂层之间的电连接性能，从而提高了所述半导体结构的性能。

附图说明

图1是一种半导体结构对应的结构示意图；

图2至图5是本发明半导体结构一实施例的结构示意图；

图6至图22是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

目前半导体结构的性能有待提高。现结合一种半导体结构，分析半导体结构的性能有待提高的原因。

图1是一种半导体结构对应的结构示意图。

参考图1，衬底(图未示)，包括器件单元区10A；沟道结构层11，位于所述器件单元区10A的所述衬底上，所述沟道结构层11沿所述第一方向(如图1中X方向所示)延伸且沿第二方向(如图2中Y方向所示)排列，所述第一方向垂直于第二方向，在所述器件单元区10A中，所述沟道结构层11包括第一类沟道结构层21和第二类沟道结构层22，沿所述第一方向，所述第一类沟道结构层21的端部相对于同侧的第二类沟道结构层22的端部向内缩进；介电墙12，位于相邻所述沟道结构层11之间的衬底上，且所述介电墙12覆盖所述沟道结构层11的侧壁；栅极结构13，位于所述衬底的顶部且横跨所述沟道结构层11和介电墙12，所述栅极结构13覆盖所述沟道结构层11和介电墙12的部分顶部和部分侧壁、以及所述介电墙12的部分顶部；源漏掺杂层(图未示)，位于所述栅极结构13两侧的沟道结构层11中。

经研究发现，在所述第一类沟道结构层21的端部向内缩进的位置处，第二类沟道结构层22的端部相对于所述第一类沟道结构层21的端部向外凸出，所述介电墙12的端部也相对于所述第一类沟道结构层21的端部向外凸出，由于介电墙12覆盖所述第二类沟道结构层22的侧壁，在所述第一类沟道结构层21的端部向内缩进的位置处形成源漏掺杂层的过程中，所述介电墙12会阻挡所述源漏掺杂层在第二方向上的形成空间位置，使所述源漏掺杂层与后续工艺制程形成的源漏互连结构的接触面积变小(如图1中虚线圈中所示)，降低了所述源漏互连结构与源漏掺杂层之间的电连接性能，增大了形成所述源漏互连结构的工艺难度，从而降低了所述半导体结构的性能。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，包括器件单元区，所述器件单元区的衬底顶部形成有多个沟道结构，所述沟道结构沿第一方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向，相邻所述沟道结构之间形成有介电墙，所述介电墙覆盖所述沟道结构的相对侧壁，沿所述第一方向，所述沟道结构所在的区域包括有效区和待切割区；去除所述待切割区的沟道结构；去除位于所述待切割区的侧部且覆盖所述沟道结构侧壁的介电墙；去除所述待切割区的沟道结构后，在所述衬底顶部形成横跨所述沟道结构、以及位于所述沟道结构之间的介电墙的伪栅结构，所述伪栅结构覆盖所述沟道结构的部分顶部和部分侧壁、以及所述介电墙的部分顶部；去除所述待切割区的沟道结构、以及去除位于所述待切割区的侧部且覆盖所述沟道结构侧壁的介电墙之后，在所述伪栅结构两侧的沟道叠层中形成源漏掺杂层，所述待切割区侧部的源漏掺杂层还沿所述第二方向延伸覆盖部分宽度的所述介电墙端面。

本发明实施例提供的形成方法中，去除位于待切割区的侧部且覆盖沟道结构侧壁的介电墙，在所述伪栅结构两侧的沟道叠层中形成源漏掺杂层的过程中，增大了形成在待切割区侧部的源漏掺杂层的空间位置，使得所述待切割区侧部的源漏掺杂层还沿所述第二方向延伸覆盖部分宽度的所述介电墙端面，相应的，也使后续工艺制程形成的源漏互连结构与位于待切割区侧部的源漏掺杂层的接触面积变大，提高了所述源漏互连结构与源漏掺杂层之间的电连接性能，从而提高了所述半导体结构的性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图3是本发明半导体结构一实施例的结构示意图。其中，图2是俯视图，图3是图2沿ef方向的剖视图，图4是图2沿cd方向的剖视图，图5是图2沿ab方向的剖视图。

所述半导体结构包括：衬底202，包括器件单元区200A；沟道结构层250，位于所述器件单元区200A的所述衬底202上，所述沟道结构层250沿第一方向(如图2中X方向所示)延伸且沿第二方向(如图2中Y方向所示)平行排列，所述第二方向垂直于所述第一方向，在所述器件单元区200A中，所述沟道结构层250包括第一类沟道结构层2501和第二类沟道结构层2502，沿所述第一方向，所述第一类沟道结构层2501的端部相对于同侧的第二类沟道结构层2502的端部向内缩进；介电墙201，位于相邻所述沟道结构层250之间的衬底202上，且所述介电墙201覆盖所述沟道结构层250的相对侧壁；器件栅极结构251，位于所述衬底202的顶部且横跨所述沟道结构层250和介电墙201，所述器件栅极结构251覆盖所述沟道结构层250和介电墙201的部分顶部和部分侧壁、以及所述介电墙201的部分顶部；源漏掺杂层221，位于所述器件栅极结构251两侧的沟道结构层250中，且在所述第一类沟道结构层2501的端部向内缩进的位置处，所述第二类沟道结构层2502中的源漏掺杂层221还沿所述第二方向延伸覆盖部分宽度的所述介电墙201端面。

本实施例中，所述第一类沟道结构层2501的端部相对于同侧的第二类沟道结构层2502的端部向内缩进，介电墙201位于相邻所述沟道结构层250之间，也就是说，在所述第一类沟道结构层2501的端部向内缩进的位置处，所述介电墙201沿所述第一方向的端部相对于同侧的第二类沟道结构层2502的端部向内缩进，使得所述第二类沟道结构层2502中的源漏掺杂层221还沿所述第二方向延伸覆盖部分宽度的所述介电墙201端面，以增大源漏掺杂层221的体积，相应的，在半导体结构的工艺制程中形成的源漏互连结构与源漏掺杂层221的接触面积变大，提高了所述源漏互连结构与源漏掺杂层221之间的电连接性能，从而提高了所述半导体结构的性能。

所述衬底202为所述半导体结构的形成工艺提供工艺操作基础。

本实施例中，所述衬底202的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟中的一种或多种，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底100的材料可以是适宜于工艺需要或易于集成的材料。

本实施例中，所述半导体结构为SARM器件，所述衬底202包括存储单元区200B，且所述存储单元区200B包括相邻接且中心对称的器件单元区200A，所述器件单元区200A均包括传输门晶体管区201G、下拉晶体管区201D和上拉晶体管区201U。

具体地，所述传输门晶体管区201G和下拉晶体管区201D在所述第一方向上相邻设置，所述传输门晶体管区201G以及下拉晶体管区201D在第二方向上与所述上拉晶体管区201U相邻设置。

所述传输门晶体管区201G用于形成传输门晶体管，所述下拉晶体管区201D用于形成下拉晶体管，所述上拉晶体管区201U用于形成上拉晶体管。其中，传输门晶体管201G和下拉晶体管201D均为N型晶体管，上拉晶体管101U为P型晶体管。

本实施例中，所述半导体结构还包括：底部鳍部260，沿所述第一方向延伸且凸立于所述衬底202的顶部。

本实施例中，所述底部鳍部260与所述衬底202为一体结构。在其他实施例中，所述底部鳍部也可以是外延生长于所述衬底的半导体层，从而达到精确控制所述底部鳍部高度的目的。

本实施例中，所述底部鳍部260的材料与所述衬底202的材料相同，所述底部鳍部260的材料为硅。在其他实施例中，所述底部鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述底部鳍部的材料也可以与所述衬底的材料不同。

本实施例中，沿所述衬底202表面的法线方向上，所述沟道结构层250与所述衬底202间隔设置，且所述沟道结构层250包括一个或多个间隔设置的沟道层2001。

所述沟道层2001被器件栅极结构251覆盖的顶部、侧壁和底部用来作为沟道，本实施例中，所述沟道层2001的顶部、侧壁和底部均能够作为沟道，增大了沟道层2001中用于作为沟道的面积，从而增大了所述半导体器件的工作电流。

本实施例中，所述沟道层2001的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，所述沟道层2001的材料为硅。在其他实施例中，所述沟道层的材料根据晶体管的类型和性能决定。

沿所述第一方向，所述第一类沟道结构层2501的端部相对于同侧的第二类沟道结构层2502的端部向内缩进，在所述第一类沟道结构层2501的端部向内缩进的位置处，在所述第二类沟道结构层2502中形成源漏掺杂层221的形成工艺中，增大了形成所述源漏掺杂层221的空间位置，增大了形成所述源漏掺杂层221的体积。

本实施例中，所述第一类沟道结构层2501位于所述上拉晶体管区201U中，所述第二类沟道结构层2502位于所述传输门晶体管区201G和下拉晶体管区201D中，所述传输门晶体管区201G和下拉晶体管区201D共用所述第二类沟道结构层2502，且所述第一类沟道结构层2501露出所述传输门晶体管区201G的部分第二类沟道结构层2502。

具体地，根据SARM器件的版图设计，所述第一类沟道结构层2501的端部相对于同侧的第二类沟道结构层2502的端部向内缩进。

在其他实施例中，所述沟道结构层还可以为凸立于所述衬底上的鳍部。

所述介电墙201用于隔离器件单元区200A中相邻的所述第一类沟道结构层2501和第二类沟道结构层2502，从而尽可能地减小相邻第一类沟道结构层2501和第二类沟道结构层2502之间的距离的同时，对相邻第一类沟道结构层2501和第二类沟道结构层2502进行电隔离。

为此，本实施例中，所述介电墙201的材料为介电材料，例如，包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅和碳氮硼化硅中的一种或多种，从而保证介电墙201能够起到隔离的作用。本实施例中，介电墙201的材料为氧化硅。

本实施例中，在所述第一类沟道结构层2501的端部向内缩进的位置处，所述介电墙201沿所述第一方向的端部与所述器件栅极结构251的侧壁相齐平。

具体地，所述介电墙201沿所述第一方向的端部与所述器件栅极结构251的侧壁相齐平，在所述源漏掺杂层221的形成工艺中，增大了在所述第一类沟道结构层2501的端部向内缩进的位置处形成源漏掺杂层221的空间位置，从而提高了所述半导体结构的性能。

本实施例中，所述半导体结构还包括：隔离层205，位于所述沟道结构层250、介电墙201和器件栅极结构251露出的所述衬底202上，所述隔离层205覆盖所述沟道结构200的部分侧壁。

所述隔离层205用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离层205。

为此，所述隔离层205为介电材料，所述隔离层205的材料包括氧化硅、掺碳的氧化硅、氮氧化硅、氮化硅、掺硼的氧化硅和掺磷的氧化硅中的一种或多种。作为一种示例，所述隔离层205的材料为掺碳的氧化硅。

所述源漏掺杂层221用于作为晶体管的源区和漏区。

当形成NMOS晶体管时，所述源漏掺杂层221包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂层221包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。

需要说明的是，在所述第一类沟道结构层2501的端部向内缩进的位置处，所述第二类沟道结构层2502中的源漏掺杂层221沿所述第二方向延伸覆盖所述介电墙201端面的宽度，占所述介电墙201宽度的比例不宜过大，也不宜过小。如果所述比例过大，在所述源漏掺杂层221的形成工艺中，增加了形成所述源漏掺杂层221的工艺时间，降低了工艺效率，同时，沿所述第二方向，增大了相邻所述上拉晶体管区201U中的源漏掺杂层221之间发生短接的概率，从而影响了所述半导体结构的性能；如果所述比例过小，则容易导致在所述第一类沟道结构层2501的端部向内缩进的位置处形成的源漏掺杂层221与后续形成的源漏互连结构的接触面积变小，增大了形成所述源漏互连结构的工艺难度，降低了所述源漏互连结构与所述源漏掺杂层221之间的电连接性能，从而影响了所述半导体结构的性能。为此，本实施例中，在所述第一类沟道结构层2501的端部向内缩进的位置处，所述第二类沟道结构层2502中的源漏掺杂层221沿所述第二方向延伸覆盖所述介电墙201端面的宽度，占所述介电墙201宽度的比例为10％至100％。

本实施例中，所述半导体结构还包括：层间介质层230，位于所述器件栅极结构251露出的所述衬底202上，且所述层间介质层230覆盖所述器件栅极结构251的侧壁。

所述层间介质层230用于相邻器件之间起到隔离作用

所述层间介质层230的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。

本实施例中，所述器件栅极结构251包括环绕覆盖沟道结构层的栅极介质层、以及覆盖所述栅介质层的栅电极层。

所述栅介质层的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、SiO₂和La₂O₃中的一种或多种。本实施例中，所述栅介质层包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介质层的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al₂O₃等。

需要说明的是，栅介质层还可以包括栅氧化层，栅氧化层位于高k栅介质层和沟道层2001之间。具体地，栅氧化层的材料可以为氧化硅。

本实施例中，所述器件栅极结构251为金属栅极结构，因此，所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。

具体地，所述栅电极层包括功函数层(未示出)、以及位于功函数层上的电极层(未示出)。其中，所述功函数层用于调节晶体管的阈值电压，所述电极层用于将金属栅极结构的电性引出。

在另一些实施例中，栅电极层也可以仅包括功函数层。

本实施例中，所述半导体结构还包括：侧墙252，位于所述器件栅极结构251的侧壁。

所述侧墙252用于保护器件栅极结构251的侧壁。所述侧墙252可以为单层结构或叠层结构，所述侧墙252的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙252为单层结构，所述侧墙252的材料为氧化硅。

图6至图22是本发明半导体结构的制作方法一实施例中各步骤对应的结构示意图。

参考图6至图7，图6是俯视图，图7是图6沿AB方向的剖视图，提供衬底102，包括器件单元区100A，所述器件单元区100A的衬底102顶部形成有多个沟道结构100，所述沟道结构100沿第一方向(如图6中X方向所示)延伸且沿第二方向(如图6中Y方向所示)平行排列，所述第二方向垂直于所述第一方向，相邻所述沟道结构100之间形成有介电墙101，所述介电墙101覆盖所述沟道结构100的相对侧壁，沿所述第一方向，所述沟道结构100所在的区域包括有效区102A和待切割区102B。

所述衬底102为所述半导体结构的形成工艺提供工艺操作基础。

本实施例中，所述形成方法用于形成SRAM器件，因此，所述衬底102的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟中的一种或多种，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底102的材料可以是适宜于工艺需要或易于集成的材料。

本实施例中，提供衬底102的步骤中，所述衬底102包括存储单元区100B，且所述存储单元区100B包括相邻接且中心对称的器件单元区100A，所述器件单元区100A均包括传输门晶体管区101G、下拉晶体管区101D和上拉晶体管区101U,所述上拉晶体管区101U中的沟道结构100所在的区域包括所述待切割区102B，且所述待切割区102B与所述下拉晶体管区101D相邻。

具体地，所述传输门晶体管区101G和下拉晶体管区101D在所述第一方向上相邻设置，所述传输门晶体管区101G以及下拉晶体管区101D在第二方向上与所述上拉晶体管区101U相邻设置。

所述传输门晶体管区101G用于形成传输门晶体管，所述下拉晶体管区101D用于形成下拉晶体管，所述上拉晶体管区101U用于形成上拉晶体管。其中，传输门晶体管101G和下拉晶体管101D均为N型晶体管，上拉晶体管101U为P型晶体管。

本实施例中，所述半导体结构的形成方法还包括：所述衬底102的顶部形成有沿第一方向延伸的底部鳍部160。

所述底部鳍部160与所述衬底102为一体结构。在其他实施例中，所述底部鳍部也可以是外延生长于所述衬底的半导体层，从而达到精确控制所述底部鳍部高度的目的。

相应的，本实施例中，所述底部鳍部160的材料与所述衬底102的材料相同，所述底部鳍部160的材料为硅。在其他实施例中，所述底部鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述底部鳍部的材料也可以与所述衬底的材料不同。

本实施例中，提供衬底102的步骤中，沿所述衬底102表面的法线方向，所述沟道结构100包括多个沟道叠层1003，每一个所述沟道叠层1003包括沟道层1001和位于所述沟道层1001上的牺牲层1002。

本实施例中，牺牲层1002的材料包括硅锗；沟道层1001的材料包括硅、锗化硅、锗或Ⅲ-Ⅴ族半导体材料，且牺牲层1002和沟道层1001之间具有刻蚀选择比。

沟道结构100为后续形成悬空间隔设置的沟道层1001提供工艺基础。

作为一种示例，沟道叠层1003的数量为三个。在其他实施例中，沟道叠层的数量还可以为其他数量。

所述介电墙101用于隔离器件单元区100A中相邻所述沟道结构100，从而尽可能减小相邻所述沟道结构100之间的距离的同时，对相邻所述沟道结构100进行电隔离，有利于提高半导体结构的性能。

为此，本实施例中，所述介电墙101的材料为介电材料，例如，包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅和碳氮硼化硅中的一种或多种，从而保证介电墙101能够起到隔离的作用。本实施例中，介电墙101的材料为氧化硅。

本实施例中，所述半导体结构的形成方法还包括：所述沟道结构100和介电墙101露出的所述衬底102上形成有隔离层105，所述隔离层105覆盖所述底部鳍部160的部分侧壁。

所述隔离层105用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离层105。

为此，所述隔离层105为介电材料，所述隔离层105的材料包括氧化硅、掺碳的氧化硅、氮氧化硅、氮化硅、掺硼的氧化硅和掺磷的氧化硅中的一种或多种。作为一种示例，所述隔离层105的材料为掺碳的氧化硅。

参考图8至图10，图8是俯视图，图9是图8沿CD方向的剖视图，图10是图8沿AB方向的剖视图，去除所述待切割区102B的沟道结构100。

所述待切割区102B的沟道结构100无需用于形成器件，因此，去除所述待切割区102B的沟道结构100。而且，去除所述待切割区102B的沟道结构100为后续去除所述切割区102B的介电墙101提供了工艺基础，增大了去除所述切割区102B的介电墙101的工艺窗口。

本实施例中，去除所述待切割区102B的沟道结构100的步骤中，在所述传输门晶体管区101G中，去除位于所述待切割区102B的所述沟道结构100。

具体地，由前述可知，所述存储单元区100B用于形成6个MOS晶体管，其中，包括四个N型晶体管和两个P型晶体管，因此，为了不在上拉晶体管区101U多形成一个P型晶体管，需要在所述上拉晶体管区101U中，去除位于所述待切割区102B的所述沟道结构100。

本实施例中，去除所述待切割区的沟道结构100的工艺包括各向同性的湿法刻蚀工艺或干法刻蚀工艺。

以干法刻蚀工艺为例，所述干法刻蚀工艺包括各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，其纵向刻蚀速率远远大于横向刻蚀速率，在去除所述待切割区102B的沟道结构100的过程中，能够获得相当准确的图形传递，同时，干法刻蚀工艺具有较高的工艺可控性，降低了对所述传输门晶体管区101G、下拉晶体管区101D中的沟道结构100造成损伤的概率。

参考图11至图14，图11是俯视图，图12是图11沿CD方向的剖视图，图13是图11沿AB方向的剖视图，图14是图11沿EF方向的剖视图，去除所述待切割区102B的沟道结构100后，在所述衬底102顶部形成横跨所述沟道结构100、以及位于所述沟道结构100之间的介电墙101的伪栅结构110，所述伪栅结构110覆盖所述沟道结构100的部分顶部和部分侧壁、以及所述介电墙101的部分顶部。

所述伪栅结构110用于为后续形成器件栅极结构占据空间位置。

所述伪栅结构110的材料包括无定形硅、多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、谈氮化硅、碳氮氧化硅和非晶碳中的一种或多种。作为一种示例，所述伪栅结构110的材料为无定形硅。

具体地，无定形硅不具有晶向，因此，后续去除所述伪栅结构110的过程中，对无定形硅的刻蚀速率均一性和刻蚀效果均一性较佳，从而提高对所述伪栅结构110的去除效果。

所述伪栅结构110可以为单层结构或叠层结构。作为一种示例，所述伪栅结构110为单层结构。

需要说明的是，根据工艺要求，所述伪栅结构110和沟道结构100之间还可以形成有栅氧化层(图未示)。其中，所述栅氧化层的材料可以为氧化硅。

参考图15至图17，图15是俯视图，图16是图15沿CD方向的剖视图，图17是图15沿AB方向的剖视图，去除位于所述待切割区102B的侧部且覆盖所述沟道结构100侧壁的介电墙101。

需要说明的是，去除位于待切割区102B的侧部且覆盖沟道结构100侧壁的介电墙101，后续在所述伪栅结构110两侧的沟道结构100中形成源漏掺杂层的过程中，增大了形成在待切割区102B侧部的源漏掺杂层的空间位置，使得所述待切割区102B侧部的源漏掺杂层还沿所述第二方向(如图15中Y方向所示)延伸覆盖部分宽度的所述介电墙101端面，相应的，也使后续工艺制程形成的源漏互连结构与位于待切割区102B侧部的源漏掺杂层的接触面积变大，提高了所述源漏互连结构与源漏掺杂层之间的电连接性能，从而提高了所述半导体结构的性能。

本实施例中，在形成所述伪栅结构110后，去除所述待切割区102B侧部的所述介电墙101。

一方面，相较于先去除所述待切割区102B侧部的所述介电墙101，再形成伪栅结构110的方案，本实施在形成所述伪栅结构110后，去除所述待切割区102B侧部的所述介电墙101，省去了使用一张光罩，减少了工艺步骤，降低了工艺成本。

另一方面，在形成所述伪栅结构110后，去除所述待切割区102B侧部的所述介电墙101，能够实现所述伪栅结构110的侧壁与所述介电墙的侧壁相齐平，后续在所述伪栅结构110两侧的沟道结构100中形成源漏掺杂层的过程中，增大了形成在待切割区102B侧部的源漏掺杂层的空间位置，从而提高了所述半导体结构的性能。

本实施例中，去除所述待切割区102B侧部的所述介电墙101的步骤中，去除所述伪栅结构110露出待切割区102B侧部的所述介电墙101。

具体地，去除所述伪栅结构110露出待切割区102B侧部的所述介电墙101，使后续在位于所述传输门晶体管区101G的沟道结构100中形成源漏掺杂层的空间位置变大，降低了形成所述源漏掺杂层的工艺难度。

本实施例中，在去除所述待切割区102B的沟道结构100之后，去除位于所述待切割区102B的侧部且覆盖所述沟道结构100侧壁的介电墙101。

需要说明的是，在去除所述待切割区102B的沟道结构100之后，增大了去除位于所述待切割区102B的侧部且覆盖所述沟道结构100侧壁的介电墙101的工艺窗口，降低了去除位于所述待切割区102B的侧部且覆盖所述沟道结构100侧壁的介电墙101的工艺难度。

本实施例中，采用无掩膜刻蚀的方式，去除位于所述待切割区102B的侧部且覆盖所述沟道结构100侧壁的介电墙101。

具体地，省去了旋涂光刻胶、掩膜等工艺步骤，利用所述介电墙101与所沟道结构100、以及所述伪栅结构110之间的刻蚀选择比，采用无掩膜的方式去除位于所述待切割区102B的侧部且覆盖所述沟道结构100侧壁的介电墙101的过程中，减少了工艺步骤，提供了工艺效率，降低了工艺成本。

需要说明的是，在去除位于所述待切割区102B的侧部且覆盖所述沟道结构100侧壁的介电墙101的过程中，由于位于待切割区102B的介电墙101全部暴露在等离子体中，与所述等离子体的接触面积较大，而位于所述有效区102A中的介电墙101与所述等离子体的接触面积比较小，因此，在相同刻蚀速率的情况下，位于待切割区102B的介电墙101被全部去除，而位于所述有效区102A中的介电墙101只去除部分厚度。

本实施例中，去除位于所述待切割区102B的侧部且覆盖所述沟道结构100侧壁的介电墙101的工艺为等离子体干法刻蚀工艺。

采用等离子体干法刻蚀工艺去除所述介电墙101的过程中，直接利用等离子体与所述介电墙101发生物理反应，从而达到去除位于所述待切割区102B的侧部且覆盖所述沟道结构100侧壁的介电墙101的目的。

参考图16，去除所述待切割区102B的沟道结构100、以及去除位于所述待切割区102B的侧部且覆盖所述沟道结构100侧壁的介电墙101之后，在所述伪栅结构110两侧的沟道结构100中形成源漏掺杂层121，所述待切割区102B侧部的源漏掺杂层121还沿所述第二方向(如图18中Y方向所示)延伸覆盖部分宽度的所述介电墙101端面。

所述源漏掺杂层121用于作为晶体管的源区和漏区。

当形成NMOS晶体管时，所述源漏掺杂层121包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂层121包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。

本实施例中，位于待切割区102B侧部的源漏掺杂层121沿所述第二方向延伸覆盖部分宽度的所述介电墙101端面，使得待切割区102B中的源漏掺杂层121沿第二方向的宽度变大，相应的，在后续工艺制程形成的源漏互连结构的过程中，增大了所述源漏互连结构与所述源漏掺杂层121的接触面积，降低了形成所述源漏互连结构的工艺难度，同时，也降低了所述源漏互连结构与后续形成的器件栅极结构之间发生短接的概率。

需要说明的是，所述待切割区102B侧部的源漏掺杂层121沿所述第二方向延伸覆盖所述介电墙101端面的宽度，占所述介电墙101宽度的比例不宜过大，也不宜过小。如果所述比例过大，在形成所述源漏掺杂层121的过程中，增加了形成所述源漏掺杂层121的工艺时间，降低了工艺效率，同时，沿所述第二方向上，增大了相邻所述上拉晶体管区101U中的源漏掺杂层121之间发生短接的概率，从而影响了所述半导体结构的性能；如果所述比例过小，则容易导致所述待切割区102B侧部的源漏掺杂层121与后续形成的源漏互连结构的接触面积变小，增大了形成所述源漏互连结构的工艺难度，降低了所述源漏互连结构与所述源漏掺杂层121之间的电连接性能，从而影响了所述半导体结构的性能。为此，本实施例中，所述待切割区102B侧部的源漏掺杂层121沿所述第二方向延伸覆盖所述介电墙101端面的宽度，占所述介电墙101宽度的比例为10％至100％。

本实施例中，形成所述源漏掺杂层121的工艺包括外延工艺，外延工艺具有操作简便，工艺成本低等特点，并且能够控制源漏掺杂层121的生长区域。

参考图19至图22，图19是俯视图，图20是图19沿CD方向的剖视图，图21是图19沿AB方向的剖视图，图22是图19沿EF方向的剖视图，形成所述源漏掺杂层121后，所述半导体结构的形成方法还包括：在所述伪栅结构110露出的所述衬底102上形成层间介质层130，所述层间介质层130覆盖所述伪栅结构110的侧壁；去除所述伪栅结构110，在所述层间介质层130之间形成栅极开口(图未示)，所述栅极开口露出所述沟道叠层1003；去除所述栅极开口露出的所述牺牲层1002；去除所述栅极开口露出的所述牺牲层1002之后，在所述栅极开口中形成横跨所述沟道层1001、以及所述介电墙101的器件栅极结构151。

所述层间介质层130用于相邻器件之间起到隔离作用，所述层间介质层130还用于为去除所述伪栅结构110形成栅极开口提供工艺基础。

所述层间介质层130的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。

所述栅极开口露出所述沟道叠层1003，为后续去除所述牺牲层1002做准备，所述栅极开口还为形成器件栅极结构151提供空间位置。

本实施例中，采用选择性湿法刻蚀工艺去除所述栅极开口露出的所述牺牲层1002，所述选择性湿法刻蚀工艺为对所述牺牲层1002的刻蚀速率小于对所述沟道层1001的刻蚀速率的刻蚀工艺。

所述选择性湿法刻蚀工艺对所述牺牲层1002的刻蚀速率小于对所述牺牲层1001的刻蚀速率，使得所述沟道层1001与所述牺牲层1002能形成较大的刻蚀选择比，有利于去除所述牺牲层1002的过程中，所述沟道层1001能够得到保留。

本实施例中，所述选择性湿法刻蚀工艺的刻蚀溶液包括TMAH溶液。

本实施例中，所述器件栅极结构151包括环绕覆盖所述沟道层1001的栅介质层(图未示)、以及位于所述栅介质层上的栅电极层(图未示)。

所述器件栅极结构151用于控制所述半导体器件沟道的开启和关断。

所述栅介质层的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、SiO₂和La₂O₃中的一种或多种。本实施例中，所述栅介质层包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介质层的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al₂O₃等。

需要说明的是，栅介质层还可以包括栅氧化层，栅氧化层位于高k栅介质层和沟道层1001之间。具体地，栅氧化层的材料可以为氧化硅。

本实施例中，所述器件栅极结构151为金属栅极结构，因此，所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。

具体地，所述栅电极层包括功函数层(未示出)、以及位于功函数层上的电极层(未示出)。其中，所述功函数层用于调节晶体管的阈值电压，所述电极层用于将金属栅极结构的电性引出。

在另一些实施例中，栅电极层也可以仅包括功函数层。

本实施例中，所述半导体结构的形成方法还包括：所述器件栅极结构151的侧壁形成有侧墙152。

所述侧墙152用于保护器件栅极结构151的侧壁。所述侧墙152可以为单层结构或叠层结构，所述侧墙152的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙152为单层结构，所述侧墙152的材料为氧化硅。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：

衬底，包括器件单元区；

沟道结构层，位于所述器件单元区的所述衬底上，所述沟道结构沿第一方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向，在所述器件单元区中，所述沟道结构层包括第一类沟道结构层和第二类沟道结构层，沿所述第一方向，所述第一类沟道结构层的端部相对于同侧的第二类沟道结构层的端部向内缩进；

介电墙，位于相邻所述沟道结构层之间的衬底上，且所述介电墙覆盖所述沟道结构的相对侧壁；

器件栅极结构，位于所述衬底的顶部且横跨所述沟道结构层和介电墙，所述器件栅极结构覆盖所述沟道结构层和介电墙的部分顶部和部分侧壁、以及所述介电墙的部分顶部；

源漏掺杂层，位于所述器件栅极结构两侧的沟道结构层中，且在所述第一类沟道结构层的端部向内缩进的位置处，所述第二类沟道结构层中的源漏掺杂层还沿所述第二方向延伸覆盖部分宽度或全部宽度的所述介电墙端面。

2.如权利要求1所述的半导体结构，其特征在于，在所述第一类沟道结构层的端部向内缩进的位置处，所述介电墙沿所述第一方向的端部与所述器件栅极结构的侧壁相齐平。

3.如权利要求1所述的半导体结构，其特征在于，所述衬底包括存储单元区，且所述存储单元区包括相邻接且中心对称的器件单元区，所述器件单元区均包括传输门晶体管区、下拉晶体管区和上拉晶体管区；

所述第一类沟道结构层位于所述上拉晶体管区中，所述第二类沟道结构层位于所述传输门晶体管区和下拉晶体管区中，所述传输门晶体管区和下拉晶体管区共用所述第二类沟道结构层，且所述第一类沟道结构层露出所述传输门晶体管区的部分第二类沟道结构层。

4.如权利要求1所述的半导体结构，其特征在于，在所述第一类沟道结构层的端部向内缩进的位置处，所述第二类沟道结构层中的源漏掺杂层沿所述第二方向延伸覆盖所述介电墙端面的宽度，占所述介电墙宽度的10％至100％。

5.如权利要求1所述的半导体结构，其特征在于，所述介电墙的材料包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅和碳氮硼化硅中的一种或多种。

6.如权利要求1所述的半导体结构，其特征在于，所述器件栅极结构为金属栅极结构；

所述器件栅极结构包括栅极介质层、以及覆盖所述栅介质层的栅电极层；

所述栅介质层的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、SiO₂和La₂O₃中的一种或多种；所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。

7.如权利要求1所述的半导体结构，其特征在于，沿所述衬底表面的法线方向上，所述沟道结构层与所述衬底间隔设置，且所述沟道结构层包括一个或多个间隔设置的沟道层；所述器件栅极结构环绕覆盖所述沟道层的顶部、侧部和底部；

或者，所述沟道结构层为凸立于所述衬底上的鳍部。

8.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，包括器件单元区，所述器件单元区的衬底顶部形成有多个沟道结构，所述沟道结构沿第一方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向，相邻所述沟道结构之间形成有介电墙，所述介电墙覆盖所述沟道结构的相对侧壁，沿所述第一方向，所述沟道结构所在的区域包括有效区和待切割区；

去除所述待切割区的沟道结构；

去除位于所述待切割区的侧部且覆盖所述沟道结构侧壁的介电墙；

去除所述待切割区的沟道结构后，在所述衬底顶部形成横跨所述沟道结构、以及位于所述沟道结构之间的介电墙的伪栅结构，所述伪栅结构覆盖所述沟道结构的部分顶部和部分侧壁、以及所述介电墙的部分顶部；

去除所述待切割区的沟道结构、以及去除位于所述待切割区的侧部且覆盖所述沟道结构侧壁的介电墙之后，在所述伪栅结构两侧的沟道结构中形成源漏掺杂层，所述待切割区侧部的源漏掺杂层还沿所述第二方向延伸覆盖部分宽度的所述介电墙端面。

9.如权利要求8所述的半导体结构的形成方法，其特征在于，在形成所述伪栅结构后，去除所述待切割区侧部的所述介电墙；

去除所述待切割区侧部的所述介电墙的步骤中，去除所述伪栅结构露出待切割区侧部的所述介电墙。

10.如权利要求8所述的半导体结构的形成方法，其特征在于，提供衬底的步骤中，所述衬底包括存储单元区，且所述存储单元区包括相邻接且中心对称的器件单元区，所述器件单元区均包括传输门晶体管区、下拉晶体管区和上拉晶体管区,所述上拉晶体管区中的沟道结构所在的区域包括所述待切割区，且所述待切割区与所述下拉晶体管区相邻；

去除所述待切割区的沟道结构的步骤中，在所述传输门晶体管区中，去除位于所述待切割区的所述沟道结构。

11.如权利要求8所述的半导体结构的形成方法，其特征在于，去除所述待切割区的沟道结构的工艺包括各向同性的湿法刻蚀工艺或干法刻蚀工艺。

12.如权利要求8或11所述的半导体结构的形成方法，其特征在于，在去除所述待切割区的沟道结构之后，去除位于所述待切割区的侧部且覆盖所述沟道结构侧壁的介电墙；

采用无掩膜刻蚀的方式，去除位于所述待切割区的侧部且覆盖所述沟道结构侧壁的介电墙。

13.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述伪栅结构两侧的沟道叠层中形成源漏掺杂层的步骤中，所述待切割区侧部的源漏掺杂层沿所述第二方向延伸覆盖所述介电墙端面的宽度，占所述介电墙宽度的10％至100％。

14.如权利要求8所述的半导体结构的形成方法，其特征在于，提供衬底的步骤中，所述沟道结构包括多个沟道叠层，每一个所述沟道叠层包括沟道层和位于所述沟道层上的牺牲层；

形成所述源漏掺杂层后，所述半导体结构的形成方法还包括：在所述伪栅结构露出的所述衬底上形成层间介质层，所述层间介质层覆盖所述伪栅结构的侧壁；去除所述伪栅结构，在所述层间介质层之间形成栅极开口，所述栅极开口露出所述沟道叠层；去除所述栅极开口露出的所述牺牲层；去除所述栅极开口露出的所述牺牲层之后，在所述栅极开口中形成横跨所述沟道层、以及所述介电墙的器件栅极结构。

15.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂层的工艺包括外延工艺。

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