CN102124548A - 具有增益变化补偿的晶体管 - Google Patents
具有增益变化补偿的晶体管 Download PDFInfo
- Publication number
- CN102124548A CN102124548A CN2009801323638A CN200980132363A CN102124548A CN 102124548 A CN102124548 A CN 102124548A CN 2009801323638 A CN2009801323638 A CN 2009801323638A CN 200980132363 A CN200980132363 A CN 200980132363A CN 102124548 A CN102124548 A CN 102124548A
- Authority
- CN
- China
- Prior art keywords
- center line
- length dimension
- gate length
- border
- raceway groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 52
- 239000000463 material Substances 0.000 claims abstract description 43
- 238000002955 isolation Methods 0.000 claims abstract description 13
- 239000000203 mixture Substances 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 22
- 230000000694 effects Effects 0.000 claims description 14
- 238000001259 photo etching Methods 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 4
- 238000012937 correction Methods 0.000 claims description 2
- 230000003287 optical effect Effects 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 239000004020 conductor Substances 0.000 description 35
- 238000013461 design Methods 0.000 description 6
- 239000004744 fabric Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种半导体器件(10)及制作方法包括提供有源器件区(12)以及与所述有源器件区形成边界(32)的隔离区(14)。经构图的栅极材料(16)位于所述边界的第一(34)和第二(36)部分之间的有源器件区之上。经构图的栅极材料定义所述有源器件区内的沟道，并且具有沿栅极材料的主要尺寸的、与中心线(18)相垂直的栅极长度尺寸，紧接所述边界的第一和第二部分的栅极长度尺寸(24+26、28+30)比介于所述边界的第一和第二部分之间的栅极长度尺寸(20+22)长。所述沟道包括紧接所述边界的所述第一部分的第一端和紧接所述边界的所述第二部分的第二端，并且进一步特征在于，栅极长度尺寸在所述沟道的两端上渐缩。
Description
技术领域
本发明公开总体上涉及集成电路，且更具体地，涉及具有其中成形有栅极的MOSFET晶体管的集成电路。
背景技术
电路设计基于特定电路设计中所使用的元件的电学特性。在晶体管的情况下，重要特性其中之一是针对给定条件的电流流量。这可以被认为是栅极的有效宽长比。由于工艺和光刻技术变量，所以各个晶体管尤其是各个晶片的电流量或有效宽长比有所不同，而对于同一晶片甚或是同一集成电路，也会如此。有效宽长比的这样的变化令电路设计更加困难。这样的有效宽长比的变化的减小可以得到具有诸如增加的操作速度、提高的操作可靠性以及降低的功耗的改进性能的电路设计。当然，一直在努力改进制造工艺，包括光刻，但随着这些方面的改进所带来的是晶体管尺寸的减小，而其则具有保留有效宽长比变化的效果。
因而，一直需要对控制有效宽长比变化进行改进。
附图说明
本发明是通过示例的方式示出的且不受附图限制，附图中，相同的附图标记表示相似的元件。图中的元件仅为了简明清楚而示出且未必按照比例绘制。
图1是根据实施例的半导体器件的顶视图；
图2是图1的半导体器件的第一横截面；
图3是图2的半导体器件的第二横截面；
图4是对于得到图1的半导体器件有用的物理设计或掩模生成阶段的布图；以及
图5是对于得到图1的半导体器件的变体有用的图4的布图的变体。
具体实施方式
在一个方面中，半导体器件具有横跨有源区与隔离区之间的两个边界的栅极。在栅极下面存在对应的沟道。有源区与隔离区之间的栅极横跨的两个边界中每一个边界处的栅极长度比两个位置之间的中间区域中的栅极长度长。结果，栅极的有效宽长比发生减少的变化。
这里所描述的半导体衬底可以是任一半导体材料或者材料的组合，例如，砷化镓、锗化硅、绝缘体上硅(SOI)、硅、单晶硅等以及其中至少顶部是半导体材料且可以被认为是半导体层的以上各项的组合。
图1中示出的是半导体器件10，所述半导体器件10具有形成在半导体衬底中的有源区12、包围有源区12的隔离区14以及横跨在有源区12之上的栅极导体16。图1中示出的还有经过栅极16的中间的中心线18。中心线16也可以被认为是垂直向下延伸进入半导体10的平面。在有源区12与隔离区14之间具有边界32。图1左侧示出的是作为边界32的第一部分的边界部分34，其为有源区12与隔离区14之间的栅极导体16所横跨的区域。图1右侧示出的是作为边界32的第二部分的边界部分36，其为有源区12与隔离区14之间的栅极导体16所横跨的区域。沿中心线18在边界部分34与边界部分36之间的中间是最小栅极长度，其由栅极导体16的从中心线18到图1中示出为上部边线的第一边缘的尺寸20和栅极导体16的从中心线到图1中示出为下部边线的第二边缘的尺寸22组成。尺寸20和尺寸22相等。中心线18被定义为在栅极宽度的方向上并且经过边界部分34和36之间的中点而使得尺寸20和22相等。沿边界部分34从中心线18到栅极导体16的上部边线为尺寸24。沿边界部分34从中心线18到栅极导体16的下部边线为尺寸26。沿边界部分36从中心线18到栅极导体16的上部边线为尺寸28。沿边界部分36从中心线18到栅极导体16的下部边线为尺寸30。
在此示例中，尺寸24和28均大于尺寸20，并且尺寸26和30均大于尺寸22。同样，在此对称示例中，尺寸24等于尺寸28，并且尺寸26等于尺寸30。然而，并非要求栅极导体16关于边界部分34和36的对称性。因而，尺寸24无需等于尺寸28，尺寸26无需等于尺寸30。一般而言，将会期望中心线18位于使得尺寸24和26相等并且尺寸28和30相等的位置，但这不是必须情况。例如，尺寸22、26和30可以相等并且尺寸24和28将均超过尺寸20。要求尺寸24和26之和以及尺寸28和30之和必须均超过尺寸20和22之和。结果，有源区与隔离区之间的各个边界处的沟道长度大于边界之间的沟道的中间部分的沟道长度。因而，可以优选对称，可以采用不对称。此外，对称可以是诸如右对称且左对称但左右彼此不对称的按侧(by side)对称。
随着栅极尺寸持续缩小，沿有源区与隔离区之间的边界的短沟道效应相对于沟道的整个宽度而变得更加严重。由于短沟道效应，因而对于栅极长度的给定物理改变，沿有源区与隔离区之间的边界的有效栅极宽长比的变化比沟道中间的有效栅极宽长比变化更接近指数状。通过增加沿有源/隔离边界的栅极的长度，极大地减小短沟道效应的影响。结果，栅极长度的变化致使总体有效栅极宽长比的较少改变。
当接触件(contact)太靠近栅极时，沟道一侧的栅极长度出现意外且不想要的增加。有源区域外的栅极导体的扩宽致使仅栅极一侧上的有源/隔离边界处的栅极长度增加。这已经被认为是不期望的并且是要避免的。设计规则要求栅极接触件离有源区足够远，以确保不会在有源/隔离边界处发生此栅极扩宽。
图2中示出的是沿图1中所示的2-2截取的横截面中的半导体器件10。图2示出了通过栅极导体16中间的中心线18。还示出了尺寸20和22，其从中心线18横向延伸到栅极导体16的边线并且作为有源区12的在源/漏区40与源/漏区42之间的部分之上的栅极长度。侧壁间隔件44被示出为围绕栅极导体16。如图2中所示的半导体器件10是具有在源/漏区40和源/漏区42之间的沟道区的功能性晶体管。如图所示，源/漏40和42与栅极导体16的边线对齐，但源/漏区40和42将可能由于在使用栅极导体16作为掩膜的注入步骤之后的所需加热步骤而在栅极导体16下方稍微延伸。侧壁间隔件44可以是多层侧壁间隔件以及一个或多个衬垫。
图3示出的是沿图1中所示的非常靠近其中栅极导体具有尺寸24和26的栅极长度的边界部分34的3-3截取的横截面中的半导体器件10。图3示出了通过栅极导体16中间的中心线18。还示出了尺寸25和27，其从中心线18横向延伸到栅极导体16的边线并且作为有源区12的在源/漏区40与源/漏区42之间的部分之上的栅极长度。尺寸25非常接近于尺寸24，且尺寸27非常接近于尺寸26。侧壁间隔件44被示出为围绕栅极导体16。如图所示，源/漏40和42与栅极导体16的边线对齐，从而示出了靠近边界部分34的横截面3-3处的沟道长度对应于此位置处的栅极长度，即，尺寸25加上尺寸27。
图4中示出的是可以用于形成半导体器件10的布图11。布图11也可以被视为重叠的若干掩模，其被重叠在一起以图示在用以获得图1的半导体器件10的处理中将什么通过光刻施加到光致抗蚀剂。在此情况下，具有对应于栅极导体16的栅极特征116。栅极特征116包括左上方的凸出部分(jog)124、左下方的凸出部分126、右上方的凸出部分128和右下方的凸出部分130。将凸出部分124、126、128和130添加到栅极特征116上，以导致如图1中所示的栅极16的形状。如图所示，凸出部分124、126、128和130的形状相同并且与表示有源区12的有源特征112的距离相同，以生成图1中所示的栅极导体16的对称形状。此对称是优选的，但可以删除凸出部分124和126其中之一和/或凸出部分128和130其中之一，并且仍然获得有效栅极宽长比变化的减小。凸出部分124被示出为与表示有源区12的有源区112的左边线相距尺寸52。凸出部分124具有尺寸50的宽度和尺寸48的长度。凸出部分126具有尺寸54的长度、尺寸56的宽度，并且与有源区112的距离为尺寸58。凸出部分128具有尺寸60的长度、尺寸62的宽度，并且与有源区112的距离为尺寸64。凸出部分130具有尺寸66的长度、尺寸68的宽度，并且与有源区112的距离为尺寸70。
通过处理，凸出部分124、126、128和124具有使有源区12之上的栅极导体16的栅极长度增加的作用。图4中所示的各种尺寸可以通过针对为了实现栅极导体16的最佳可能形状而将要实施的特定工艺和光刻技术进行实验而最佳推导出。此外，也可以使用具有与栅极特征116的凸出部分对齐的凸出部分的栅极特征116一侧或两侧的平行导体特征来成形栅极导体16。所添加的具有对齐的凸出部分的平行导体特征将倾向于使有源/隔离边界处的所添加的栅极长度的量增加，也倾向于使栅极长度增加移至更靠近有源/隔离边界之间的中心区域。减小尺寸52、58、64和66也可以使栅极长度增加移至更靠近有源/隔离边界之间的中心区域。增加尺寸50、56、62和68使栅极长度增加的间隔(breath)和幅度增大。增加尺寸48、54、64和70通常会使栅极长度增加的幅度增大，但在尺寸52、58、64和66没有相应地增加的情况下会受到限制。对于有益地利用凸出部分来增加边界部分处的栅极长度的一般效果，代表性尺寸为：从边界部分34和36向内朝向有源区12之上的栅极导体16的中间区域大约最初的30至50纳米。对于P沟道，最初的30纳米是最为重要的。对于N沟道，重要性延伸至大约50纳米。尽管低于这些量仍会有效。
这样，方法是，形成围绕有源区12的隔离区12，之后形成栅极电介质，然后沉积诸如多晶硅或金属的一层栅极材料。根据栅极特征116以及具有与栅极特征116的凸出部分对齐或几乎对齐的凸出部分的其他可能平行线，来沉积和构图一层光致抗蚀剂。然后，将构图后的光致抗蚀剂用作掩膜，同时蚀刻该层栅极材料。光致抗蚀剂构图以及随后的蚀刻的结果是栅极状栅极导体16，其中，有源/隔离界面处的栅极长度比有源/隔离界面之间的区域中的栅极长度长。将栅极导体用作掩膜，同时进行源/漏区注入。形成侧壁间隔件，并且在用于形成源/漏区的注入过程中将其用作掩膜。
图5中示出的是布图13，其也可以被认为是针对图4所描述的掩膜，作为图4的布图11的变体。凸出部分124和126其目的只在于成形栅极导体16，但通过增加尺寸62和68，图4的凸出部分128和130可以成为用于形成接触区的接触特征74，所述接触区用于与栅极导体16形成电接触。这可以是既实现栅极所需接触同时又能增加有源/隔离边界处的栅极长度的有效方式。这是其中左侧对称且右侧对称但左右将彼此不对称的结果的示例。对于布图11，所使用的实际尺寸将取决于特定工艺和光刻技术。然而，原则是，栅极特征上的凸出部分可以用于成形栅极导体，这些凸出部分可以与平行于栅极特征的、具有与栅极特征的凸出部分对齐或几乎对齐的线组合使用，从而在有源区与隔离区之间的栅极横跨的两个边界部分上，栅极长度大于这两个边界部分之间的中间区域中的栅极长度。
到目前为止，应予以理解的是，已经提供了一种具有有源区、隔离区和经构图的栅极材料的半导体器件。所述隔离区与所述有源器件区形成边界。所述经构图的栅极材料位于所述边界的第一和第二部分之间的所述有源区之上，并且用于定义所述有源器件区内的沟道。经构图的栅极材料具有沿所述经构图的栅极材料的主要尺寸的、与中心线相垂直的栅极长度尺寸，紧接所述边界的第一和第二部分的栅极长度尺寸比介于边界的第一和第二部分之间的栅极长度尺寸大。所述半导体器件的进一步特征在于，所述沟道包括紧接所述边界的所述第一部分的第一端和紧接所述边界的所述第二部分的第二端，所述沟道的进一步特征在于，栅极长度尺寸在沟道两端渐缩。所述半导体器件的进一步特征在于，紧接所述第一部分的、垂直于所述中心线的栅极长度尺寸关于所述中心线对称。所述半导体器件的进一步特征在于，紧接所述第一部分的、垂直于所述中心线的栅极长度尺寸关于所述中心线不对称。所述半导体器件的进一步特征在于，紧接所述第二部分的、垂直于所述中心线的栅极长度尺寸关于所述中心线对称。所述半导体器件的进一步特征在于，紧接所述第二部分的、垂直于所述中心线的栅极长度尺寸关于所述中心线不对称。所述半导体器件的进一步特征在于，(i)紧接所述第一部分的、垂直于所述中心线的栅极长度尺寸关于所述中心线对称，并且(ii)紧接所述第二部分的、垂直于所述中心线的栅极长度尺寸关于所述中心线对称。所述半导体器件的进一步特征在于，(i)紧接所述第一部分的、垂直于所述中心线的栅极长度尺寸关于所述中心线不对称，并且(ii)紧接所述第二部分的、垂直于所述中心线的栅极长度尺寸关于所述中心线不对称。所述半导体器件的进一步特征在于，所述隔离区包括浅沟槽隔离区。所述半导体器件的进一步特征在于，所述经构图的栅极材料包括由多晶硅和金属构成组中的一种。所述半导体器件的进一步特征在于，响应于在所述沟道的端处的较大栅极长度尺寸，与介于所述边界的所述第一和第二部分之间的短沟道效应相比，紧接所述边界的所述第一和第二部分的短沟道效应被减小。所述半导体器件的进一步特征在于，所述沟道包括在所述边界的所述第一和第二部分之间的沟道宽度，并且其中，不期望的电流密度幅值效应从所述沟道的至少一端向内延伸所述沟道宽度的三十至五十百分比(30～50％)之间的量级上的最大距离。所述半导体器件的进一步特征在于，所述沟道宽度为大约100nm，并且不期望的电流密度幅值效应从所述沟道的至少一端向内延伸大约30～50nm。
还描述了一种具有有源区、隔离区和经构图的栅极材料的半导体器件。所述隔离区与所述有源器件区形成边界。所述经构图的栅极材料位于所述边界的第一和第二部分之间的所述有源器件区之上，用于定义所述有源器件区内的沟道。所述经构图的栅极材料具有沿所述经构图的栅极材料的主要尺寸的、与中心线相垂直的栅极长度尺寸，紧接所述边界的第一和第二部分的所述栅极长度尺寸比介于所述边界的第一和第二部分之间的所述栅极长度尺寸大。所述沟道包括紧接所述边界的所述第一部分的第一端和紧接所述边界的所述第二部分的第二端，所述沟道的进一步特征在于，栅极长度尺寸在所述沟道的两端上渐缩。紧接所述第一部分的、垂直于所述中心线的所述栅极长度尺寸关于所述中心线对称或不对称。紧接所述第二部分的、垂直于所述中心线的所述栅极长度尺寸关于所述中心线对称或不对称。
此外，描述了一种用于制作半导体器件的方法。所述方法包括形成围绕有源器件区的隔离区。所述方法进一步包括对位于所述隔离和有源器件区之上的栅极材料构图，其中，构图包括对所述栅极材料构图，以得到具有至少位于边界的第一和第二部分之间的所述有源器件区之上的主要尺寸的、定义所述有源器件区内的沟道的经构图的栅极材料，所述经构图的栅极材料具有与沿所述经构图的栅极材料的主要尺寸的中心线相垂直的栅极长度尺寸，紧接所述边界的第一和第二部分的所述栅极长度尺寸比介于所述边界的第一和第二部分之间的所述栅极长度尺寸长。所述方法的进一步特征在于，对所述栅极材料构图可以进一步包括提供具有栅极形状渐缩特征的掩模，所述具有栅极形状渐缩特征的掩模，被配置用以响应于使用所述掩膜对位于所述有源器件区之上的所述栅极材料进行光刻处理，而形成沿所述经构图的栅极材料的主要尺寸的栅极长度尺寸。所述方法的进一步特征在于，提供所述具有栅极形状渐缩特征的掩模包括：在光学邻近校正处理之前并且在掩模制造之前，在所述半导体器件的器件布图内提供栅极渐缩调制特征。所述方法的进一步特征在于，所述沟道包括紧接所述边界的所述第一部分的第一端和紧接所述边界的所述第二部分的第二端，所述沟道的进一步特征在于，栅极长度尺寸在所述沟道的两端处渐缩。所述方法的进一步特征在于，紧接所述第一部分的、垂直于所述中心线的所述栅极长度尺寸关于所述中心线对称或不对称，并且其中，紧接所述第二部分的、垂直于所述中心线的所述栅极长度尺寸关于所述中心线对称或不对称。所述方法的进一步特征在于，所述隔离区包括浅沟槽隔离区，并且其中所述栅极材料包括由多晶硅和金属构成的组中的一种。
虽然已经参照具体导电类型或电势极性描述了本发明，但是本领域技术人员应认识到可以将导电类型和电势极性反转。
而且，说明书和权利要求书中的术语“前”、“后”、“顶部”、“底部”“之上”、“下面”、“左”、“右”、“上”、“下”等，如果有，则是用于描述性目的而未必用于描述永久的相对位置。应予以理解的是，这样使用的术语在适当的环境下可以互换，使得这里所描述的本发明的实施例例如能够以除例示出或者在这里以其他方式描述的方位以外的其他方位来操作。
虽然在这里已参照具体实施例描述了本发明，但是在不脱离所附的权利要求书所阐述的本发明的范围的情况下，可以做出各种修改和变化。例如，布图本身可以不具有凸出部分，并且可以在掩模级添加它们。相应地，说明书和附图将被认为是示例性的而非限制性的，并且旨在将所有这样的修改都包括在本发明的范围内。在这里参照具体实施例所描述的任何益处、优点或解决问题的方案并非意图被解释为任一或所有权利要求的关键的、必需的或必不可少的特征或要素。
此外，这里所使用的不定冠词“a”或“an”被定义为一个或者多于一个。而且，在权利要求中使用诸如“至少一个”和“一个或多个”的引入性短语，不应当被解释为隐含表示：通过不定冠词“a”或“an”引入另一权利要求要素将包含如此引入的权利要求要素的任何具体权利要求限制为只包含一个这样的要素的发明，即使该同一权利要求包括引入性短语“一个或多个”或者“至少一个”以及诸如“a”或“an”的不定冠词。这对于定冠词的使用同样适用。
除非以其他方式声明，否则诸如“第一”、“第二”这样的术语用以在这样的术语所描述的要素之间进行任意区分。因而，这些术语并非意图表明这些要素在时间上或者其他方面的优选顺序。
Claims (20)
1.一种半导体器件，包括：
有源器件区；
隔离区，其中所述隔离区与所述有源器件区形成边界；和
经构图的栅极材料，所述经构图的栅极材料位于所述边界的第一和第二部分之间的所述有源器件区之上，用于定义所述有源器件区内的沟道，并且所述经构图的栅极材料具有沿所述经构图的栅极材料的主要尺寸的、与中心线相垂直的栅极长度尺寸，紧接所述边界的第一和第二部分的栅极长度尺寸比介于所述边界的第一和第二部分之间的栅极长度尺寸大。
2.根据权利要求1所述的半导体器件，其中，所述沟道包括紧接所述边界的所述第一部分的第一端和紧接所述边界的所述第二部分的第二端，所述沟道的进一步特征在于，栅极长度尺寸在所述沟道的两端上渐缩。
3.根据权利要求1所述的半导体器件，其中，紧接所述第一部分的、垂直于所述中心线的所述栅极长度尺寸关于所述中心线对称。
4.根据权利要求1所述的半导体器件，其中，紧接所述第一部分的、垂直于所述中心线的所述栅极长度尺寸关于所述中心线不对称。
5.根据权利要求1所述的半导体器件，其中，紧接所述第二部分的、垂直于所述中心线的所述栅极长度尺寸关于所述中心线对称。
6.根据权利要求1所述的半导体器件，其中，紧接所述第二部分的、垂直于所述中心线的所述栅极长度尺寸关于所述中心线不对称。
7.根据权利要求1所述的半导体器件，其中，(i)紧接所述第一部分的、垂直于所述中心线的所述栅极长度尺寸关于所述中心线对称，并且(ii)紧接所述第二部分的、垂直于所述中心线的所述栅极长度尺寸关于所述中心线对称。
8.根据权利要求1所述的半导体器件，其中，(i)紧接所述第一部分的、垂直于所述中心线的所述栅极长度尺寸关于所述中心线不对称，并且(ii)紧接所述第二部分的、垂直于所述中心线的所述栅极长度尺寸关于所述中心线不对称。
9.根据权利要求1所述的半导体器件，其中，所述隔离区包括浅沟槽隔离区。
10.根据权利要求1所述的半导体器件，其中，所述经构图的栅极材料包括由多晶硅和金属构成组中的一种。
11.根据权利要求1所述的半导体器件，其中，响应于所述沟道的端处的较大的栅极长度尺寸，与介于所述边界的所述第一和第二部分之间的短沟道效应相比，紧接所述边界的所述第一和第二部分的短沟道效应减小。
12.根据权利要求1所述的半导体器件，其中，所述沟道包括在所述边界的所述第一部分和第二部分之间的沟道宽度，并且其中，不期望的电流密度幅值效应从所述沟道的至少一端向内延伸所述沟道宽度的三十至五十百分比(30～50％)之间的量级上的最大距离。
13.根据权利要求12所述的半导体器件，进一步，其中，所述沟道宽度为大约100nm，并且不期望的电流密度幅值效应从所述沟道的至少一端向内延伸大约30～50nm。
14.一种半导体器件，包括：
有源器件区；
隔离区，其中所述隔离区与所述有源器件区形成边界；和
经构图的栅极材料，所述经构图的栅极材料位于所述边界的第一和第二部分之间的所述有源器件区之上，用于定义所述有源器件区内的沟道，并且所述经构图的栅极材料具有沿栅极材料的主要尺寸的、与中心线相垂直的栅极长度尺寸，紧接所述边界的第一和第二部分的栅极长度尺寸比介于所述边界的第一和第二部分之间的栅极长度尺寸大，
其中，所述沟道包括紧接所述边界的所述第一部分的第一端和紧接所述边界的所述第二部分的第二端，所述沟道的进一步特征在于，栅极长度尺寸在所述沟道的两端上渐缩，
其中，紧接所述第一部分的、垂直于所述中心线的所述栅极长度尺寸关于所述中心线对称或不对称，并且
其中，紧接所述第二部分的、垂直于所述中心线的所述栅极长度尺寸关于所述中心线对称或不对称。
15.一种用于制造半导体器件的方法，包括：
形成围绕有源器件区的隔离区；以及
对位于所述隔离区和有源器件区之上的栅极材料构图，其中，构图包括对所述栅极材料构图，以得到具有至少位于边界的第一和第二部分之间的所述有源器件区之上的主要尺寸的、定义所述有源器件区内的沟道的经构图的栅极材料，所述经构图的栅极材料具有沿所述经构图的栅极材料的主要尺寸的、与中心线相垂直的栅极长度尺寸，紧接所述边界的第一和第二部分的所述栅极长度尺寸比介于所述边界的第一和第二部分之间的所述栅极长度尺寸大。
16.根据权利要求15所述的方法，其中，对所述栅极材料构图进一步包括提供具有栅极形状渐缩特征的掩模，所述具有栅极形状渐缩特征的掩模被配置用以：响应于使用所述掩膜对位于所述有源器件区之上的栅极材料进行光刻处理而生成沿所述经构图的栅极材料的主要尺寸的栅极长度尺寸。
17.根据权利要求16所述的方法，进一步，其中，提供具有栅极形状渐缩特征的掩模包括：在光学邻近校正处理之前并且在掩模制造之前，在所述半导体器件的器件布图内提供栅极渐缩调制特征。
18.根据权利要求15所述的方法，其中，所述沟道包括紧接所述边界的所述第一部分的第一端和紧接所述边界的所述第二部分的第二端，所述沟道的进一步特征在于，栅极长度尺寸在所述沟道的两端上渐缩。
19.根据权利要求15所述的方法，其中，紧接所述第一部分的、垂直于所述中心线的所述栅极长度尺寸关于所述中心线对称或不对称，并且其中，紧接所述第二部分的、垂直于所述中心线的所述栅极长度尺寸关于所述中心线对称或不对称。
20.根据权利要求15所述的方法，其中，所述隔离区包括浅沟槽隔离区，并且其中所述栅极材料包括由多晶硅和金属构成组中的一种。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/194,131 | 2008-08-19 | ||
| US12/194,131 US7982247B2 (en) | 2008-08-19 | 2008-08-19 | Transistor with gain variation compensation |
| PCT/US2009/048648 WO2010021785A1 (en) | 2008-08-19 | 2009-06-25 | Transistor with gain variation compensation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102124548A true CN102124548A (zh) | 2011-07-13 |
| CN102124548B CN102124548B (zh) | 2013-05-08 |
Family
ID=41695551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200980132363.8A Expired - Fee Related CN102124548B (zh) | 2008-08-19 | 2009-06-25 | 具有增益变化补偿的晶体管 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7982247B2 (zh) |
| EP (1) | EP2316126A4 (zh) |
| JP (1) | JP5610489B2 (zh) |
| KR (1) | KR20110050679A (zh) |
| CN (1) | CN102124548B (zh) |
| TW (1) | TWI499053B (zh) |
| WO (1) | WO2010021785A1 (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103988309A (zh) * | 2011-12-14 | 2014-08-13 | 高通股份有限公司 | 用于减小的晶体管漏泄电流的栅极倒圆 |
| CN109817699A (zh) * | 2018-12-29 | 2019-05-28 | 上海集成电路研发中心有限公司 | 一种晶体管以及图像传感器 |
| CN109888001A (zh) * | 2019-02-03 | 2019-06-14 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该器件的电子设备 |
| CN111367341A (zh) * | 2018-12-26 | 2020-07-03 | 北京兆易创新科技股份有限公司 | 一种参考电压产生电路和nand芯片 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5600255B2 (ja) * | 2010-01-12 | 2014-10-01 | 株式会社ジャパンディスプレイ | 表示装置、スイッチング回路および電界効果トランジスタ |
| CN104409509A (zh) * | 2014-10-20 | 2015-03-11 | 深圳市华星光电技术有限公司 | 薄膜晶体管 |
| CN110890421A (zh) * | 2018-09-10 | 2020-03-17 | 长鑫存储技术有限公司 | 半导体器件 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117167A (ja) * | 1997-06-25 | 1999-01-22 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ及びその製造方法 |
| JP2000049240A (ja) * | 1998-07-30 | 2000-02-18 | Citizen Watch Co Ltd | 半導体記憶装置 |
| US20020113277A1 (en) * | 2000-12-27 | 2002-08-22 | Manoj Mehrotra | Sub-critical-dimension integrated circuit features |
| JP2003060197A (ja) * | 2001-08-09 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置 |
| CN1691305A (zh) * | 2004-04-19 | 2005-11-02 | 海力士半导体有限公司 | 半导体器件 |
| CN101150131A (zh) * | 2006-09-20 | 2008-03-26 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235669A (ja) * | 1994-02-25 | 1995-09-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH07245395A (ja) * | 1994-03-04 | 1995-09-19 | Nec Kansai Ltd | 高耐圧ｍｏｓトランジスタ及びその製造方法 |
| US5567553A (en) * | 1994-07-12 | 1996-10-22 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| JP3528554B2 (ja) * | 1997-12-04 | 2004-05-17 | セイコーエプソン株式会社 | 半導体装置 |
| JP4278202B2 (ja) * | 1998-03-27 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体装置の設計方法、半導体装置及び記録媒体 |
| US6278165B1 (en) * | 1998-06-29 | 2001-08-21 | Kabushiki Kaisha Toshiba | MIS transistor having a large driving current and method for producing the same |
| JP2001119024A (ja) * | 1999-10-21 | 2001-04-27 | Nec Ic Microcomput Syst Ltd | 半導体装置およびその製造方法 |
| KR20010076658A (ko) * | 2000-01-27 | 2001-08-16 | 박종섭 | 반도체 소자 |
| US20030134479A1 (en) * | 2002-01-16 | 2003-07-17 | Salling Craig T. | Eliminating substrate noise by an electrically isolated high-voltage I/O transistor |
| JP4158453B2 (ja) * | 2002-08-22 | 2008-10-01 | 株式会社デンソー | 半導体装置及びその製造方法 |
| JP2004356490A (ja) * | 2003-05-30 | 2004-12-16 | Toshiba Corp | 半導体装置 |
| JP2005031591A (ja) * | 2003-07-11 | 2005-02-03 | Sharp Corp | フォトマスク検証方法 |
| US6943391B2 (en) * | 2003-11-21 | 2005-09-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Modification of carrier mobility in a semiconductor device |
| JP4851718B2 (ja) * | 2005-01-28 | 2012-01-11 | 株式会社東芝 | 半導体装置 |
| US7402844B2 (en) * | 2005-11-29 | 2008-07-22 | Cree, Inc. | Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods |
-
2008
- 2008-08-19 US US12/194,131 patent/US7982247B2/en not_active Expired - Fee Related
-
2009
- 2009-06-25 JP JP2011523841A patent/JP5610489B2/ja not_active Expired - Fee Related
- 2009-06-25 CN CN200980132363.8A patent/CN102124548B/zh not_active Expired - Fee Related
- 2009-06-25 KR KR1020117006187A patent/KR20110050679A/ko not_active Application Discontinuation
- 2009-06-25 EP EP09808557.4A patent/EP2316126A4/en not_active Withdrawn
- 2009-06-25 WO PCT/US2009/048648 patent/WO2010021785A1/en active Application Filing
- 2009-07-01 TW TW098122268A patent/TWI499053B/zh not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117167A (ja) * | 1997-06-25 | 1999-01-22 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ及びその製造方法 |
| JP2000049240A (ja) * | 1998-07-30 | 2000-02-18 | Citizen Watch Co Ltd | 半導体記憶装置 |
| US20020113277A1 (en) * | 2000-12-27 | 2002-08-22 | Manoj Mehrotra | Sub-critical-dimension integrated circuit features |
| JP2003060197A (ja) * | 2001-08-09 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置 |
| CN1691305A (zh) * | 2004-04-19 | 2005-11-02 | 海力士半导体有限公司 | 半导体器件 |
| CN101150131A (zh) * | 2006-09-20 | 2008-03-26 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103988309A (zh) * | 2011-12-14 | 2014-08-13 | 高通股份有限公司 | 用于减小的晶体管漏泄电流的栅极倒圆 |
| CN111367341A (zh) * | 2018-12-26 | 2020-07-03 | 北京兆易创新科技股份有限公司 | 一种参考电压产生电路和nand芯片 |
| CN109817699A (zh) * | 2018-12-29 | 2019-05-28 | 上海集成电路研发中心有限公司 | 一种晶体管以及图像传感器 |
| CN109817699B (zh) * | 2018-12-29 | 2022-06-28 | 上海集成电路研发中心有限公司 | 一种晶体管以及图像传感器 |
| CN109888001A (zh) * | 2019-02-03 | 2019-06-14 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该器件的电子设备 |
| WO2020155432A1 (zh) * | 2019-02-03 | 2020-08-06 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该器件的电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2316126A4 (en) | 2013-06-12 |
| US7982247B2 (en) | 2011-07-19 |
| TWI499053B (zh) | 2015-09-01 |
| US20100044780A1 (en) | 2010-02-25 |
| TW201010081A (en) | 2010-03-01 |
| EP2316126A1 (en) | 2011-05-04 |
| JP2012500496A (ja) | 2012-01-05 |
| CN102124548B (zh) | 2013-05-08 |
| WO2010021785A1 (en) | 2010-02-25 |
| JP5610489B2 (ja) | 2014-10-22 |
| KR20110050679A (ko) | 2011-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN207664048U (zh) | 半导体器件 | |
| CN102124548B (zh) | 具有增益变化补偿的晶体管 | |
| KR100344735B1 (ko) | 전계 효과 트랜지스터와 반도체 구조물 및 그의 제조 방법 | |
| US6461902B1 (en) | RF LDMOS on partial SOI substrate | |
| US7391080B2 (en) | LDMOS transistor device employing spacer structure gates | |
| JP2007123887A (ja) | レトログレード領域を備える横型ｄｍｏｓトランジスタ及びその製造方法 | |
| US4885618A (en) | Insulated gate FET having a buried insulating barrier | |
| CN103811549A (zh) | 横向mosfet | |
| JP4228276B2 (ja) | 半導体装置 | |
| JP2001060684A (ja) | 半導体装置 | |
| US11631763B2 (en) | Termination for trench field plate power MOSFET | |
| Kilpi et al. | Increased breakdown voltage in vertical heterostructure III-V nanowire MOSFETs with a field plate | |
| JP2002164542A (ja) | 集積回路装置及びその製造方法 | |
| CN107093629B (zh) | 增强型hfet | |
| EP1965437A1 (en) | Nano-scale transistor device with large current handling capability | |
| US7838371B2 (en) | Method of manufacturing a FET gate | |
| CN104282754B (zh) | 高集成度l形栅控肖特基势垒隧穿晶体管 | |
| CN109817711B (zh) | 具有AlGaN/GaN异质结的氮化镓横向晶体管及其制作方法 | |
| CN205881909U (zh) | 一种新型常关型iii-v异质结场效应晶体管 | |
| JP2009170598A (ja) | 半導体装置及びその製造方法 | |
| JP2020126932A (ja) | トレンチゲート型半導体装置 | |
| CN106571396A (zh) | 短漂移区的部分绝缘层上薄膜硅ldmos晶体管 | |
| CN101840887B (zh) | 一种半导体器件及其形成方法 | |
| CN105977294A (zh) | 一种新型常关型iii-v异质结场效应晶体管 | |
| KR20020084881A (ko) | 측면게이트를 이용한 실리콘 단전자 트랜지스터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Texas in the United States Patentee after: NXP America Co Ltd Address before: Texas in the United States Patentee before: Fisical Semiconductor Inc. |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20130508 Termination date: 20190625 |