KR20020084881A - 측면게이트를 이용한 실리콘 단전자 트랜지스터 제조방법 - Google Patents
측면게이트를 이용한 실리콘 단전자 트랜지스터 제조방법 Download PDFInfo
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Abstract
실리콘 이중 산화막(silicon on insulator:SOI) 구조의 기판을 이용하여, 2차원 전자가스층(2DEG)을 형성하는 상층게이트와 2차원 전자가스층을 유한한 곳에 국한시켜 양자점(Quantum dot)을 형성하는 측면게이트구조로 이루어진 단전자 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 측면게이트 전압에 따른 전계효과를 이용하여 반전층에 형성된 여러개의 양자점들의 크기 및 모양을 임의로 조절할 수 있고, SOI구조를 이용하기 때문에 누설전류의 현격한 감소와 나노패터닝이 용이하다. 또한 기존의 이중게이트 방식의 단전자 트랜지스터의 제조 방법과 달리 양자점을 형성케하는 측면게이트가 2DEG 채널과 동일 평면에 위치하기 때문에 기존의 이중게이트보다 구조상, 공정상 단순하면서도 보다 우수한 특성을 구현할 수 있으며, 또한 재현성 있는 소자를 제작할 수 있는 특징을 갖고 있다.
Description
차세대 초고집적 반도체 기억소자 제조 기술 향상에 관한 연구는 현대사회가 요구하는 고도의 정보통신 수행을 위함은 물론, 거의 세계 정상이라 할 수 있는 국내 반도체 메모리 소자 산업과 비 메모리 소자의 국제 경쟁력 확보를 위해 필수적이다. 현재 64M DARM은 전자 백만개로, 16M 비휘발성 메모리는 전자 만개로 1bit의 정보를 저장하고 있다. 최근의 메모리 발전속도의 추세로 볼때 2010년에는 10개 이하의 전자로 1bit의 정보를 구현하게 되는 초소형 저 전압 메모리 소자 출현의 가능성이 예견된다. 지금까지는 MOSFET의 기본구조는 변하지 않고 소자의 크기를 줄이는 방법으로 고집적화가 이루어져 왔으나, 4G DARM이상에 서는 이러한 연속적인 발전이 한계를 보일것으로 예상된다. 이러한 한계를 극복하기 위한 방법 중 대표적인 것이 단전자 트랜지스터 소자이다.
본 발명은 상기와 같은 요구에 대응해 창안된 것으로서, 궁극적으로 전자 한 개를 제어하여 그 특성인 전류 표준과 고집적 소자를 제조할 수 있는 가능성을 가진 단전자 트랜지스터에 관한 것으로서, SOI 구조의 기판을 사용하며, 측면게이트의 전계효과를 이용하는 단전자 트랜지스터 및 그 제조 방법에 관한 것이다. 특히 양자점들의 크기 및 모양을 nanoscale에서 임의로 조절할 수 있는 특성을 갖는다.
도 1은 본 발명에 의한 단전자 트랜지스터를 나타내 보인 사시도 이고,
도 2은 본 발명에 의한 단전자 트랜지스터의 측면도이다.
도면의 주요 부분에 대한 부호의 설명
1: 실리콘 기판
2: 실리콘 산화막
3: 위층 실리콘
4: 게이트 산화막
5: 드레인
6: 측면게이트
7: 상층게이트
8: 소오스
9: 전도채널
본 발명의 측면게이트 단전자 트랜지스터의 작동원리는 다음과 같다. 기존의 MOSFET의 게이트와 동일한 역활을 하는 상층게이트(7)에 양전압을 가하면소오스(8)-드레인(5) 간에 2차원 전자전도채널이 형성되며, 상층게이트(7)에 양전압을 더욱 크게 가하면 1차원 전도채널(9)에 유도되는 전하량은 포화될 때까지 연속적으로 증가한다. 상층게이트(7)의 양전압에 의해 유도된 반전층의 전자들은 전도채널(9)의 양쪽방향으로 형성된 측면게이트(6)에 음전압이 가해지기 시작하면 측면게이트(6) 바로 옆에서는 Coulomb 척력으로 인해 전자들이 고갈되고, 이 영역에서 1차원 채널을 가로지르는 터널링 장벽이 형성된다. 이렇게 형성되어진 2개의 터널링 장벽들 사이에 전파의 양자점이 형성된다. 또한 측면게이트의 음전압의 크기에 따라 터널링 장벽의 조절이 가능하며 동시에 양자점의 크기도 임의로 조절이 가능하다.
이하 첨부된 도면을 참조하여 본 발명에 따른 단전자 트랜지스터의 제조 방법을 보다 상세하게 설명한다.
본 발명에서 사용된 SOI 구조의 기판은 전도성을 갖는 위층실리콘(3), 절연성을 가진 실리콘 이중산화막(2), 그리고 다시 실리콘 기판(1)으로 구성되어 있다. SOI 기판에서 단전자 트랜지스터 제작시 사용되는 부분은 위층실리콘(3)으로서, 먼저 전자빔 레지스트인 PMMA를 5000rpm, 30sec 간 SOI 기판에 도포한 다음 전자선 직접 묘화(electron-beam direct writing) 방법으로 소오스(8), 드레인(5) 및 소오스-드레인간 100nm의 전자전도 채널부분과 이 전도채널의 양쪽으로 50nm의 간격을 두고 측면게이트를 음각으로 패터닝한다. 그 다음 공정으로서 공지된 방법인 Al-lift off 공정을 이용해 소자의 패턴을 Al로 채워진 양각으로 형성한 다음 반응성 이온식각 (Reactive Ion Etching: RIE)을 이용해 나머지 위층실리콘을 모두 제거한다. 다음으로 나노전도채널의 양자점이 형성될 부분을 제외한 나머지 부분 즉 소오스, 드레인 영역 및 측면게이트를 금속화하기 위해 전자빔 레지스트인 SAL601으로 양자점이 형성될 부분을 길이 3um, 넓이 0.8um의 크기로 전자선 직접 묘화방법을 이용해 덮은 후 이온 주입공정을 하였다. 이후 온도 1000도씨, 시간 30분의 열산화법 으로서 도핑된 영역의 활성화와 상층게이트와 채널간 실리콘 이중산화막을 동시에 실현했다. 이 후의 공정은 일반적인 MOSFET 공정과 동일하게 진행한다.
본 발명에 따른 단전자 트랜지스터 및 그 제조 방법에 따르면 측면게이트 전압에 따른 전계효과를 이용하여 반전층에 형성된 양자점의 크기 및 모양을 임의로 조절할 수 있다. 또한 기존의 반전층을 형성케 하는 상층게이트와 양자점을 형성케하는 하층게이트로 이루어진 이중게이트 구조와는 달리 양자점을 형성케하는 측면게이트가 전도채널과 동일 위층실리콘층에 위치하므로 하층게이트 물질인 폴리실리콘층을 형성할 필요가 없고, 도핑후 열처리 과정을 게이트 산화막 형성과 동시에 구현하기 때문에 공전의 단축과 이에 따른 소자의 신뢰성과 재현성을 한 단계 높힐 수 있다. 또한 이전의 임의로 형성되는 양자점을 이용한 단전자 소자의 제조 방법과 달리 전자선 직접 묘화를 이용하므로 신뢰성 및 재현성 있는 소자를 개발할 수 있다.
Claims (11)
- 단전자 트랜지스터 제조 방법에 있어서단전자 트랜지스터 형성을 위한 전도 영역을 갖는 소오스 및 드레인 영역과 양자점을형성케 하는 측면게이트를 전자선 직접 묘화로 한정하는 공정과,이를 반응성 이온식각으로 위층실리콘에 형성하는 공정과,전도채널 중 양자점이 형성될 부분을 제외한 나머지 소오스, 드레인 및 측면 게이트를 전자선 직접묘화법을 이용해 선택적으로 도핑하는 공정과,이 도핑된 영역을 활성화시키는 공정을 게이트 산화막 성장과 동시에 구현하는 것을 특징으로 하는 단전자 소자의 제작방법.
- 상기 기판은 실리콘 기판 내에 중간 산화막을 갖는 SOI 구조의 기판을 사용한 것을 특징으로 하는 단전자 트랜지스터.
- 청구항 1에 있어서,서브 마이크론 이하의 세선을 갖는 전도채널 및 인접 측면게이트와 수십 마이크로의 크기를 갖는 소오스, 드레인 및 측면게이트 패드부분을 서브 마이크로 이하 픽셀의 전자선 직접 묘화로 동시에 패터닝 할때 발생하는 전자선 묘화 장비의 과도한 부하와 근접효과(proxy effect)를 피하기 위해 먼저 소오스, 드레인 및 측면게이트의 패드부분을 수 마이크로 픽셀 단위로 전자선 묘화한 다음 서브 마이크론 이하 픽셀로 전도채널과 인접 측면게이트를 연결하는 것을 특징으로 하는 단전자 트랜지스터.
- 청구항 1에 있어서,상기 소오스에서 드레인까지의 서브 마이크로 이하의 전자 이동 경로 및 측면게이트를 제외한 나머지 위층실리콘을 반응성 이온 식각으로 제거하는 것을 특징으로 하는 단전자 트랜지스터.
- 청구항 1에 있어서,측면게이트는 전도채널과 서브 마이크로 이하의 간격을 갖고 전도채널의 양쪽에 직각 및 임의의 방향으로 형성한 것을 특징으로 하는 단전자 트랜지스터.
- 청구항 5에 있어서측면게이트는 전도채널과 동일평면인 위층실리콘에 형성하는 것을 특징으로 하는 단전자 트랜지스터.
- 청구항 5에 있어서,상기 측면게이트는 전도채널과 서브 마이크로 이하의 게이트 산화막을 사이에 두고 위치기 때문에 전도채널의 터널링 장벽 및 양자점의 크기 조절이 용이한것을 특징으로 하는 단전자 트랜지스터.
- 청구항 1에 있어서,전도채널중 양자점이 형성되는 부분만 전자빔 레지스트인 SAL601과 전자선 직접묘화를 이용해 국소적으로 덮음으로서 나머지 부분을 선택적으로 도핑한 것을 특징으로 하는 단전자 트랜지스터.
- 청구항 8에 있어서,상기 전자선 직접 묘화중 피할 수 없는 miss-align로 인해 전도채널만 덮을 수 없으므로바로 옆 측면게이트도 0.2um정도 덮히게 되어 완벽한 선택적 도핑이 불가능하게 되는 것을후속공정인 게이트 산화막 성장시 도핑영역의 활성화와 동시에 도판트의 측면 확산을 이용하여, 측면게이트의 완전한 동작을 구현한 것을 특징으로 하는 단전자 트랜지스터.
- 청구항 1에 있어서,게이트 산화막을 600A이상 성장시켜 게이트 축전용량을 대폭적으로 줄인 것을 특징으로 하는 단전자 트랜지스터.
- 청구항 5에 있어서,상기 측면게이트의 수는 제한이 없으며 측면게이트의 개수를 N개라 할때 N-1개의 양자점을 형성하며, 상기 측면게이트는 모두 독립된 전극을 가지므로 각각 전압 변화가 가능하여 이로서 형성되어지는 양자점의 크기 및 모양을 임의로 조절이 가능한 것을 특징으로 하는 단전자 트랜지스터.
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Cited By (4)
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|---|---|---|---|---|
| KR100418182B1 (ko) * | 2001-11-28 | 2004-02-11 | 학교법인 한국정보통신학원 | 실리콘 단전자 기억 소자의 제작방법 |
| KR100621304B1 (ko) * | 2003-02-07 | 2006-09-13 | 대한민국(충북대학교 나노과학기술연구소) | 단일전자 스핀제어 나노소자 |
| KR100757328B1 (ko) * | 2006-10-04 | 2007-09-11 | 삼성전자주식회사 | 단전자 트랜지스터 및 그 제조 방법 |
| KR100765962B1 (ko) * | 2005-12-30 | 2007-10-11 | 서울시립대학교 산학협력단 | 동일 평면 게이트 양자점 트랜지스터 제작방법 |
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2001
- 2001-05-02 KR KR1020010025329A patent/KR20020084881A/ko not_active Application Discontinuation
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