JPS6115415A - フリツプフロツプ - Google Patents
フリツプフロツプInfo
- Publication number
- JPS6115415A JPS6115415A JP59136237A JP13623784A JPS6115415A JP S6115415 A JPS6115415 A JP S6115415A JP 59136237 A JP59136237 A JP 59136237A JP 13623784 A JP13623784 A JP 13623784A JP S6115415 A JPS6115415 A JP S6115415A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- supplied
- flip
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、差動アンプの構成を基本構成とする論理回
路を組合わせてなるクロック同期型のＲ−Ｓフリップフ
ロップに関する。
路を組合わせてなるクロック同期型のＲ−Ｓフリップフ
ロップに関する。
例えば米国特許第３２５９７６１号明細書に示すように
、トランジスタのエミッタを共通に接続した差動アンプ
を基本構成とする論理回路が知られている。この論理回
路は、Ｅ ＣＬ （Ｅｍｉｔｔｅｒ Ｃ。
、トランジスタのエミッタを共通に接続した差動アンプ
を基本構成とする論理回路が知られている。この論理回
路は、Ｅ ＣＬ （Ｅｍｉｔｔｅｒ Ｃ。
ｕｐｌｅｄ Ｌｏｇｉｃ）と称される。
このＥＣＬのＩｊＯＲゲートを第７図に示すように、２
個用い、一方のＮＯＲゲートの一方の入力端子にセット
人力Ｓを供給し、他方のＮＯＲゲートの一方の入力端子
にリセット人力Ｒを供給し、夫々のＮＯＲゲートの出力
を相手方のＮＯＲゲートの他方の入力端子に供給するこ
とで、Ｒ−Ｓフリップフロップを構成することができる
。
個用い、一方のＮＯＲゲートの一方の入力端子にセット
人力Ｓを供給し、他方のＮＯＲゲートの一方の入力端子
にリセット人力Ｒを供給し、夫々のＮＯＲゲートの出力
を相手方のＮＯＲゲートの他方の入力端子に供給するこ
とで、Ｒ−Ｓフリップフロップを構成することができる
。
第８図は、かかるＲ−Ｓフリップフロップを示すもので
、６１．６２．６３は、互いのエミッタが共通接続され
、定電流源としての抵抗６４に接続されたトランジスタ
を示す。トランジスタ６１ノヘースに基準電圧Ｖｒが供
給され、トランジスタ６２のベースにセット人力Ｓが供
給される。
、６１．６２．６３は、互いのエミッタが共通接続され
、定電流源としての抵抗６４に接続されたトランジスタ
を示す。トランジスタ６１ノヘースに基準電圧Ｖｒが供
給され、トランジスタ６２のベースにセット人力Ｓが供
給される。
トランジスタ６２及び６３のコレクタ同士が接続され、
電源端子６７に抵抗６５を介して接続されると共に、エ
ミッタフォロワ形のトランジスタ６６を介して出力端子
とされる。トランジスタ６６のエミッタが抵抗６９を介
して接地端子６８に接続されると共に、トランジスタ７
３のベースに接続される。
電源端子６７に抵抗６５を介して接続されると共に、エ
ミッタフォロワ形のトランジスタ６６を介して出力端子
とされる。トランジスタ６６のエミッタが抵抗６９を介
して接地端子６８に接続されると共に、トランジスタ７
３のベースに接続される。
７１．７２．７３は、互いのエミッタが共通接続され、
定電流源としての抵抗７４に接続されたトランジスタを
示す。トランジスタ７１のベースに基準電圧Ｖｒが供給
され、トランジスタ７２のベースにリセット人力Ｒが供
給される。
定電流源としての抵抗７４に接続されたトランジスタを
示す。トランジスタ７１のベースに基準電圧Ｖｒが供給
され、トランジスタ７２のベースにリセット人力Ｒが供
給される。
トラン−ジスタフ２及び７３のコレクタ同士が接続され
、電源端子６７に抵抗７５を介して接続されると共に、
エミッタフォロワ形のトランジスタ７６を介して出力端
子とされる。トランジスタ７６のエミッタが抵抗７９を
介して接地端子６８に接続されると共に、トランジスタ
６３のベースに接続される。
、電源端子６７に抵抗７５を介して接続されると共に、
エミッタフォロワ形のトランジスタ７６を介して出力端
子とされる。トランジスタ７６のエミッタが抵抗７９を
介して接地端子６８に接続されると共に、トランジスタ
６３のベースに接続される。
基準電圧Ｖｒは、第９図に示すように、セット人力Ｓ及
びリセット人力Ｒの低レベル（以下の説明でＬと表す）
及び高レベル（以下の説明でＨと表す）間の論理振幅の
中央のレベルと一致する関係とされている。例えばリセ
ット状態で、出力ＱがＬ１σがＨの時にセット人力Ｓが
Ｈに立ち上がると、トランジスタ６２がオンし、トラン
ジスタ７３のベースに供給されるレベルがＬとなる。こ
のため、トランジスタ７１がオンし、トランジスタ７２
．７３がオフする。従って、出力ＱがＨに立ち上がり、
セット入力Ｓがその後りになっても、セット状態が保持
される。
びリセット人力Ｒの低レベル（以下の説明でＬと表す）
及び高レベル（以下の説明でＨと表す）間の論理振幅の
中央のレベルと一致する関係とされている。例えばリセ
ット状態で、出力ＱがＬ１σがＨの時にセット人力Ｓが
Ｈに立ち上がると、トランジスタ６２がオンし、トラン
ジスタ７３のベースに供給されるレベルがＬとなる。こ
のため、トランジスタ７１がオンし、トランジスタ７２
．７３がオフする。従って、出力ＱがＨに立ち上がり、
セット入力Ｓがその後りになっても、セット状態が保持
される。
上述のＥＣＬを用いたＲ−Ｓフリップフロップは、トラ
ンジスタを飽和動作させないので、高速の動作が可能で
ある。しかし、従来のＥＣＬ論理回路は、基準電圧と入
力信号とを比較するため、基準電圧発生回路を必要とす
る。高速の論理回路では、各論理回路に流す電流が大き
いので、スイッチング時の過渡電流を吸収するために、
回路規模に応じた個数の基準電圧発生回路が必要になる
。
ンジスタを飽和動作させないので、高速の動作が可能で
ある。しかし、従来のＥＣＬ論理回路は、基準電圧と入
力信号とを比較するため、基準電圧発生回路を必要とす
る。高速の論理回路では、各論理回路に流す電流が大き
いので、スイッチング時の過渡電流を吸収するために、
回路規模に応じた個数の基準電圧発生回路が必要になる
。
勿論、第８図から明らかなように、基準電圧を必要とす
ることは、２人力のＮＯＲゲートを実現するために、差
動アンプを構成するトランジスタの個数が３個となる。
ることは、２人力のＮＯＲゲートを実現するために、差
動アンプを構成するトランジスタの個数が３個となる。
従って、従来の論理回路は、素子数が多くなる欠点があ
った。また、基準電圧を各論理回路に供給するための配
線パターンが必要で、基板上で配線パターンの占める割
合が多くなり、チップサイズが大きくなる欠点があった
。
った。また、基準電圧を各論理回路に供給するための配
線パターンが必要で、基板上で配線パターンの占める割
合が多くなり、チップサイズが大きくなる欠点があった
。
更に、この発明は、第１０図に示すように、セット入力
及びリセット入力をＮＯＲゲートに供給し、これらの入
力をセット入力制御信号Ａ及びリセット入力制御信号Ｂ
により禁止することを可能とするものである。このよう
なフリップフロップは、クロックに同期して動作するこ
とができるものである。
及びリセット入力をＮＯＲゲートに供給し、これらの入
力をセット入力制御信号Ａ及びリセット入力制御信号Ｂ
により禁止することを可能とするものである。このよう
なフリップフロップは、クロックに同期して動作するこ
とができるものである。
従来のＥ ＣＬを用いて２個のＮＯＲゲートを構成する
と、第１１図に示す接続のものとなる。トランジスタ８
】、８２．８３のエミッタが共通接続され、定電流源用
の抵抗８４を介して接地端子８８に接続され、トランジ
スタ８２．８３のコレクタ接続点が抵抗８５を介して電
源端子８７に接続されると共に、トランジスタ８６のベ
ースに接続され、トランジスタ８６のエミッタが抵抗８
９を介して接地端子８８に接続されると共に、出力端子
９０として導出される。この出力端子９０がＲ−Ｓフリ
ップフロップのセット入力端子と接続される。
と、第１１図に示す接続のものとなる。トランジスタ８
】、８２．８３のエミッタが共通接続され、定電流源用
の抵抗８４を介して接地端子８８に接続され、トランジ
スタ８２．８３のコレクタ接続点が抵抗８５を介して電
源端子８７に接続されると共に、トランジスタ８６のベ
ースに接続され、トランジスタ８６のエミッタが抵抗８
９を介して接地端子８８に接続されると共に、出力端子
９０として導出される。この出力端子９０がＲ−Ｓフリ
ップフロップのセット入力端子と接続される。
同様に、トランジスタ９１．９２．９３のエミッタが共
通接続され、定電流源用の抵抗９４を介して接地端子８
８に接続され、トランジスタ９２．９３のコレクタ接続
点が抵抗９５を介して電源端子８７に接続されると共に
、トランジスタ９６のベースに接続され、トランジスタ
９６のエミッタが抵抗９９を介して接地端子８８に接続
されると共に、出力端子９７として導出される。この出
力端子９７がＲ−Ｓフリップフロップのリセット入力端
子と接続される。
通接続され、定電流源用の抵抗９４を介して接地端子８
８に接続され、トランジスタ９２．９３のコレクタ接続
点が抵抗９５を介して電源端子８７に接続されると共に
、トランジスタ９６のベースに接続され、トランジスタ
９６のエミッタが抵抗９９を介して接地端子８８に接続
されると共に、出力端子９７として導出される。この出
力端子９７がＲ−Ｓフリップフロップのリセット入力端
子と接続される。
第１０図に示すクロック同期型のフリップフロップは、
第８図及び第１１図の回路を接続することで実現される
ために、必要とする素子数が極めて多くなる問題点があ
った。然も、各ＮＯＲゲートが基準電圧を必要をするの
で、上述と同様の問題点が発生する。
第８図及び第１１図の回路を接続することで実現される
ために、必要とする素子数が極めて多くなる問題点があ
った。然も、各ＮＯＲゲートが基準電圧を必要をするの
で、上述と同様の問題点が発生する。
従って、この発明の目的は、基準電圧を必要としない論
理回路によりＲ−３フリツプフロツプを構成し、トラン
ジスタ、抵抗等の素子数の大幅な減少を図ることができ
、消費電力の低減及び遅延時間の短縮を実現できるクロ
ック同期型のＲ−Ｓフリップフロップを提供することに
ある。
理回路によりＲ−３フリツプフロツプを構成し、トラン
ジスタ、抵抗等の素子数の大幅な減少を図ることができ
、消費電力の低減及び遅延時間の短縮を実現できるクロ
ック同期型のＲ−Ｓフリップフロップを提供することに
ある。
この発明によれば、従来のＩＦ、ＣＬ論理回路を用いた
Ｒ−Ｓフリップフロップと同程度の動作速度を実現する
時には、差動アンプの定電流源の値を小とできるので、
素子数の低減と相乗して消費電力を極めて少なくするこ
とができる。
Ｒ−Ｓフリップフロップと同程度の動作速度を実現する
時には、差動アンプの定電流源の値を小とできるので、
素子数の低減と相乗して消費電力を極めて少なくするこ
とができる。
また、この発明は、基準電圧を各ゲート回路に供給する
必要がないので、基準電圧供給用の配線パターンが不要
となり、ＩＣ回路のチップサイズを小型化できる。
必要がないので、基準電圧供給用の配線パターンが不要
となり、ＩＣ回路のチップサイズを小型化できる。
この発明は、第１のトランジスタと第２のトランジスタ
と第３のトランジスタの互いのエミッタが定電流源に接
続され、第１のトランジスタ及び第２のトランジスタの
互いのコレクタが共通接続された第１の差動アンプと、
第４のトランジスタと第５のトランジスタと第６のトラ
ンジスタの互いのエミッタが定電流源に接続され、第４
のトランジスタ及び第５のトランジスタの互いのコレク
タが共通接続された第２の差動アンプとを有するもので
、 蝿１のトランジスタのベース及び第２のトランジスタの
ベースにセット入力信号及びセット入力制御信号を供給
し、第３のトランジスタのコレクタ出力を第６のトラン
ジスタのベースに供給するようになし、 第４のトランジスタのベース及び第５のトランジスタの
ベースにリセット入力信号及びリセット入力制御信号を
供給し、第６のトランジスタのコレクタ出力を第３のト
ランジスタのベースに供給し、 セット入力信号、リセット入力信号、セット入力制御信
号、リセット入力制御信号が同一のレベル関係を有する
２値信号とされ、且つ第３のトランジスタのベース及び
第６のトランジスタのベースに供給される信号が２値信
号の論理振幅と等しい論理振幅を有し、且つ２値信号の
論理振幅の略々％のレベル、より大とされたことを特徴
とするフリップフロップである。
と第３のトランジスタの互いのエミッタが定電流源に接
続され、第１のトランジスタ及び第２のトランジスタの
互いのコレクタが共通接続された第１の差動アンプと、
第４のトランジスタと第５のトランジスタと第６のトラ
ンジスタの互いのエミッタが定電流源に接続され、第４
のトランジスタ及び第５のトランジスタの互いのコレク
タが共通接続された第２の差動アンプとを有するもので
、 蝿１のトランジスタのベース及び第２のトランジスタの
ベースにセット入力信号及びセット入力制御信号を供給
し、第３のトランジスタのコレクタ出力を第６のトラン
ジスタのベースに供給するようになし、 第４のトランジスタのベース及び第５のトランジスタの
ベースにリセット入力信号及びリセット入力制御信号を
供給し、第６のトランジスタのコレクタ出力を第３のト
ランジスタのベースに供給し、 セット入力信号、リセット入力信号、セット入力制御信
号、リセット入力制御信号が同一のレベル関係を有する
２値信号とされ、且つ第３のトランジスタのベース及び
第６のトランジスタのベースに供給される信号が２値信
号の論理振幅と等しい論理振幅を有し、且つ２値信号の
論理振幅の略々％のレベル、より大とされたことを特徴
とするフリップフロップである。
以下、この発明の一実施例について、図面を参照して説
明する。第１図は、この発明の一実施例の構成を示すも
のである。
明する。第１図は、この発明の一実施例の構成を示すも
のである。
この発明では、夫々差動アンプからなる２個の論理回路
を使用する。一方の論理回路がトランジスタ１．２．３
．７．１０で構成され、他方の論理回路がトランジスタ
２１．２２．２３．２７．３０で構成される。トランジ
スタ１．２．３．７のエミッタが共通接続され、定電流
源としての抵抗８を介し゛ζ接地端子１２に接続される
。トランジスタ１のベースと接続された端子４にセット
人力Ｓ−が供給され、トランジスタ２のベースと接続さ
れた端子５及びトランジスタ３のベースと接続された端
子６の夫々にセット入力制御信号Ａ−及びＢ−が供給さ
れる。
を使用する。一方の論理回路がトランジスタ１．２．３
．７．１０で構成され、他方の論理回路がトランジスタ
２１．２２．２３．２７．３０で構成される。トランジ
スタ１．２．３．７のエミッタが共通接続され、定電流
源としての抵抗８を介し゛ζ接地端子１２に接続される
。トランジスタ１のベースと接続された端子４にセット
人力Ｓ−が供給され、トランジスタ２のベースと接続さ
れた端子５及びトランジスタ３のベースと接続された端
子６の夫々にセット入力制御信号Ａ−及びＢ−が供給さ
れる。
トランジスタ１．２．３のコレクタが゛共通接続され、
この接続点が電源端子１１に接続される。
この接続点が電源端子１１に接続される。
トランジスタ７のコレクタが抵抗９を介して電源端子１
１に接続されると共に、エミッタフォロワ形のトランジ
スタ１０のベースに接続される。トランジスタ１０のエ
ミッタが抵抗１３を介して接地端子１２に接続されると
共に、出力この出力端子１４として導出されている。ト
ランジスタ１０のエミッタが他方の差動アンプのトラン
ジスタ２７のベースに接続される。
１に接続されると共に、エミッタフォロワ形のトランジ
スタ１０のベースに接続される。トランジスタ１０のエ
ミッタが抵抗１３を介して接地端子１２に接続されると
共に、出力この出力端子１４として導出されている。ト
ランジスタ１０のエミッタが他方の差動アンプのトラン
ジスタ２７のベースに接続される。
トランジスタ２１．２２．２３．２７りエミツタが共通
接続され、定電流源としての抵抗２８を介して接地端子
１２に接続される。トランジスタ２１のベースと接続さ
れた端子２４にリセット人力Ｒ−が供給され、トランジ
スタ２２のベースと接続された端子２５及びトランジス
タ２３のベースと接続された端子２６の夫々にリセット
入力制御信号Ｃ−及びＤ−が供給される。
接続され、定電流源としての抵抗２８を介して接地端子
１２に接続される。トランジスタ２１のベースと接続さ
れた端子２４にリセット人力Ｒ−が供給され、トランジ
スタ２２のベースと接続された端子２５及びトランジス
タ２３のベースと接続された端子２６の夫々にリセット
入力制御信号Ｃ−及びＤ−が供給される。
トランジスタ２１．２２．２３のコレクタが共通接続さ
れ、この接続点が電源端子１１に接続される。トランジ
スタ２７のコレクタが抵抗２９を介して電源端子１１に
接続されると共に、エミッタフォロワ形のトランジスタ
３０のベースに接続される。トランジスタ３０のエミッ
タが抵抗３３を介して接地端子１２に接続されると共に
、出力Ｑの出力端子３４として導出されている。トラン
ジスタ３０のエミッタが一方の差動アンプのトランジス
タ７のベースに接続される。
れ、この接続点が電源端子１１に接続される。トランジ
スタ２７のコレクタが抵抗２９を介して電源端子１１に
接続されると共に、エミッタフォロワ形のトランジスタ
３０のベースに接続される。トランジスタ３０のエミッ
タが抵抗３３を介して接地端子１２に接続されると共に
、出力Ｑの出力端子３４として導出されている。トラン
ジスタ３０のエミッタが一方の差動アンプのトランジス
タ７のベースに接続される。
上述のこの発明の一実施例は、第２図に示す構成と等価
なものである。つまり、一方のＮＯＲゲートにセット入
力Ｓ−及びセット入力制御信号Ａ−１Ｂ−を供給し、他
方のＮＯＲゲートにリセット人力Ｒ−及びリセット入力
制御信号Ｃ−、Ｄ−を供給する構成のものである。
なものである。つまり、一方のＮＯＲゲートにセット入
力Ｓ−及びセット入力制御信号Ａ−１Ｂ−を供給し、他
方のＮＯＲゲートにリセット人力Ｒ−及びリセット入力
制御信号Ｃ−、Ｄ−を供給する構成のものである。
ＮＯＲゲートをセット入力Ｓ−が通過できるのは、セッ
ト人力制御信号Ａ−及びＢ−がＬ−の時だけである。同
様に、ＮＯＲゲートをリセット人力Ｒ−が通過できるの
は、リセット入力制御信号Ｃ−及びＤ−がＬ−の時だけ
である。このように、禁止ゲートを設けることで、クロ
ック同期型のＲ−Ｓフリップフロップを実現できる。
゛第３図は、この発明の一実施例の入力レベル及び出力
レベルの関係を示すものである。出力Ｑ及びσは、高レ
ベル（Ｈ）と低レベル（Ｌ）とを有し、論理振幅ＶＬを
持つものである。−の記号を付したセット入力Ｓ−、リ
セット人力Ｒ−、セット入力制御信号Ａ−、Ｂ−、リセ
ット入力制御信号Ｃ−、Ｄ−は、互いに等しいＶＬの論
理振幅を有し、且つ出力Ｑ及び■に対し’Ａ Ｖ Ｌの
レベル、低くシフトされたＨ−及びＬ−のレベルを有す
るものである。アナログレベルに関しては、Ｖｃｃを電
源電圧とし、トランジスタのベース・エミッタ間電圧降
下をＶＢＥとすると、 Ｈ＝Ｖｃｃ−ＶＢＥ Ｌ＝Ｖｃｃ−ＶＢＥ−ＶＬ Ｈ−＝Ｖｃｃ−ＶＢＥ−％ＶＬ Ｌ−＝Ｖｃ ｃ−ＶＢＥ−ＶＬ−！４ＶＬと選ばれてい
る。抵抗８．２８で規定される差動アンプの定電流を■
とし、抵抗９．２９の値をＲとすると、（ＩＲ＝ＶＬ）
とされている。
ト人力制御信号Ａ−及びＢ−がＬ−の時だけである。同
様に、ＮＯＲゲートをリセット人力Ｒ−が通過できるの
は、リセット入力制御信号Ｃ−及びＤ−がＬ−の時だけ
である。このように、禁止ゲートを設けることで、クロ
ック同期型のＲ−Ｓフリップフロップを実現できる。
゛第３図は、この発明の一実施例の入力レベル及び出力
レベルの関係を示すものである。出力Ｑ及びσは、高レ
ベル（Ｈ）と低レベル（Ｌ）とを有し、論理振幅ＶＬを
持つものである。−の記号を付したセット入力Ｓ−、リ
セット人力Ｒ−、セット入力制御信号Ａ−、Ｂ−、リセ
ット入力制御信号Ｃ−、Ｄ−は、互いに等しいＶＬの論
理振幅を有し、且つ出力Ｑ及び■に対し’Ａ Ｖ Ｌの
レベル、低くシフトされたＨ−及びＬ−のレベルを有す
るものである。アナログレベルに関しては、Ｖｃｃを電
源電圧とし、トランジスタのベース・エミッタ間電圧降
下をＶＢＥとすると、 Ｈ＝Ｖｃｃ−ＶＢＥ Ｌ＝Ｖｃｃ−ＶＢＥ−ＶＬ Ｈ−＝Ｖｃｃ−ＶＢＥ−％ＶＬ Ｌ−＝Ｖｃ ｃ−ＶＢＥ−ＶＬ−！４ＶＬと選ばれてい
る。抵抗８．２８で規定される差動アンプの定電流を■
とし、抵抗９．２９の値をＲとすると、（ＩＲ＝ＶＬ）
とされている。
第４図は、上述のＲ−Ｓフリップフロップのセット動作
を示すタイムチャートである。フリップフロップがリセ
ット状態（Ｑ＝Ｌ、Ｑ−Ｈ）で、且つセット入力制御信
号Ａ−及びＢ−が共にＬ−の時に、トランジスタ１のベ
ースに供給されるセット人力Ｓ−がＨ−レベルからＬ−
レベルに立ち下がると、トランジスタ７のベース電位り
よりＬ−が低いために、トランジスタ１．２及び３がオ
フし、トランジスタ７がオンする。このため出力口が°
ＨからＬに立ち下がり、差動アンプのトランジスタ２７
がオフし、トランジスタ２１．２２及び２３がオンし、
これにより、出力ＱがＬからＨに立ち上がる。このセッ
ト状態は、セット入力Ｓ−又はセット入力制御信号Ａ−
、Ｂ−がＨとなっても、保持される。
を示すタイムチャートである。フリップフロップがリセ
ット状態（Ｑ＝Ｌ、Ｑ−Ｈ）で、且つセット入力制御信
号Ａ−及びＢ−が共にＬ−の時に、トランジスタ１のベ
ースに供給されるセット人力Ｓ−がＨ−レベルからＬ−
レベルに立ち下がると、トランジスタ７のベース電位り
よりＬ−が低いために、トランジスタ１．２及び３がオ
フし、トランジスタ７がオンする。このため出力口が°
ＨからＬに立ち下がり、差動アンプのトランジスタ２７
がオフし、トランジスタ２１．２２及び２３がオンし、
これにより、出力ＱがＬからＨに立ち上がる。このセッ
ト状態は、セット入力Ｓ−又はセット入力制御信号Ａ−
、Ｂ−がＨとなっても、保持される。
また、セット状態で、且つリセット入力制御信号Ｃ−及
びＤ−が共にＬ−の時に、トランジスタ２１のベースに
供給されるリセット人力Ｒ−がＨ−レベルからし一レベ
ルに立ち下がると、トランジスタ２７のベース電位りよ
りＬ−が低いために、トランジスタ２１．２２及び２３
がオフし、トランジスタ２７がオンする。このため出力
ＱがＨからＬに立ち下がり、差動アンプのトランジスタ
７がオフし、トランジスタ１．２．３がオンし、これに
より、出力ζがＬからＨに立ち上がる。このリセット状
態は、リセット人力Ｒ−又はリセット入力制御信号Ｃ−
、Ｄ−がＨとなっても、保持される。
びＤ−が共にＬ−の時に、トランジスタ２１のベースに
供給されるリセット人力Ｒ−がＨ−レベルからし一レベ
ルに立ち下がると、トランジスタ２７のベース電位りよ
りＬ−が低いために、トランジスタ２１．２２及び２３
がオフし、トランジスタ２７がオンする。このため出力
ＱがＨからＬに立ち下がり、差動アンプのトランジスタ
７がオフし、トランジスタ１．２．３がオンし、これに
より、出力ζがＬからＨに立ち上がる。このリセット状
態は、リセット人力Ｒ−又はリセット入力制御信号Ｃ−
、Ｄ−がＨとなっても、保持される。
Ｈ及びＬのレベルを持つ２値信号に％ＶＬのレベルシフ
トを生じさせるには、第５図或いは第６図に示す構成を
用いれば良い。
トを生じさせるには、第５図或いは第６図に示す構成を
用いれば良い。
第５図において、４１．４２で示すトランジスタのエミ
ッタが定電流源用の抵抗４３を介して接地端子５０に接
続され、トランジスタ４１のベース及びトランジスタ４
２のベースの夫々から入力端子４４及び４５が導出され
ている。トランジスタ４１のコレクタが抵抗４６を介し
て抵抗４８の一端に接続され、トランジスタ４２のコレ
クタが抵抗４７を介して抵抗４８の一端に接続され、こ
の抵抗４８の他端が電源端子４９と接続されている。
ッタが定電流源用の抵抗４３を介して接地端子５０に接
続され、トランジスタ４１のベース及びトランジスタ４
２のベースの夫々から入力端子４４及び４５が導出され
ている。トランジスタ４１のコレクタが抵抗４６を介し
て抵抗４８の一端に接続され、トランジスタ４２のコレ
クタが抵抗４７を介して抵抗４８の一端に接続され、こ
の抵抗４８の他端が電源端子４９と接続されている。
トランジスタ４２のコレクタがエミッタフォロワ形のト
ランジスタ５１のベースに接続され、トランジスタ５１
のエミッタが抵抗５２を介して接地されると共に、出力
端子５３として導出される。
ランジスタ５１のベースに接続され、トランジスタ５１
のエミッタが抵抗５２を介して接地されると共に、出力
端子５３として導出される。
抵抗４６及び４７の値を等しくＲとすると１、抵抗４８
の値が〃Ｒとされている。従って、入力端子４４及び４
５に供給されたＨ及びＬの２値信号がＨ−及びＬ−のレ
ベルを持つ２値信号に変換されて出力端子５３に取り出
される。
の値が〃Ｒとされている。従って、入力端子４４及び４
５に供給されたＨ及びＬの２値信号がＨ−及びＬ−のレ
ベルを持つ２値信号に変換されて出力端子５３に取り出
される。
第６図は、上述と同様のレベル変換を行う回路構成の他
の例を示す。トランジスタ４１及び４２により、差動ア
ンプが構成され、トランジスタ４２のコレクタ出力がエ
ミッタフォロワ形のトランジスタ５１のベースに供給さ
れる。このトランジスタ５１のエミッタ及び接地間に抵
抗５２及び５４の直列接続が挿入され、抵抗５２及び５
４の接続点から出力端子５３が導出される。抵抗５４は
、定電流源用のもので、この抵抗５４による定電流を差
動アンプの定電流の〃とすることで、レベル変換をなし
うる。
の例を示す。トランジスタ４１及び４２により、差動ア
ンプが構成され、トランジスタ４２のコレクタ出力がエ
ミッタフォロワ形のトランジスタ５１のベースに供給さ
れる。このトランジスタ５１のエミッタ及び接地間に抵
抗５２及び５４の直列接続が挿入され、抵抗５２及び５
４の接続点から出力端子５３が導出される。抵抗５４は
、定電流源用のもので、この抵抗５４による定電流を差
動アンプの定電流の〃とすることで、レベル変換をなし
うる。
尚、以上の説明では、定電流源として抵抗を用いたが、
トランジスタのベース及びエミッタ間に所定の直流電圧
を加える構成の定電流源を用いても良いことは、勿論で
ある。また、セット入力制御信号及びリセット入力制御
信号は、少なくとも、１個の入力があれば良い。
トランジスタのベース及びエミッタ間に所定の直流電圧
を加える構成の定電流源を用いても良いことは、勿論で
ある。また、セット入力制御信号及びリセット入力制御
信号は、少なくとも、１個の入力があれば良い。
この発明によれば、基準電圧を必要としない論理回路に
よりＲ−Ｓフリップフロップを構成し、トランジスタ、
抵抗等の素子数の大幅な減少を図ることができ、消費電
力が低減されると共に、遅延時間が短縮化されたクロッ
ク同期型のＲ−Ｓフリップフロップを構成することがで
きる。
よりＲ−Ｓフリップフロップを構成し、トランジスタ、
抵抗等の素子数の大幅な減少を図ることができ、消費電
力が低減されると共に、遅延時間が短縮化されたクロッ
ク同期型のＲ−Ｓフリップフロップを構成することがで
きる。
この発明によれば、従来のＥＣＬ論理回路を用いたＲ−
Ｓフリップフロップと同程度の動作速度を実現する時に
は、差動アンプの定電流源の値を小とできるので、素子
数の低減と相乗して消費電力を極めて少なくすることが
できる。
Ｓフリップフロップと同程度の動作速度を実現する時に
は、差動アンプの定電流源の値を小とできるので、素子
数の低減と相乗して消費電力を極めて少なくすることが
できる。
また、この発明は、基準電圧を各ゲート回路に供給する
必要がないので、基準電圧供給用の配線パターンが不要
となり、ＩＣ回路のチップサイズ ゛を小型化でき
る。
必要がないので、基準電圧供給用の配線パターンが不要
となり、ＩＣ回路のチップサイズ ゛を小型化でき
る。
第１図はこの発明の一実施例の接続図、第２図はこの発
明の一実施例の機能を表す回路図、第３図はこの発明の
一実施例における信号のレベル関係の説明に用いる路線
図、第４図はこの発明の一実施例の動作説明に用いる波
形図、第５図及び第６図はこの発明に適用できるレベル
シフトのための回路構成の一例及び他の例を示す接続図
、第７図は従来の論理回路により構成されたＲ−Ｓフリ
ップフロップの回路図、第８図は従来の論理回路により
構成されたＲ−Ｓフリップフロップの接続図、第９図は
従来の論理回路の信号レベルの説明の用いる路線図、第
１０図は従来のクロック同期型のＲ−Ｓフリップフロッ
プの回路図、第１１図は従来のクロック同期型のＲ−Ｓ
フリップフロップを構成するのに必要とされるＮＯＲゲ
ートの接続図である。 １２．３：差動アンプの一方のトランジスタ２１．２２
．２３：差動アンプの他方のトランジスタ、４．５．６
．２４．２５．２６：入力端子、１４．３４：出力端子
、８．２８：定電流源用の抵抗、１１：電源端子、１２
：接地端子。
明の一実施例の機能を表す回路図、第３図はこの発明の
一実施例における信号のレベル関係の説明に用いる路線
図、第４図はこの発明の一実施例の動作説明に用いる波
形図、第５図及び第６図はこの発明に適用できるレベル
シフトのための回路構成の一例及び他の例を示す接続図
、第７図は従来の論理回路により構成されたＲ−Ｓフリ
ップフロップの回路図、第８図は従来の論理回路により
構成されたＲ−Ｓフリップフロップの接続図、第９図は
従来の論理回路の信号レベルの説明の用いる路線図、第
１０図は従来のクロック同期型のＲ−Ｓフリップフロッ
プの回路図、第１１図は従来のクロック同期型のＲ−Ｓ
フリップフロップを構成するのに必要とされるＮＯＲゲ
ートの接続図である。 １２．３：差動アンプの一方のトランジスタ２１．２２
．２３：差動アンプの他方のトランジスタ、４．５．６
．２４．２５．２６：入力端子、１４．３４：出力端子
、８．２８：定電流源用の抵抗、１１：電源端子、１２
：接地端子。
Claims (1)
- 【特許請求の範囲】 第１のトランジスタと第２のトランジスタと第３のトラ
ンジスタの互いのエミッタが定電流源に接続され、上記
第１のトランジスタ及び上記第２のトランジスタの互い
のコレクタが共通接続された第１の差動アンプと、第４
のトランジスタと第５のトランジスタと第６のトランジ
スタの互いのエミッタが定電流源に接続され、上記第４
のトランジスタ及び上記第５のトランジスタの互いのコ
レクタが共通接続された第２の差動アンプとを有し、 上記第１のトランジスタのベース及び上記第２のトラン
ジスタのベースにセット入力信号及びセット入力制御信
号を供給し、上記第３のトランジスタのコレクタ出力を
上記第６のトランジスタのベースに供給し、 上記第４のトランジスタのベース及び上記第５のトラン
ジスタのベースにリセット入力信号及びリセット入力制
御信号を供給し、上記第６のトランジスタのコレクタ出
力を上記第３のトランジスタのベースに供給し、 上記セット入力信号、上記リセット入力信号、上記セッ
ト入力制御信号、上記リセット入力制御信号が同一のレ
ベル関係を有する２値信号とされ、且つ上記第３のトラ
ンジスタのベース及び上記第６のトランジスタのベース
に供給される信号が上記２値信号の論理振幅と等しい論
理振幅を有し、且つ上記２値信号の論理振幅の略々１／
２のレベル、より大とされたことを特徴とするフリップ
フロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136237A JPS6115415A (ja) | 1984-06-30 | 1984-06-30 | フリツプフロツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136237A JPS6115415A (ja) | 1984-06-30 | 1984-06-30 | フリツプフロツプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6115415A true JPS6115415A (ja) | 1986-01-23 |
| JPH0574965B2 JPH0574965B2 (ja) | 1993-10-19 |
Family
ID=15170486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59136237A Granted JPS6115415A (ja) | 1984-06-30 | 1984-06-30 | フリツプフロツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115415A (ja) |
-
1984
- 1984-06-30 JP JP59136237A patent/JPS6115415A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0574965B2 (ja) | 1993-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4628216A (en) | Merging of logic function circuits to ECL latch or flip-flop circuit | |
| US4560888A (en) | High-speed ECL synchronous logic circuit with an input logic circuit | |
| US4714841A (en) | Double-sided logic input differential switch | |
| EP0186260B1 (en) | An emitter coupled logic gate circuit | |
| GB1367205A (en) | Ternary logic circuits | |
| US4435654A (en) | Output level adjustment means for low fanout ECL lacking emitter follower output | |
| JPH0573292B2 (ja) | ||
| JPS6115415A (ja) | フリツプフロツプ | |
| US4435656A (en) | Phase inverter circuit | |
| JPS6331214A (ja) | 可変遅延回路 | |
| JP2834208B2 (ja) | 半導体集積回路装置 | |
| JPS6115416A (ja) | Ｒ−ｓ型フリツプフロツプ | |
| JP2776201B2 (ja) | フリップフロップ回路 | |
| JP2808783B2 (ja) | 電流切り替え型差動論理回路 | |
| JPS6386611A (ja) | フリツプフロツプ | |
| JPH0821853B2 (ja) | エクスクル−シブｏｒゲ−ト | |
| JPS61120525A (ja) | レベル変換回路 | |
| JPS59229923A (ja) | 集積回路用論理回路 | |
| JPH0136291B2 (ja) | ||
| JPH0732354B2 (ja) | フリツプフロツプ | |
| JPS61287321A (ja) | 分周回路 | |
| JPH01236734A (ja) | レベル変換回路 | |
| JPS59100623A (ja) | ワイヤ−ドオア回路 | |
| JPS61248618A (ja) | 論理回路 | |
| JPH0328089B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |