JP3713916B2 - レベルシフト回路 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、レベルシフト回路に関する。
【０００２】
【従来の技術】
単電源動作および±２電源動作（正負電源動作）などの種々の電源条件で動作するデジタル回路には、例えば、図４に示すようなレベルシフト回路が設けられている。
図４は、従来のレベルシフト回路１の回路図である。
図４に示すように、レベルシフト回路１は、入力モジュール２，４およびレベルシフトモジュール３で構成される。
図４において、電源ライン１０はＶcc電位（＋５Ｖ）に保持され、電源ライン１１はグランド電位（０Ｖ）に保持されている。
入力モジュール２は、例えば、抵抗Ｒ1 ，Ｒ2 、ｎｐｎ型のトランジスタＱ1 ，Ｑ2 および定電流源Ｉ1 によって構成される差動増幅回路３１を備え、この差動増幅回路３１の入力として、入力端子２１および２２を介して、それぞれトランジスタＱ1 およびＱ2 のベースに直流の入力電位ＤinおよびＤin＿が印加される。
そして、トランジスタＱ1 およびＱ2 のコレクタ電位が、差動増幅回路３１の出力電位として、それぞれトランジスタＱ4 ，Ｑ6 のベースに印加される。
【０００３】
トランジスタＱ4 ，Ｑ6 は、エミッタフォロワとして機能し、そのエミッタ電位が、ダイオード接続されたトランジスタＱ3 およびＱ5 を介して、レベルシフトモジュール３の差動増幅回路３２を構成するｐｎｐ型のトランジスタＰ2 ，Ｐ1 のベースにそれぞれ印加される。
差動増幅回路３２は、ｐｎｐ型のトランジスタＰ1 ，Ｐ2 、抵抗Ｒ3 ，Ｒ4 および定電流源Ｉ4 によって構成されている。
ここで、抵抗Ｒ3 と抵抗Ｒ4 との接続点であるＡ点の電位は、ダイオード接続されたトランジスタＱ7 ，Ｑ8 ，Ｑ9 によって、電源ライン１３の電位（０ＶあるいはＶee）に電圧３Ｖf を加えた電位に保持されている。ここで、Ｖf は、ｎｐｎ型のトランジスタＱ7 ，Ｑ8 ，Ｑ9 のベース・エミッタ間の電圧である。
【０００４】
トランジスタＰ1 およびＰ2 のコレクタ電位は、差動増幅回路３２の出力電位として、それぞれトランジスタＱ10，Ｑ12のベースに印加される。
トランジスタＱ10，Ｑ12は、エミッタフォロワとして機能し、そのエミッタ電位が、入力モジュール４の差動増幅回路３３の入力電位として、ｎｐｎ型のトランジスタＱ14およびＱ16のベースに印加される。
ここで、差動増幅回路３３は、抵抗Ｒ7 ，Ｒ9 ，Ｒ8 およびｎｐｎ型のトランジスタＱ14，Ｑ15，Ｑ16によって構成される。
そして、差動増幅回路３３によって差動増幅された出力電位が、トランジスタＱ14およびＱ16のコレクタから出力端子２５および２６を介して、出力電位Ｄout およびＤout ＿として出力される。
【０００５】
以下、上述したレベルシフト回路１の単電源動作および±２電源動作におけるトランジスタＰ2 のコレクタ・エミッタ間電圧ＶCEについて考察する。
先ず、単電源動作の場合について考察する。
単電源動作では、電源ライン１２は電位Ｖcc（＋５Ｖ）に保持され、電源ライン１３は電位ＧＮＤ（０Ｖ）に保持される。
また、入力端子２１および２２を介して、トランジスタＱ1 およびＱ2 のベースには、例えば、それぞれ入力電位Ｄin「Ｖcc−Ｖf −ΔＶ」および入力電位Ｄin＿「Ｖcc−Ｖf 」が印加される。
この場合に、抵抗Ｒ2 での電圧降下をΔＶ2 とし、トランジスタＱ6 ，Ｑ5 のベース・エミッタ間の電圧降下をＶf とすると、トランジスタＰ1 のベース電位は、「Ｖcc−２Ｖf −ΔＶ2 」となり、トランジスタＰ1 がオンになる。
一方、トランジスタＰ2 は、オフになる。従って、トランジスタＰ2 のエミッタ・コレクタ間には電流は流れず、トランジスタＰ2 のコレクタの電位は、Ａ点の電位と一致し、３Ｖf になる。
ここで、トランジスタＰ1 のベース・エミッタ間の電圧降下Ｖf を考慮すると、トランジスタＰ1 およびＰ2 のエミッタ電位は、「Ｖcc−Ｖf −ΔＶ2 」となる。
従って、トランジスタＰ2 のコレクタ・エミッタ間の電圧ＶCEは、エミッタ電位「Ｖcc−Ｖf −ΔＶ2 」からコレクタ電位３Ｖf を減算して、「Ｖcc−４Ｖf −ΔＶ2 」となる。この電圧ＶCEは、通常、トランジスタＰ2 の最大定格電圧ＶCEO 以内である。
【０００６】
一方、±２電源動作では、電源ライン１２はＧＮＤ電位（０Ｖ）に保持され、電源ライン１３は電位Ｖee（−５Ｖ）に保持される。
このとき、トランジスタＰ2 のエミッタ電位は「Ｖcc−Ｖf −ΔＶ2 」となり、コレクタ電位は「Ｖee＋３Ｖf 」となる。
従って、トランジスタＰ2 のコレクタ・エミッタ間の電圧ＶCEは、エミッタ電位「Ｖcc−Ｖf −ΔＶ2 」からコレクタ電位「Ｖee＋３Ｖf 」を減算して、「Ｖcc−Ｖee−４Ｖf −ΔＶ2 」となる。この電圧ＶCEは、通常、トランジスタの最大定格電圧ＶCEO を越えており、トランジスタＰ2 に高耐圧トランジスタを用いる必要がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述したレベルシフト回路１をＩＣ(Integrated Circuit)などに組み込む場合に、微細化して高集積化を図るため、トランジスタのコレクタ・エミッタ間の電圧ＶCEの最大定格電圧ＶCEO が減少する、すなわち耐圧が低くなる傾向がある。そのため、電圧ＶCEが最大定格電圧ＶCEO を越えないように、制御する必要がある。
【０００８】
ところで、レベルシフト回路１では、トランジスタＰ2 のエミッタ電位は電源ライン１０の電位Ｖccから決まり、コレクタ電位は電源ライン１３の電位（０ＶあるいはＶee）から決まる。また、コレクタ・エミッタ間の電圧ＶCEは、最小電圧のときにトランジスタＰ2 が飽和しないようにし、最大電圧のときに最大定格電圧ＶCEO を越えないようにする必要がある。
そのため、図４および図５に示すＡ点の電位を３Ｖf ではなく、定電流源Ｉ4 の電流を可変にして、抵抗による電圧降下を利用して決定するなどの手法が考えられるが、その場合には、差動増幅回路３２の差動出力の振幅も変化し、レベルシフト回路１の特性が影響を受けてしまう。すなわち、１つの回路で、単電源動作と±２電源動作の双方に対応するのは困難である。
【０００９】
本発明は上述した従来技術の問題点に鑑みてなされ、耐圧の低いトランジスタを用いても、トランジスタの特性を損なうこと無く所望の動作を実現できるレベルシフト回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明のレベルシフト回路は、単電源動作および正負電源動作のうち一方を選択して行うレベルシフト回路であって、差動増幅回路と、前記差動増幅回路の入力電位を生成する入力電位生成手段と、第１の電源ラインと第２の電源ラインとの電位差に応じた電源電圧を前記入力電位生成手段に供給する第１の電源手段と、単電源動作で前記第１の電源ラインの電位と同じ極性の電位が供給される第３の電源ラインと、正負電源動作で前記第１の電源ラインの電位と逆の極性の電位が供給される第４の電源ラインとの電位差に応じた電源電圧として、単電源動作用および正負電源動作用の電源電圧のうち一方の電源電圧を選択して前記差動増幅回路に供給する第２の電源手段と、正負電源動作時に、前記第１の電源ラインの電位と前記第４の電源ラインの電位との中間電位である第１の電位に応じて、前記差動増幅回路の差動出力電位をレベルシフトする第１のクランプ回路と、単電源動作時に、前記第３の電源ラインの電位から所定の電圧だけ降下した第２の電位に応じて、前記差動増幅回路の差動出力電位をレベルシフトする第２のクランプ回路とを有する。
【００１１】
本発明のレベルシフト回路では、差動増幅回路を構成する相互にエミッタを接続したトランジスタのエミッタ電位は、第１の電源手段の第１の電源ラインの電位に応じて決まる。
また、差動増幅回路を構成する２つの前記トランジスタのコレクタ電位である差動出力電位は、正負電源動作時に、第１のクランプ回路が作動し、前記第１の電源ラインの電位と前記第４の電源ラインの電位との略中間値である第１の電位によってクランプされる。また、単電源動作時には、第２のクランプ回路が作動し、差動出力電位は、第３の電源ラインの電位から所定の電圧だけ降下した第２の電位によってクランプされる。
【００１２】
また、本発明のレベルシフト回路は、第１の電源ラインの電位から各部の電位が決定される第１の回路モジュールと、第２の電源ラインの電位から各部の電位が決定される第２の回路モジュールとを有し、単電源動作および正負電源動作を含む種々の動作モードに応じて前記第１の電源ラインおよび前記第２の電源ラインに所定の電位を印加するレベルシフト回路であって、正負電源動作時に、前記第１の回路モジュールと前記第２の回路モジュールとの接続点の電位を、前記第１の電源ラインの電位と前記第２の電源ラインの電位との略中間値になるように制御する電位制御手段を有する。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態に係わるレベルシフト回路について説明する。
図１は、本実施形態のレベルシフト回路４１の回路図である。
レベルシフト回路４１は、単電源動作および±２電源動作などの種々の電源条件で動作するデジタル回路に組み込まれている。
図１に示すように、レベルシフト回路４１は、例えば、入力モジュール２、レベルシフトモジュール４３および入力モジュール４で構成される。
ここで、入力モジュール２，４は、前述した図４に示す入力モジュール２，４と同じである。
【００１４】
入力モジュール２
入力モジュール２は、入力電位生成手段としての差動増幅回路３１、ｎｐｎ型のトランジスタＱ3 ，Ｑ4 ，Ｑ5 ，Ｑ6 ，定電流源Ｉ1 ，Ｉ2 ，Ｉ3 、電源ライン１０，１１、電源端子２０，２３および入力端子２１，２２により構成されている。
ここで、電源ライン１０および１１が、それぞれ第１の電源手段の第１の電源ラインおよび第２の電源ラインに対応している。
差動増幅回路３１は、抵抗Ｒ1 ，Ｒ2 ，ｎｐｎ型のトランジスタＱ1 ，Ｑ2 および定電流源Ｉ1 により構成されている。
トランジスタＱ1 およびＱ2 のコレクタは、それぞれ抵抗Ｒ1 およびＲ2 を介して、電源ライン１０に接続されている。電源ライン１０には、図３に示すように、電源端子２０を介して、電圧Ｖcc（＋５Ｖ）が印加されている。
また、トランジスタＱ1 ，Ｑ2 のベースは、それぞれ入力端子２１，２２に接続されている。
【００１５】
入力端子２１および２２には、直流の入力電位ＤinおよびＤin＿が印加されている。
ここで、入力電位Ｄinは、例えば、ハイレベルである電位「Ｖcc−Ｖf −ΔＶ」およびローレベルである電位「Ｖcc−Ｖf 」の何れか一方になる。また、入力電位Ｄin＿は、入力電位Ｄinがハイレベルのときにローレベルとなり、入力電位Ｄinがローレベルのときにハイレベルとなる。
トランジスタＱ1 およびＱ2 のエミッタは、相互に接続され、その接続点は定電流源Ｉ1 を介して電源ライン１１に接続されている。
電源ライン１１は、図３に示すように、電源端子２３を介してグランド（ＧＮＤ）接続され、０Ｖに保持されている。
【００１６】
トランジスタＱ1 のコレクタは、トランジスタＱ4 のベースに接続されている。これにより、差動増幅回路３１の一方の差動出力がトランジスタＱ4 のベースに出力される。トランジスタＱ4 のコレクタは電源ライン１０に接続され、エミッタはトランジスタＱ3 のコレクタおよびベースに接続されている。
トランジスタＱ3 は、そのコレクタとベースとが接続してあり、ダイオードとして機能し、そのエミッタが定電流源Ｉ2 を介して電源ライン１１に接続されている。
トランジスタＱ2 のコレクタは、トランジスタＱ6 のベースに接続されている。これにより、差動増幅回路３１の他方の差動出力がトランジスタＱ4 のベースに出力される。トランジスタＱ6 のコレクタは電源ライン１０に接続され、エミッタはトランジスタＱ5 のコレクタおよびベースに接続されている。
トランジスタＱ5 は、そのコレクタとベースとが接続してあり、ダイオードとして機能し、そのエミッタが定電流源Ｉ3 を介して電源ライン１１に接続されている。
【００１７】
レベルシフトモジュール４３
レベルシフトモジュール４３は、電源ライン１０，１２，１３、第１のクランプ回路としてのクランプ回路５２、第２のクランプ回路としてのクランプ回路５３、ｎｐｎ型のトランジスタＱ24、差動増幅回路４２、抵抗22によって構成される。
ここで、電源ライン１２および１３が、それぞれ第２の電源手段の第３の電源ラインおよび第４の電源ラインに対応している。
電源ライン１２は、図３に示すように、電源端子２４を介して、単電源動作ではＶcc（＋５Ｖ）に保持され、±２電源動作ではＧＮＤ（０Ｖ）に保持される。
電源ライン１３は、電源端子２８を介して、単電源動作ではＧＮＤ（０Ｖ）に保持され、±２電源動作ではＶee（−５Ｖ）に保持される。
【００１８】
クランプ回路５２は、抵抗Ｒ20，Ｒ21およびｎｐｎ型のトランジスタＱ20，Ｑ21，Ｑ25によって構成される。抵抗Ｒ20，トランジスタＱ20のコレクタおよびエミッタ、および、抵抗Ｒ21は、電源ライン１０と電源ライン１３との間に、順に配置されている。トランジスタＱ20は、コレクタとベースとが接続され、ダイオードとして機能する。
トランジスタＱ21のベースは、トランジスタＱ20のベースおよびコレクタと接続され、コレクタはトランジスタＱ25のエミッタと接続され、エミッタはクランプ点Ｂに接続されている。
トランジスタＱ25は、ベースとコレクタとが接続されたダイオードであり、コクレタおよびベースが電源ライン１０に接続されている。
ここで、抵抗Ｒ20の抵抗値ｒ20と、抵抗Ｒ21の抵抗値ｒ21とは略同じである。
【００１９】
クランプ回路５３は、トランジスタＱ22，Ｑ23によって構成される。
トランジスタＱ22，Ｑ23は、共に、コレクタとベースとを接続したダイオードである。トランジスタＱ22のコクレタおよびベースは電源ライン１２に接続され、エミッタはトランジスタＱ23のコレクタおよびベースに接続されている。
トランジスタＱ23のエミッタは、クランプ点Ｂに接続されている。
【００２０】
差動増幅回路４２は、定電流源Ｉ5 、ｐｎｐ型のトランジスタＰ1 ，Ｐ2 および抵抗Ｒ23，Ｒ24によって構成される。
トランジスタＰ1 のエミッタと、トランジスタＰ2 のエミッタとは相互に接続され、当該接続点と電源ライン１０との間には、当該接続点に向かって定電流ｉX を出力する定電流源Ｉ5 が設けられている。
トランジスタＰ1 のコレクタは、抵抗Ｒ23を介して、クランプ点Ｂに接続されている。また、トランジスタＰ2 のコレクタは、抵抗Ｒ24を介して、クランプ点Ｂに接続されている。
トランジスタＰ1 およびＰ2 のベースには、それぞれトランジスタＱ3 およびＱ5 のエミッタ電位が印加される。
トランジスタＰ1 およびＰ2 のコレクタ電位は、差動増幅回路４２の出力電位として、それぞれトランジスタＱ10およびＱ12のベースに印加される。
【００２１】
さらに、トランジスタＱ24のコレクタはクランプ点Ｂに接続され、ベースはバイアス端子２７に接続され、エミッタは抵抗Ｒ22を介して電源ライン１３に接続されている。
バイアス端子２７には、バイアス電位Ｖbiasが印加される。
トランジスタＱ24は、定電流ｉx ＋ｉY を出力する定電流源として動作する。
【００２２】
出力モジュール４
出力モジュール４は、差動増幅回路３３、ｎｐｎ型のトランジスタＱ10，Ｑ11，Ｑ12，Ｑ13、抵抗Ｒ5 ，Ｒ6 、電源端子２４，２８および出力端子２５，２６によって構成される。
トランジスタＱ10は、そのベースがトランジスタＰ1 のコレクタに接続され、コレクタが電源ライン１２に接続され、エミッタがトランジスタＱ11のコレクタおよびトランジスタＱ14のベースに接続されている。トランジスタＱ11のベースはバイアス端子２７に接続され、エミッタは抵抗Ｒ5 を介して電源ライン１３に接続されている。
トランジスタＱ12は、そのベースがトランジスタＰ2 のコレクタに接続され、コレクタが電源ライン１２に接続され、エミッタがトランジスタＱ13のコレクタおよびトランジスタＱ16のベースに接続されている。トランジスタＱ13のベースはバイアス端子２７に接続され、エミッタは抵抗Ｒ6 を介して電源ライン１３に接続されている。
【００２３】
差動増幅回路３３は、ｎｐｎ型のトランジスタＱ14，，Ｑ15，Ｑ16および抵抗Ｒ7 ，Ｒ8 ，Ｒ9 によって構成される。
ここで、トランジスタＱ14のエミッタと、トランジスタＱ16のエミッタとが接続されている。この接続点には、トランジスタＱ15のコレクタが接続されている。トランジスタＱ15のベースはバイアス端子２７に接続され、バイアス電位Ｖbiasが印加される。トランジスタＱ15のエミッタは、抵抗Ｒ8 を介して、電源ライン１３に接続さている。トランジスタＱ15は、定電流源として動作する。
また、トランジスタＱ14およびＱ16のコレクタは、それぞれ出力端子２５および２６に接続され、出力端子２５および２６から、それぞれ出力電位Ｄout およびＤout ＿が出力される。
【００２４】
以下、図１に示すレベルシフト回路１の動作を、単電源動作と±２電源動作とに分けて説明する。
単電源動作
入力端子２１を介してローレベルの入力電位Ｄinが差動増幅回路３１のトランジスタＱ1 のベースに印加され、入力端子２２を介してハイレベルの入力電位Ｄin＿が差動増幅回路３１のトランジスタＱ2 のベースに印加される。
これにより、トランジスタＱ1 がオフ状態になり、抵抗Ｒ1 では電圧降下は生じない。従って、トランジスタＱ4 のベースの電位はＶccとなる。
また、トランジスタＱ2 はオン状態になり、そのコレクタ・エミッタ間を流れる電流による電圧降下が抵抗Ｒ2 に生じる。このとき、抵抗Ｒ2 における電圧降下をΔＶ2 とすると、トランジスタＱ6 のベースの電位は、「Ｖcc−ΔＶ2 」となる。
ここで、トランジスタＱ4 およびＱ6 は、エミッタフォロワであるため、トランジスタＱ3 ，Ｑ4 ，Ｑ5 ，Ｑ6 のベース・エミッタ間の電圧降下をＶf とすると、トランジスタＱ3 およびＱ5 のエミッタ電位は、それぞれ「Ｖcc−２Ｖf 」および「Ｖcc−２Ｖf −ΔＶ2 」となる。
【００２５】
トランジスタＱ3 およびＱ5 のエミッタ電位は、それぞれ差動増幅回路４２のトランジスタＰ2 およびＰ1 のベースに印加され、当該ベースの電位に応じた電流が、それぞれトランジスタＰ1 およびＰ2 のエミッタ・コレクタ間を流れ、当該電流に応じた電圧降下が、それぞれ抵抗Ｒ24およびＲ23に生じる。
本実施形態では、トランジスタＰ1 はオン状態になり、トランジスタＰ2 はオフ状態になる。
従って、トランジスタＰ1 およびＰ2 のエミッタ電位は、トランジスタＰ1 のベース側から決まり、トランジスタＰ1 のベース・エミッタ間の電圧降下をＶf とすると、トランジスタＰ1 のベース電位「Ｖcc−２Ｖf −ΔＶ2 」にＶf を加えて、「Ｖcc−Ｖf −ΔＶ2 」となる。
【００２６】
また、単電源動作では、図１に示すように、電源端子２４を介して電位Ｖcc（＋５Ｖ）が電源ライン１２に印加され、電源ライン１３が電源端子２８を介してＧＮＤ電位（０Ｖ）に保持される。
また、トランジスタＱ24のベースは、例えば「０．２Ｖ＋Ｖf 」のバイアス電位Ｖbiasに保持され、コレクタ・エミッタ間に定電流ｉX ＋ｉY が流れる。
【００２７】
また、クランプ回路５２のトランジスタＱ20のエミッタ電位は、電源ライン１０の電位Ｖccおよび電源ライン１３のＧＮＤ電位によって決定され、抵抗Ｒ20の抵抗値ｒ20と抵抗Ｒ21の抵抗値ｒ21とが同じであるため、ベース・エミッタ間の電圧降下Ｖf を考慮して、（Ｖcc−Ｖf ）／２となる。また、トランジスタＱ21がオン状態であれば、そのエミッタ電位も、同様に、（Ｖcc−Ｖf ）／２となる。
これに対して、クランプ回路５３のトランジスタＱ23のエミッタ電位は、トランジスタＱ23がオン状態であれば、電源ライン１２の側から決定され、トランジスタＱ22およびＱ23のベース・エミッタ間の電圧降下Ｖf を考慮して、「Ｖcc−２Ｖf 」となる。
このとき、（Ｖcc−Ｖf ）／２＜（Ｖcc−２Ｖf ）であるため、トランジスタＱ21がオフ状態となり、トランジスタＱ23がオン状態になる。
これにより、クランプ点Ｂの電位が、クランプ回路５３によって、「Ｖcc−２Ｖf 」にクランプされる。ここで、トランジスタＰ2 はオフ状態であるため、トランジスタＰ2 のコレクタ電位はクランプ点Ｂの電位と一致し、「Ｖcc−２Ｖf 」になる。
【００２８】
なお、定電流源Ｉ5 の定電流がｉx であり、トランジスタＱ24のコレクタ・エミッタ間を流れる定電流がｉx ＋ｉY であるため、トランジスタＱ23のエミッタからは、定電流ｉY が出力される。
この場合に、トランジスタＰ2 のコレクタ・エミッタ間の電圧ＶCEは、前述したように、エミッタ電位が「Ｖcc−Ｖf −ΔＶ2 」であり、コレクタ電位が「Ｖcc−２Ｖf 」であるため、「Ｖf −ΔＶ2 」となる。このとき、トランジスタＰ2 の電圧ＶCEは、例えば、約０．５Ｖになる。
ここで、高耐圧トランジスタでない通常のｐｎｐ型のトランジスタのコレクタ・エミッタ間の最大定格電圧ＶCEO は約５．５Ｖであるため、トランジスタＰ2 として通常のｐｎｐ型のトランジスタを用いることができる。
また、トランジスタＱ24のコレクタ・エミッタ間の電圧ＶCEは、コレクタ電位が「Ｖcc−２Ｖf 」であり、抵抗Ｒ22の電圧降下をΔＶ22とすると、「Ｖcc−２Ｖf −ΔＶ22」となる。このとき、トランジスタＱ24の電圧ＶCEは、例えば、約３．２Ｖになる。
ここで、高耐圧トランジスタでない通常のｎｐｎ型のトランジスタのコレクタ・エミッタ間の最大定格電圧ＶCEO は約５．５Ｖであるため、トランジスタＱ22として通常のｎｐｎ型のトランジスタを用いることができる。
【００２９】
トランジスタＰ1 およびＰ2 のコレクタ電位は、それぞれ出力モジュール４のトランジスタＱ10およびＱ12のベースに印加され、トランジスタＱ10およびＱ12のエミッタ電位が、それぞれトランジスタＱ14，Ｑ16のベースに印加される。
これにより、トランジスタＱ14，Ｑ16のベースの電位に応じた電流が、それぞれトランジスタＱ14およびＱ16のコレクタ・エミッタ間を流れ、その電流による電圧降下がそれぞれ抵抗Ｒ7 およびＲ9 に生じる。
そして、トランジスタＱ14およびＱ16の電位が、それぞれ出力電位Ｄout およびＤout ＿として出力される。
【００３０】
±２電源動作
±２電源動作でも、前述した単電源動作と同様に、入力モジュール２および４の作用により、トランジスタＰ1 はオン状態になり、トランジスタＰ2 はオフ状態になる。また、また、トランジスタＱ24のコレクタ・エミッタ間に定電流ｉX ＋ｉY が流れる。
また、±２電源動作では、図２に示すように、電源ライン１２はＧＮＤ電位（０Ｖ）に保持され、電源ライン１３は電位Ｖee（−５Ｖ）に保持される。
トランジスタＱ20のエミッタ電位は、電源ライン１０の電位Ｖccおよび電源ライン１３の電位Ｖeeによって決定され、抵抗Ｒ20の抵抗値ｒ20と抵抗Ｒ21の抵抗値ｒ21とが同じであるため、ベース・エミッタ間の電圧降下Ｖf を考慮して、（Ｖcc＋Ｖee−Ｖf ）／２となる。
ここで、トランジスタＱ21がオン状態であれば、そのエミッタ電位も、同様に、（Ｖcc＋Ｖee−Ｖf ）／２となる。
これに対して、トランジスタＱ23がオン状態であれば、そのエミッタ電位は、電源ライン１２の側から決定され、トランジスタＱ22およびＱ23のベース・エミッタ間の電圧降下Ｖf を考慮して、「−２Ｖf 」となる。
このとき、（Ｖcc＋Ｖee−Ｖf ）／２＞−２Ｖf であるため、トランジスタＱ21がオン状態になり、トランジスタＱ23がオフ状態になる。
これにより、クランプ点Ｂの電位が、クランプ回路５２によって、「（Ｖcc＋Ｖee−Ｖf ）／２」にクランプされる。ここで、トランジスタＰ2 はオフ状態であるため、抵抗Ｒ24には電流は流れず、トランジスタＰ2 のコレクタ電位はクランプ点Ｂの電位と一致し、「（Ｖcc＋Ｖee−Ｖf ）／２」になる。
【００３１】
なお、定電流源Ｉ5 の定電流がｉx であり、トランジスタＱ24のコレクタ・エミッタ間を流れる定電流がｉx ＋ｉY であるため、トランジスタＱ21のエミッタからは、定電流ｉY が出力される。
この場合に、トランジスタＰ2 のコレクタ・エミッタ間の電圧ＶCEは、前述したように、エミッタ電位が「Ｖcc−Ｖf −ΔＶ2 」であり、コレクタ電位が「（Ｖcc＋Ｖee−Ｖf ）／２」であるため、「（Ｖcc−Ｖee−Ｖf −２・ΔＶ2 ）／２」となる。この電圧ＶCEは、約４．４Ｖである。
ここで、高耐圧トランジスタでない通常のｐｎｐ型のトランジスタのコレクタ・エミッタ間の最大定格電圧ＶCEO は約５．５Ｖであるため、トランジスタＰ2 として通常のｐｎｐ型のトランジスタを用いることができる。
【００３２】
また、トランジスタＱ24のコレクタ・エミッタ間の電圧ＶCEは、コレクタ電位が「（Ｖcc＋Ｖee−Ｖf ）／２」であり、抵抗Ｒ22の電圧降下をΔＶ22とすると、エミッタ電位が「Ｖee＋ΔＶ22」となることから、「（Ｖcc＋Ｖee−Ｖf ）／２−（Ｖee＋ΔＶ22）」となる。この電圧ＶCEは、約４．４Ｖである。
ここで、高耐圧トランジスタでない通常のｎｐｎ型のトランジスタのコレクタ・エミッタ間の最大定格電圧ＶCEO は約５．５Ｖであるため、トランジスタＱ22として通常のｎｐｎ型のトランジスタを用いることができる。
【００３３】
±２電源動作でも、同様に、トランジスタＰ1 およびＰ2 のコレクタ電位は、それぞれ出力モジュール４のトランジスタＱ10およびＱ12のベースに印加され、トランジスタＱ10およびＱ12のエミッタ電位が、それぞれトランジスタＱ14，Ｑ16のベースに印加される。
これにより、トランジスタＱ14，Ｑ16のベースの電位に応じた電流が、それぞれトランジスタＱ14およびＱ16のコレクタ・エミッタ間を流れ、その電流による電圧降下がそれぞれ抵抗Ｒ7 およびＲ9 に生じる。
そして、トランジスタＱ14およびＱ16の電位が、それぞれ出力電位Ｄout およびＤout ＿として出力される。
【００３４】
上述したように、レベルシフト回路４１では、レベルシフトモジュール４３のクランプ点Ｂの電位は、図１に示す単電源動作ではクランプ回路５３によって「Ｖcc−２Ｖf 」にクランプされ、図２に示す±２電源動作ではクランプ回路５２によって「（Ｖcc＋Ｖee−Ｖf ）／２」にクランプされる。
これにより、トランジスタＰ2 のコレクタ・エミッタ間の電圧ＶCEが、その最大定格電圧ＶCEO を越えないように制御され、トランジスタＰ2 として、通常の耐圧が低いｐｎｐ型のトランジスタを用いても、トランジスタの特性を安定して適切に得ることができる。
また、トランジスタＱ22として通常の耐圧が低いｎｐｎ型のトランジスタを用いても、トランジスタの特性を安定して適切に得ることができる。
レベルシフト回路４１によれば、このように耐圧の低いトランジスタを用いることができるため、回路動作の高速化、低電力化および微細化を図ることができる。
【００３５】
本発明は上述した実施形態には限定されない。
例えば、上述した実施形態では、入力電位Ｄinとしてローレベルを選択した場合の動作を例示したが、入力電位Ｄinとしてハイレベルを選択した場合には、トランジスタＰ1 がオフ状態になり、トランジスタＰ2 がオン状態になる。
【００３６】
また、上述したレベルシフト回路４１では、単電源動作と±２電源動作との２つの動作状態を切り換えるときに、トランジスタのコレクタ・エミッタ間の電圧ＶCEが最大定格電圧ＶCEO を越えないように、クランプ回路５２および５３の何れか一方を選択する場合を例示したが、本発明は、３以上の複数の動作状態を切り換えて動作する回路において、その動作状態の数に対応する数のクランプ回路を設け、それらを動作状態に応じて選択的に使用する回路にも適用できる。
【００３７】
【発明の効果】
以上説明したように、本発明のレベルシフト回路によれば、トランジスタとして、通常の耐圧の低いトランジスタを用いることができ、回路動作の高速化、低電力化および微細化を図ることができる。
【図面の簡単な説明】
【図１】図１は、本発明の実施形態のレベルシフト回路の回路図（単電源動作時）である。
【図２】図２は、本発明の実施形態のレベルシフト回路の回路図（±２電源動作時）である。
【図３】図３は、単電源動作時および±２電源動作時に、図１および図２に示す各電源端子に印加する電位をまとめた図である。
【図４】図４は、従来のレベルシフト回路の回路図（単電源動作時）である。
【図５】図５は、従来のレベルシフト回路の回路図（±２電源動作時）である。
【符号の説明】
１，４１…レベルシフト回路、２…入力モジュール、３…出力モジュール、１０，１１，１２，１３…電源ライン、２０，２３，２４，２８…電源端子、２１，２２…入力端子、２５，２６…出力端子、３１，３３，４２…差動増幅回路、４３…レベルシフトモジュール、５２，５３…クランプ回路、Ｂ…クランプ点
【発明が属する技術分野】
本発明は、レベルシフト回路に関する。
【０００２】
【従来の技術】
単電源動作および±２電源動作（正負電源動作）などの種々の電源条件で動作するデジタル回路には、例えば、図４に示すようなレベルシフト回路が設けられている。
図４は、従来のレベルシフト回路１の回路図である。
図４に示すように、レベルシフト回路１は、入力モジュール２，４およびレベルシフトモジュール３で構成される。
図４において、電源ライン１０はＶcc電位（＋５Ｖ）に保持され、電源ライン１１はグランド電位（０Ｖ）に保持されている。
入力モジュール２は、例えば、抵抗Ｒ1 ，Ｒ2 、ｎｐｎ型のトランジスタＱ1 ，Ｑ2 および定電流源Ｉ1 によって構成される差動増幅回路３１を備え、この差動増幅回路３１の入力として、入力端子２１および２２を介して、それぞれトランジスタＱ1 およびＱ2 のベースに直流の入力電位ＤinおよびＤin＿が印加される。
そして、トランジスタＱ1 およびＱ2 のコレクタ電位が、差動増幅回路３１の出力電位として、それぞれトランジスタＱ4 ，Ｑ6 のベースに印加される。
【０００３】
トランジスタＱ4 ，Ｑ6 は、エミッタフォロワとして機能し、そのエミッタ電位が、ダイオード接続されたトランジスタＱ3 およびＱ5 を介して、レベルシフトモジュール３の差動増幅回路３２を構成するｐｎｐ型のトランジスタＰ2 ，Ｐ1 のベースにそれぞれ印加される。
差動増幅回路３２は、ｐｎｐ型のトランジスタＰ1 ，Ｐ2 、抵抗Ｒ3 ，Ｒ4 および定電流源Ｉ4 によって構成されている。
ここで、抵抗Ｒ3 と抵抗Ｒ4 との接続点であるＡ点の電位は、ダイオード接続されたトランジスタＱ7 ，Ｑ8 ，Ｑ9 によって、電源ライン１３の電位（０ＶあるいはＶee）に電圧３Ｖf を加えた電位に保持されている。ここで、Ｖf は、ｎｐｎ型のトランジスタＱ7 ，Ｑ8 ，Ｑ9 のベース・エミッタ間の電圧である。
【０００４】
トランジスタＰ1 およびＰ2 のコレクタ電位は、差動増幅回路３２の出力電位として、それぞれトランジスタＱ10，Ｑ12のベースに印加される。
トランジスタＱ10，Ｑ12は、エミッタフォロワとして機能し、そのエミッタ電位が、入力モジュール４の差動増幅回路３３の入力電位として、ｎｐｎ型のトランジスタＱ14およびＱ16のベースに印加される。
ここで、差動増幅回路３３は、抵抗Ｒ7 ，Ｒ9 ，Ｒ8 およびｎｐｎ型のトランジスタＱ14，Ｑ15，Ｑ16によって構成される。
そして、差動増幅回路３３によって差動増幅された出力電位が、トランジスタＱ14およびＱ16のコレクタから出力端子２５および２６を介して、出力電位Ｄout およびＤout ＿として出力される。
【０００５】
以下、上述したレベルシフト回路１の単電源動作および±２電源動作におけるトランジスタＰ2 のコレクタ・エミッタ間電圧ＶCEについて考察する。
先ず、単電源動作の場合について考察する。
単電源動作では、電源ライン１２は電位Ｖcc（＋５Ｖ）に保持され、電源ライン１３は電位ＧＮＤ（０Ｖ）に保持される。
また、入力端子２１および２２を介して、トランジスタＱ1 およびＱ2 のベースには、例えば、それぞれ入力電位Ｄin「Ｖcc−Ｖf −ΔＶ」および入力電位Ｄin＿「Ｖcc−Ｖf 」が印加される。
この場合に、抵抗Ｒ2 での電圧降下をΔＶ2 とし、トランジスタＱ6 ，Ｑ5 のベース・エミッタ間の電圧降下をＶf とすると、トランジスタＰ1 のベース電位は、「Ｖcc−２Ｖf −ΔＶ2 」となり、トランジスタＰ1 がオンになる。
一方、トランジスタＰ2 は、オフになる。従って、トランジスタＰ2 のエミッタ・コレクタ間には電流は流れず、トランジスタＰ2 のコレクタの電位は、Ａ点の電位と一致し、３Ｖf になる。
ここで、トランジスタＰ1 のベース・エミッタ間の電圧降下Ｖf を考慮すると、トランジスタＰ1 およびＰ2 のエミッタ電位は、「Ｖcc−Ｖf −ΔＶ2 」となる。
従って、トランジスタＰ2 のコレクタ・エミッタ間の電圧ＶCEは、エミッタ電位「Ｖcc−Ｖf −ΔＶ2 」からコレクタ電位３Ｖf を減算して、「Ｖcc−４Ｖf −ΔＶ2 」となる。この電圧ＶCEは、通常、トランジスタＰ2 の最大定格電圧ＶCEO 以内である。
【０００６】
一方、±２電源動作では、電源ライン１２はＧＮＤ電位（０Ｖ）に保持され、電源ライン１３は電位Ｖee（−５Ｖ）に保持される。
このとき、トランジスタＰ2 のエミッタ電位は「Ｖcc−Ｖf −ΔＶ2 」となり、コレクタ電位は「Ｖee＋３Ｖf 」となる。
従って、トランジスタＰ2 のコレクタ・エミッタ間の電圧ＶCEは、エミッタ電位「Ｖcc−Ｖf −ΔＶ2 」からコレクタ電位「Ｖee＋３Ｖf 」を減算して、「Ｖcc−Ｖee−４Ｖf −ΔＶ2 」となる。この電圧ＶCEは、通常、トランジスタの最大定格電圧ＶCEO を越えており、トランジスタＰ2 に高耐圧トランジスタを用いる必要がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述したレベルシフト回路１をＩＣ(Integrated Circuit)などに組み込む場合に、微細化して高集積化を図るため、トランジスタのコレクタ・エミッタ間の電圧ＶCEの最大定格電圧ＶCEO が減少する、すなわち耐圧が低くなる傾向がある。そのため、電圧ＶCEが最大定格電圧ＶCEO を越えないように、制御する必要がある。
【０００８】
ところで、レベルシフト回路１では、トランジスタＰ2 のエミッタ電位は電源ライン１０の電位Ｖccから決まり、コレクタ電位は電源ライン１３の電位（０ＶあるいはＶee）から決まる。また、コレクタ・エミッタ間の電圧ＶCEは、最小電圧のときにトランジスタＰ2 が飽和しないようにし、最大電圧のときに最大定格電圧ＶCEO を越えないようにする必要がある。
そのため、図４および図５に示すＡ点の電位を３Ｖf ではなく、定電流源Ｉ4 の電流を可変にして、抵抗による電圧降下を利用して決定するなどの手法が考えられるが、その場合には、差動増幅回路３２の差動出力の振幅も変化し、レベルシフト回路１の特性が影響を受けてしまう。すなわち、１つの回路で、単電源動作と±２電源動作の双方に対応するのは困難である。
【０００９】
本発明は上述した従来技術の問題点に鑑みてなされ、耐圧の低いトランジスタを用いても、トランジスタの特性を損なうこと無く所望の動作を実現できるレベルシフト回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明のレベルシフト回路は、単電源動作および正負電源動作のうち一方を選択して行うレベルシフト回路であって、差動増幅回路と、前記差動増幅回路の入力電位を生成する入力電位生成手段と、第１の電源ラインと第２の電源ラインとの電位差に応じた電源電圧を前記入力電位生成手段に供給する第１の電源手段と、単電源動作で前記第１の電源ラインの電位と同じ極性の電位が供給される第３の電源ラインと、正負電源動作で前記第１の電源ラインの電位と逆の極性の電位が供給される第４の電源ラインとの電位差に応じた電源電圧として、単電源動作用および正負電源動作用の電源電圧のうち一方の電源電圧を選択して前記差動増幅回路に供給する第２の電源手段と、正負電源動作時に、前記第１の電源ラインの電位と前記第４の電源ラインの電位との中間電位である第１の電位に応じて、前記差動増幅回路の差動出力電位をレベルシフトする第１のクランプ回路と、単電源動作時に、前記第３の電源ラインの電位から所定の電圧だけ降下した第２の電位に応じて、前記差動増幅回路の差動出力電位をレベルシフトする第２のクランプ回路とを有する。
【００１１】
本発明のレベルシフト回路では、差動増幅回路を構成する相互にエミッタを接続したトランジスタのエミッタ電位は、第１の電源手段の第１の電源ラインの電位に応じて決まる。
また、差動増幅回路を構成する２つの前記トランジスタのコレクタ電位である差動出力電位は、正負電源動作時に、第１のクランプ回路が作動し、前記第１の電源ラインの電位と前記第４の電源ラインの電位との略中間値である第１の電位によってクランプされる。また、単電源動作時には、第２のクランプ回路が作動し、差動出力電位は、第３の電源ラインの電位から所定の電圧だけ降下した第２の電位によってクランプされる。
【００１２】
また、本発明のレベルシフト回路は、第１の電源ラインの電位から各部の電位が決定される第１の回路モジュールと、第２の電源ラインの電位から各部の電位が決定される第２の回路モジュールとを有し、単電源動作および正負電源動作を含む種々の動作モードに応じて前記第１の電源ラインおよび前記第２の電源ラインに所定の電位を印加するレベルシフト回路であって、正負電源動作時に、前記第１の回路モジュールと前記第２の回路モジュールとの接続点の電位を、前記第１の電源ラインの電位と前記第２の電源ラインの電位との略中間値になるように制御する電位制御手段を有する。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態に係わるレベルシフト回路について説明する。
図１は、本実施形態のレベルシフト回路４１の回路図である。
レベルシフト回路４１は、単電源動作および±２電源動作などの種々の電源条件で動作するデジタル回路に組み込まれている。
図１に示すように、レベルシフト回路４１は、例えば、入力モジュール２、レベルシフトモジュール４３および入力モジュール４で構成される。
ここで、入力モジュール２，４は、前述した図４に示す入力モジュール２，４と同じである。
【００１４】
入力モジュール２
入力モジュール２は、入力電位生成手段としての差動増幅回路３１、ｎｐｎ型のトランジスタＱ3 ，Ｑ4 ，Ｑ5 ，Ｑ6 ，定電流源Ｉ1 ，Ｉ2 ，Ｉ3 、電源ライン１０，１１、電源端子２０，２３および入力端子２１，２２により構成されている。
ここで、電源ライン１０および１１が、それぞれ第１の電源手段の第１の電源ラインおよび第２の電源ラインに対応している。
差動増幅回路３１は、抵抗Ｒ1 ，Ｒ2 ，ｎｐｎ型のトランジスタＱ1 ，Ｑ2 および定電流源Ｉ1 により構成されている。
トランジスタＱ1 およびＱ2 のコレクタは、それぞれ抵抗Ｒ1 およびＲ2 を介して、電源ライン１０に接続されている。電源ライン１０には、図３に示すように、電源端子２０を介して、電圧Ｖcc（＋５Ｖ）が印加されている。
また、トランジスタＱ1 ，Ｑ2 のベースは、それぞれ入力端子２１，２２に接続されている。
【００１５】
入力端子２１および２２には、直流の入力電位ＤinおよびＤin＿が印加されている。
ここで、入力電位Ｄinは、例えば、ハイレベルである電位「Ｖcc−Ｖf −ΔＶ」およびローレベルである電位「Ｖcc−Ｖf 」の何れか一方になる。また、入力電位Ｄin＿は、入力電位Ｄinがハイレベルのときにローレベルとなり、入力電位Ｄinがローレベルのときにハイレベルとなる。
トランジスタＱ1 およびＱ2 のエミッタは、相互に接続され、その接続点は定電流源Ｉ1 を介して電源ライン１１に接続されている。
電源ライン１１は、図３に示すように、電源端子２３を介してグランド（ＧＮＤ）接続され、０Ｖに保持されている。
【００１６】
トランジスタＱ1 のコレクタは、トランジスタＱ4 のベースに接続されている。これにより、差動増幅回路３１の一方の差動出力がトランジスタＱ4 のベースに出力される。トランジスタＱ4 のコレクタは電源ライン１０に接続され、エミッタはトランジスタＱ3 のコレクタおよびベースに接続されている。
トランジスタＱ3 は、そのコレクタとベースとが接続してあり、ダイオードとして機能し、そのエミッタが定電流源Ｉ2 を介して電源ライン１１に接続されている。
トランジスタＱ2 のコレクタは、トランジスタＱ6 のベースに接続されている。これにより、差動増幅回路３１の他方の差動出力がトランジスタＱ4 のベースに出力される。トランジスタＱ6 のコレクタは電源ライン１０に接続され、エミッタはトランジスタＱ5 のコレクタおよびベースに接続されている。
トランジスタＱ5 は、そのコレクタとベースとが接続してあり、ダイオードとして機能し、そのエミッタが定電流源Ｉ3 を介して電源ライン１１に接続されている。
【００１７】
レベルシフトモジュール４３
レベルシフトモジュール４３は、電源ライン１０，１２，１３、第１のクランプ回路としてのクランプ回路５２、第２のクランプ回路としてのクランプ回路５３、ｎｐｎ型のトランジスタＱ24、差動増幅回路４２、抵抗22によって構成される。
ここで、電源ライン１２および１３が、それぞれ第２の電源手段の第３の電源ラインおよび第４の電源ラインに対応している。
電源ライン１２は、図３に示すように、電源端子２４を介して、単電源動作ではＶcc（＋５Ｖ）に保持され、±２電源動作ではＧＮＤ（０Ｖ）に保持される。
電源ライン１３は、電源端子２８を介して、単電源動作ではＧＮＤ（０Ｖ）に保持され、±２電源動作ではＶee（−５Ｖ）に保持される。
【００１８】
クランプ回路５２は、抵抗Ｒ20，Ｒ21およびｎｐｎ型のトランジスタＱ20，Ｑ21，Ｑ25によって構成される。抵抗Ｒ20，トランジスタＱ20のコレクタおよびエミッタ、および、抵抗Ｒ21は、電源ライン１０と電源ライン１３との間に、順に配置されている。トランジスタＱ20は、コレクタとベースとが接続され、ダイオードとして機能する。
トランジスタＱ21のベースは、トランジスタＱ20のベースおよびコレクタと接続され、コレクタはトランジスタＱ25のエミッタと接続され、エミッタはクランプ点Ｂに接続されている。
トランジスタＱ25は、ベースとコレクタとが接続されたダイオードであり、コクレタおよびベースが電源ライン１０に接続されている。
ここで、抵抗Ｒ20の抵抗値ｒ20と、抵抗Ｒ21の抵抗値ｒ21とは略同じである。
【００１９】
クランプ回路５３は、トランジスタＱ22，Ｑ23によって構成される。
トランジスタＱ22，Ｑ23は、共に、コレクタとベースとを接続したダイオードである。トランジスタＱ22のコクレタおよびベースは電源ライン１２に接続され、エミッタはトランジスタＱ23のコレクタおよびベースに接続されている。
トランジスタＱ23のエミッタは、クランプ点Ｂに接続されている。
【００２０】
差動増幅回路４２は、定電流源Ｉ5 、ｐｎｐ型のトランジスタＰ1 ，Ｐ2 および抵抗Ｒ23，Ｒ24によって構成される。
トランジスタＰ1 のエミッタと、トランジスタＰ2 のエミッタとは相互に接続され、当該接続点と電源ライン１０との間には、当該接続点に向かって定電流ｉX を出力する定電流源Ｉ5 が設けられている。
トランジスタＰ1 のコレクタは、抵抗Ｒ23を介して、クランプ点Ｂに接続されている。また、トランジスタＰ2 のコレクタは、抵抗Ｒ24を介して、クランプ点Ｂに接続されている。
トランジスタＰ1 およびＰ2 のベースには、それぞれトランジスタＱ3 およびＱ5 のエミッタ電位が印加される。
トランジスタＰ1 およびＰ2 のコレクタ電位は、差動増幅回路４２の出力電位として、それぞれトランジスタＱ10およびＱ12のベースに印加される。
【００２１】
さらに、トランジスタＱ24のコレクタはクランプ点Ｂに接続され、ベースはバイアス端子２７に接続され、エミッタは抵抗Ｒ22を介して電源ライン１３に接続されている。
バイアス端子２７には、バイアス電位Ｖbiasが印加される。
トランジスタＱ24は、定電流ｉx ＋ｉY を出力する定電流源として動作する。
【００２２】
出力モジュール４
出力モジュール４は、差動増幅回路３３、ｎｐｎ型のトランジスタＱ10，Ｑ11，Ｑ12，Ｑ13、抵抗Ｒ5 ，Ｒ6 、電源端子２４，２８および出力端子２５，２６によって構成される。
トランジスタＱ10は、そのベースがトランジスタＰ1 のコレクタに接続され、コレクタが電源ライン１２に接続され、エミッタがトランジスタＱ11のコレクタおよびトランジスタＱ14のベースに接続されている。トランジスタＱ11のベースはバイアス端子２７に接続され、エミッタは抵抗Ｒ5 を介して電源ライン１３に接続されている。
トランジスタＱ12は、そのベースがトランジスタＰ2 のコレクタに接続され、コレクタが電源ライン１２に接続され、エミッタがトランジスタＱ13のコレクタおよびトランジスタＱ16のベースに接続されている。トランジスタＱ13のベースはバイアス端子２７に接続され、エミッタは抵抗Ｒ6 を介して電源ライン１３に接続されている。
【００２３】
差動増幅回路３３は、ｎｐｎ型のトランジスタＱ14，，Ｑ15，Ｑ16および抵抗Ｒ7 ，Ｒ8 ，Ｒ9 によって構成される。
ここで、トランジスタＱ14のエミッタと、トランジスタＱ16のエミッタとが接続されている。この接続点には、トランジスタＱ15のコレクタが接続されている。トランジスタＱ15のベースはバイアス端子２７に接続され、バイアス電位Ｖbiasが印加される。トランジスタＱ15のエミッタは、抵抗Ｒ8 を介して、電源ライン１３に接続さている。トランジスタＱ15は、定電流源として動作する。
また、トランジスタＱ14およびＱ16のコレクタは、それぞれ出力端子２５および２６に接続され、出力端子２５および２６から、それぞれ出力電位Ｄout およびＤout ＿が出力される。
【００２４】
以下、図１に示すレベルシフト回路１の動作を、単電源動作と±２電源動作とに分けて説明する。
単電源動作
入力端子２１を介してローレベルの入力電位Ｄinが差動増幅回路３１のトランジスタＱ1 のベースに印加され、入力端子２２を介してハイレベルの入力電位Ｄin＿が差動増幅回路３１のトランジスタＱ2 のベースに印加される。
これにより、トランジスタＱ1 がオフ状態になり、抵抗Ｒ1 では電圧降下は生じない。従って、トランジスタＱ4 のベースの電位はＶccとなる。
また、トランジスタＱ2 はオン状態になり、そのコレクタ・エミッタ間を流れる電流による電圧降下が抵抗Ｒ2 に生じる。このとき、抵抗Ｒ2 における電圧降下をΔＶ2 とすると、トランジスタＱ6 のベースの電位は、「Ｖcc−ΔＶ2 」となる。
ここで、トランジスタＱ4 およびＱ6 は、エミッタフォロワであるため、トランジスタＱ3 ，Ｑ4 ，Ｑ5 ，Ｑ6 のベース・エミッタ間の電圧降下をＶf とすると、トランジスタＱ3 およびＱ5 のエミッタ電位は、それぞれ「Ｖcc−２Ｖf 」および「Ｖcc−２Ｖf −ΔＶ2 」となる。
【００２５】
トランジスタＱ3 およびＱ5 のエミッタ電位は、それぞれ差動増幅回路４２のトランジスタＰ2 およびＰ1 のベースに印加され、当該ベースの電位に応じた電流が、それぞれトランジスタＰ1 およびＰ2 のエミッタ・コレクタ間を流れ、当該電流に応じた電圧降下が、それぞれ抵抗Ｒ24およびＲ23に生じる。
本実施形態では、トランジスタＰ1 はオン状態になり、トランジスタＰ2 はオフ状態になる。
従って、トランジスタＰ1 およびＰ2 のエミッタ電位は、トランジスタＰ1 のベース側から決まり、トランジスタＰ1 のベース・エミッタ間の電圧降下をＶf とすると、トランジスタＰ1 のベース電位「Ｖcc−２Ｖf −ΔＶ2 」にＶf を加えて、「Ｖcc−Ｖf −ΔＶ2 」となる。
【００２６】
また、単電源動作では、図１に示すように、電源端子２４を介して電位Ｖcc（＋５Ｖ）が電源ライン１２に印加され、電源ライン１３が電源端子２８を介してＧＮＤ電位（０Ｖ）に保持される。
また、トランジスタＱ24のベースは、例えば「０．２Ｖ＋Ｖf 」のバイアス電位Ｖbiasに保持され、コレクタ・エミッタ間に定電流ｉX ＋ｉY が流れる。
【００２７】
また、クランプ回路５２のトランジスタＱ20のエミッタ電位は、電源ライン１０の電位Ｖccおよび電源ライン１３のＧＮＤ電位によって決定され、抵抗Ｒ20の抵抗値ｒ20と抵抗Ｒ21の抵抗値ｒ21とが同じであるため、ベース・エミッタ間の電圧降下Ｖf を考慮して、（Ｖcc−Ｖf ）／２となる。また、トランジスタＱ21がオン状態であれば、そのエミッタ電位も、同様に、（Ｖcc−Ｖf ）／２となる。
これに対して、クランプ回路５３のトランジスタＱ23のエミッタ電位は、トランジスタＱ23がオン状態であれば、電源ライン１２の側から決定され、トランジスタＱ22およびＱ23のベース・エミッタ間の電圧降下Ｖf を考慮して、「Ｖcc−２Ｖf 」となる。
このとき、（Ｖcc−Ｖf ）／２＜（Ｖcc−２Ｖf ）であるため、トランジスタＱ21がオフ状態となり、トランジスタＱ23がオン状態になる。
これにより、クランプ点Ｂの電位が、クランプ回路５３によって、「Ｖcc−２Ｖf 」にクランプされる。ここで、トランジスタＰ2 はオフ状態であるため、トランジスタＰ2 のコレクタ電位はクランプ点Ｂの電位と一致し、「Ｖcc−２Ｖf 」になる。
【００２８】
なお、定電流源Ｉ5 の定電流がｉx であり、トランジスタＱ24のコレクタ・エミッタ間を流れる定電流がｉx ＋ｉY であるため、トランジスタＱ23のエミッタからは、定電流ｉY が出力される。
この場合に、トランジスタＰ2 のコレクタ・エミッタ間の電圧ＶCEは、前述したように、エミッタ電位が「Ｖcc−Ｖf −ΔＶ2 」であり、コレクタ電位が「Ｖcc−２Ｖf 」であるため、「Ｖf −ΔＶ2 」となる。このとき、トランジスタＰ2 の電圧ＶCEは、例えば、約０．５Ｖになる。
ここで、高耐圧トランジスタでない通常のｐｎｐ型のトランジスタのコレクタ・エミッタ間の最大定格電圧ＶCEO は約５．５Ｖであるため、トランジスタＰ2 として通常のｐｎｐ型のトランジスタを用いることができる。
また、トランジスタＱ24のコレクタ・エミッタ間の電圧ＶCEは、コレクタ電位が「Ｖcc−２Ｖf 」であり、抵抗Ｒ22の電圧降下をΔＶ22とすると、「Ｖcc−２Ｖf −ΔＶ22」となる。このとき、トランジスタＱ24の電圧ＶCEは、例えば、約３．２Ｖになる。
ここで、高耐圧トランジスタでない通常のｎｐｎ型のトランジスタのコレクタ・エミッタ間の最大定格電圧ＶCEO は約５．５Ｖであるため、トランジスタＱ22として通常のｎｐｎ型のトランジスタを用いることができる。
【００２９】
トランジスタＰ1 およびＰ2 のコレクタ電位は、それぞれ出力モジュール４のトランジスタＱ10およびＱ12のベースに印加され、トランジスタＱ10およびＱ12のエミッタ電位が、それぞれトランジスタＱ14，Ｑ16のベースに印加される。
これにより、トランジスタＱ14，Ｑ16のベースの電位に応じた電流が、それぞれトランジスタＱ14およびＱ16のコレクタ・エミッタ間を流れ、その電流による電圧降下がそれぞれ抵抗Ｒ7 およびＲ9 に生じる。
そして、トランジスタＱ14およびＱ16の電位が、それぞれ出力電位Ｄout およびＤout ＿として出力される。
【００３０】
±２電源動作
±２電源動作でも、前述した単電源動作と同様に、入力モジュール２および４の作用により、トランジスタＰ1 はオン状態になり、トランジスタＰ2 はオフ状態になる。また、また、トランジスタＱ24のコレクタ・エミッタ間に定電流ｉX ＋ｉY が流れる。
また、±２電源動作では、図２に示すように、電源ライン１２はＧＮＤ電位（０Ｖ）に保持され、電源ライン１３は電位Ｖee（−５Ｖ）に保持される。
トランジスタＱ20のエミッタ電位は、電源ライン１０の電位Ｖccおよび電源ライン１３の電位Ｖeeによって決定され、抵抗Ｒ20の抵抗値ｒ20と抵抗Ｒ21の抵抗値ｒ21とが同じであるため、ベース・エミッタ間の電圧降下Ｖf を考慮して、（Ｖcc＋Ｖee−Ｖf ）／２となる。
ここで、トランジスタＱ21がオン状態であれば、そのエミッタ電位も、同様に、（Ｖcc＋Ｖee−Ｖf ）／２となる。
これに対して、トランジスタＱ23がオン状態であれば、そのエミッタ電位は、電源ライン１２の側から決定され、トランジスタＱ22およびＱ23のベース・エミッタ間の電圧降下Ｖf を考慮して、「−２Ｖf 」となる。
このとき、（Ｖcc＋Ｖee−Ｖf ）／２＞−２Ｖf であるため、トランジスタＱ21がオン状態になり、トランジスタＱ23がオフ状態になる。
これにより、クランプ点Ｂの電位が、クランプ回路５２によって、「（Ｖcc＋Ｖee−Ｖf ）／２」にクランプされる。ここで、トランジスタＰ2 はオフ状態であるため、抵抗Ｒ24には電流は流れず、トランジスタＰ2 のコレクタ電位はクランプ点Ｂの電位と一致し、「（Ｖcc＋Ｖee−Ｖf ）／２」になる。
【００３１】
なお、定電流源Ｉ5 の定電流がｉx であり、トランジスタＱ24のコレクタ・エミッタ間を流れる定電流がｉx ＋ｉY であるため、トランジスタＱ21のエミッタからは、定電流ｉY が出力される。
この場合に、トランジスタＰ2 のコレクタ・エミッタ間の電圧ＶCEは、前述したように、エミッタ電位が「Ｖcc−Ｖf −ΔＶ2 」であり、コレクタ電位が「（Ｖcc＋Ｖee−Ｖf ）／２」であるため、「（Ｖcc−Ｖee−Ｖf −２・ΔＶ2 ）／２」となる。この電圧ＶCEは、約４．４Ｖである。
ここで、高耐圧トランジスタでない通常のｐｎｐ型のトランジスタのコレクタ・エミッタ間の最大定格電圧ＶCEO は約５．５Ｖであるため、トランジスタＰ2 として通常のｐｎｐ型のトランジスタを用いることができる。
【００３２】
また、トランジスタＱ24のコレクタ・エミッタ間の電圧ＶCEは、コレクタ電位が「（Ｖcc＋Ｖee−Ｖf ）／２」であり、抵抗Ｒ22の電圧降下をΔＶ22とすると、エミッタ電位が「Ｖee＋ΔＶ22」となることから、「（Ｖcc＋Ｖee−Ｖf ）／２−（Ｖee＋ΔＶ22）」となる。この電圧ＶCEは、約４．４Ｖである。
ここで、高耐圧トランジスタでない通常のｎｐｎ型のトランジスタのコレクタ・エミッタ間の最大定格電圧ＶCEO は約５．５Ｖであるため、トランジスタＱ22として通常のｎｐｎ型のトランジスタを用いることができる。
【００３３】
±２電源動作でも、同様に、トランジスタＰ1 およびＰ2 のコレクタ電位は、それぞれ出力モジュール４のトランジスタＱ10およびＱ12のベースに印加され、トランジスタＱ10およびＱ12のエミッタ電位が、それぞれトランジスタＱ14，Ｑ16のベースに印加される。
これにより、トランジスタＱ14，Ｑ16のベースの電位に応じた電流が、それぞれトランジスタＱ14およびＱ16のコレクタ・エミッタ間を流れ、その電流による電圧降下がそれぞれ抵抗Ｒ7 およびＲ9 に生じる。
そして、トランジスタＱ14およびＱ16の電位が、それぞれ出力電位Ｄout およびＤout ＿として出力される。
【００３４】
上述したように、レベルシフト回路４１では、レベルシフトモジュール４３のクランプ点Ｂの電位は、図１に示す単電源動作ではクランプ回路５３によって「Ｖcc−２Ｖf 」にクランプされ、図２に示す±２電源動作ではクランプ回路５２によって「（Ｖcc＋Ｖee−Ｖf ）／２」にクランプされる。
これにより、トランジスタＰ2 のコレクタ・エミッタ間の電圧ＶCEが、その最大定格電圧ＶCEO を越えないように制御され、トランジスタＰ2 として、通常の耐圧が低いｐｎｐ型のトランジスタを用いても、トランジスタの特性を安定して適切に得ることができる。
また、トランジスタＱ22として通常の耐圧が低いｎｐｎ型のトランジスタを用いても、トランジスタの特性を安定して適切に得ることができる。
レベルシフト回路４１によれば、このように耐圧の低いトランジスタを用いることができるため、回路動作の高速化、低電力化および微細化を図ることができる。
【００３５】
本発明は上述した実施形態には限定されない。
例えば、上述した実施形態では、入力電位Ｄinとしてローレベルを選択した場合の動作を例示したが、入力電位Ｄinとしてハイレベルを選択した場合には、トランジスタＰ1 がオフ状態になり、トランジスタＰ2 がオン状態になる。
【００３６】
また、上述したレベルシフト回路４１では、単電源動作と±２電源動作との２つの動作状態を切り換えるときに、トランジスタのコレクタ・エミッタ間の電圧ＶCEが最大定格電圧ＶCEO を越えないように、クランプ回路５２および５３の何れか一方を選択する場合を例示したが、本発明は、３以上の複数の動作状態を切り換えて動作する回路において、その動作状態の数に対応する数のクランプ回路を設け、それらを動作状態に応じて選択的に使用する回路にも適用できる。
【００３７】
【発明の効果】
以上説明したように、本発明のレベルシフト回路によれば、トランジスタとして、通常の耐圧の低いトランジスタを用いることができ、回路動作の高速化、低電力化および微細化を図ることができる。
【図面の簡単な説明】
【図１】図１は、本発明の実施形態のレベルシフト回路の回路図（単電源動作時）である。
【図２】図２は、本発明の実施形態のレベルシフト回路の回路図（±２電源動作時）である。
【図３】図３は、単電源動作時および±２電源動作時に、図１および図２に示す各電源端子に印加する電位をまとめた図である。
【図４】図４は、従来のレベルシフト回路の回路図（単電源動作時）である。
【図５】図５は、従来のレベルシフト回路の回路図（±２電源動作時）である。
【符号の説明】
１，４１…レベルシフト回路、２…入力モジュール、３…出力モジュール、１０，１１，１２，１３…電源ライン、２０，２３，２４，２８…電源端子、２１，２２…入力端子、２５，２６…出力端子、３１，３３，４２…差動増幅回路、４３…レベルシフトモジュール、５２，５３…クランプ回路、Ｂ…クランプ点
Claims (13)
- 単電源動作および正負電源動作のうち一方を選択して行うレベルシフト回路において、
差動増幅回路と、
前記差動増幅回路の入力電位を生成する入力電位生成手段と、
第１の電源ラインと第２の電源ラインとの電位差に応じた電源電圧を前記入力電位生成手段に供給する第１の電源手段と、
単電源動作で前記第１の電源ラインの電位と同じ極性の電位が供給される第３の電源ラインと、正負電源動作で前記第１の電源ラインの電位と逆の極性の電位が供給される第４の電源ラインとの電位差に応じた電源電圧として、単電源動作用および正負電源動作用の電源電圧のうち一方の電源電圧を選択して前記差動増幅回路に供給する第２の電源手段と、
正負電源動作時に、前記第１の電源ラインの電位と前記第４の電源ラインの電位との中間電位である第１の電位に応じて、前記差動増幅回路の差動出力電位をレベルシフトする第１のクランプ回路と、
単電源動作時に、前記第３の電源ラインの電位から所定の電圧だけ降下した第２の電位に応じて、前記差動増幅回路の差動出力電位をレベルシフトする第２のクランプ回路と
を有する
レベルシフト回路。 - 前記第１の電源手段は、前記第１の電源ラインに正の電位を供給し、
前記第２の電源手段は、単電源動作時に前記第３の電源ラインに正の電位を供給し、正負電源動作時に前記第４の電源ラインに負の電位を供給する
請求項１に記載のレベルシフト回路。 - 前記第１のクランプ回路は、前記第１の電源ラインの電位と前記第４の電源ラインの電位とを抵抗分割した電位をトランジスタのベースに印加し、正負電源動作時に、前記トランジスタをオン状態にし、前記トランジスタのエミッタ電位である前記第１の電位に応じて、前記差動増幅回路の差動出力電位をレベルシフトする
請求項１に記載のレベルシフト回路。 - 前記第２のクランプ回路は、前記第３の電源ラインから直列にダイオード接続された複数のトランジスタを備え、単電源動作時に、前記複数のトランジスタの全てをオン状態にし、最終段のトランジスタのエミッタ電位である前記第２の電位に応じて、前記差動増幅回路の差動出力電位をレベルシフトする
請求項１に記載のレベルシフト回路。 - 前記第２のクランプ回路は、２個のトランジスタを、前記第３の電源ラインから直列にダイオード接続している
請求項４に記載のレベルシフト回路。 - 前記差動増幅回路は、
相互にエミッタが接続され、それぞれのベースに前記入力電位が印加される第１のトランジスタおよび第２のトランジスタと、
前記第１の電源ラインから、前記第１のトランジスタおよび前記第２のトランジスタのエミッタに向かって定電流を出力する定電流源と、
前記第１のトランジスタのコレクタとクランプ点との間に設けられた第１の抵抗と、
前記第２のトランジスタのコレクタと前記クランプ点との間に設けられた第２の抵抗と、
前記クランプ点と前記第４の電源ラインとの間に設けられた定電流源と
を有し、
前記第１のクランプ回路の前記トランジスタのエミッタは、前記クランプ点に接続されている
請求項３に記載のレベルシフト回路。 - 前記差動増幅回路は、
相互にエミッタが接続され、それぞれのベースに前記入力電位が印加される第１のトランジスタおよび第２のトランジスタと、
前記第１の電源ラインから、前記第１のトランジスタおよび前記第２のトランジスタのエミッタに向かって定電流を出力する定電流源と、
前記第１のトランジスタのコレクタとクランプ点との間に設けられた第１の抵抗と、
前記第２のトランジスタのコレクタと前記クランプ点との間に設けられた第２の抵抗と、
前記クランプ点と前記第４の電源ラインとの間に設けられた定電流源と
を有し、
前記第２のクランプ回路の前記最終段のトランジスタのエミッタは、前記クランプ点に接続されている
請求項４に記載のレベルシフト回路。 - 前記入力電位生成手段は、差動増幅回路を含み、当該差動増幅回路の差動出力電位が、前記入力電位となる
請求項１に記載のレベルシフト回路。 - 前記差動出力電位を差動増幅する差動増幅回路を含む出力電位生成手段
をさらに有する
請求項１に記載のレベルシフト回路。 - 前記第１のクランプ回路は、正負電源動作時に、前記第１の電源ラインの電位と前記第４の電源ラインの電位との略中間値の第１の電位に応じて、前記差動増幅回路の差動出力電位をレベルシフトする
請求項１に記載のレベルシフト回路。 - 前記第１のクランプ回路および前記第２のクランプ回路を含む３以上のクランプ回路を備え、
前記単電源動作および前記正負電源動作を含む３以上の動作のうち一の動作を選択して行い、
当該選択した動作に対応する前記クランプ回路を作動させて、当該作動したクランプ回路が供給する電位に応じて前記差動増幅回路の差動出力電位をレベルシフトする
請求項１に記載のレベルシフト回路。 - 前記差動増幅回路は、低耐圧トランジスタを用いて構成される
請求項１に記載のレベルシフト回路。 - 第１の電源ラインの電位から各部の電位が決定される第１の回路モジュールと、第２の電源ラインの電位から各部の電位が決定される第２の回路モジュールとを有し、単電源動作および正負電源動作を含む種々の動作モードに応じて前記第１の電源ラインおよび前記第２の電源ラインに所定の電位を印加するレベルシフト回路において、
正負電源動作時に、前記第１の回路モジュールと前記第２の回路モジュールとの接続点の電位を、前記第１の電源ラインの電位と前記第２の電源ラインの電位との略中間値になるように制御する電位制御手段
を有するレベルシフト回路。
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|---|---|---|---|
| JP23422697A JP3713916B2 (ja) | 1997-08-29 | 1997-08-29 | レベルシフト回路 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP23422697A JP3713916B2 (ja) | 1997-08-29 | 1997-08-29 | レベルシフト回路 |
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| JPH1174775A JPH1174775A (ja) | 1999-03-16 |
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1997
- 1997-08-29 JP JP23422697A patent/JP3713916B2/ja not_active Expired - Fee Related
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|---|---|
| JPH1174775A (ja) | 1999-03-16 |
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