JPH0476536B2 - - Google Patents
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- Publication number
- JPH0476536B2 JPH0476536B2 JP60233440A JP23344085A JPH0476536B2 JP H0476536 B2 JPH0476536 B2 JP H0476536B2 JP 60233440 A JP60233440 A JP 60233440A JP 23344085 A JP23344085 A JP 23344085A JP H0476536 B2 JPH0476536 B2 JP H0476536B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- field effect
- current
- output
- bipolar transistor
- Prior art date
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- Expired - Lifetime
Links
- 230000005669 field effect Effects 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、入力信号に応じて出力トランジスタ
の導通、しや断を制御するスイツチング回路を構
成する半導体集積回路に関するものである。
の導通、しや断を制御するスイツチング回路を構
成する半導体集積回路に関するものである。
［従来の技術］
従来のスイツチング回路の一例を第２図に示
す。ここで、定電流源CSを制御する入力トラン
ジスタＱ１は、その入力信号Vinの大きさに応じ
て、出力トランジスタＱ２の開閉を制御してい
る。今、入力信号Vinがローレベルであるとする
と、出力トランジスタＱ２は導通し、出力電流Io
が流れている。
す。ここで、定電流源CSを制御する入力トラン
ジスタＱ１は、その入力信号Vinの大きさに応じ
て、出力トランジスタＱ２の開閉を制御してい
る。今、入力信号Vinがローレベルであるとする
と、出力トランジスタＱ２は導通し、出力電流Io
が流れている。
一般に、トランジスタのコレクタ電流Icが大き
くなると、第３図に示すように、コレクタ・エミ
ツタ間の飽和電圧VCE(sat)も増えていく。従つて、
第２図の回路において、出力電流Ioが小さいとき
には、出力トランジスタＱ２のコレクタに現われ
る出力電圧Voは低く、トランジスタＱ３のみが
導通して、トランジスタＱ４はしや断状態にあ
る。従つて、この時の出力トランジスタＱ２のベ
ース電流IBは、定電流源CSから取り出され、ト
ランジスタＱ３より供給される定電流I1だけとな
る。
くなると、第３図に示すように、コレクタ・エミ
ツタ間の飽和電圧VCE(sat)も増えていく。従つて、
第２図の回路において、出力電流Ioが小さいとき
には、出力トランジスタＱ２のコレクタに現われ
る出力電圧Voは低く、トランジスタＱ３のみが
導通して、トランジスタＱ４はしや断状態にあ
る。従つて、この時の出力トランジスタＱ２のベ
ース電流IBは、定電流源CSから取り出され、ト
ランジスタＱ３より供給される定電流I1だけとな
る。
次に、出力電流Ioが大きくなつてくると、トラ
ンジスタＱ２の電流増幅率には制限があるため、
ベース電流IBが定電流I1だけでは出力電流Ioを流
し切れなくなつてくる。その時、出力電圧Voは
上昇してくるので、トランジスタＱ４が導通し、
ベース電流IBがトランジスタＱ４からも供給さ
れ、出力電流Ioに対して適当なベース電流となつ
たところで出力電圧Voは一定値に落ち着く。
ンジスタＱ２の電流増幅率には制限があるため、
ベース電流IBが定電流I1だけでは出力電流Ioを流
し切れなくなつてくる。その時、出力電圧Voは
上昇してくるので、トランジスタＱ４が導通し、
ベース電流IBがトランジスタＱ４からも供給さ
れ、出力電流Ioに対して適当なベース電流となつ
たところで出力電圧Voは一定値に落ち着く。
以上の動作を、出力電圧Ioに対する回路の消費
電流Icc関係で示すと、第４図のようになる。す
なわち、このスイツチング回路は、出力電流が小
さい時には、無駄な消費電流を省き、出力電流が
大きくなつて行くにつれて消費電流を増やして行
こうとするものであつた。
電流Icc関係で示すと、第４図のようになる。す
なわち、このスイツチング回路は、出力電流が小
さい時には、無駄な消費電流を省き、出力電流が
大きくなつて行くにつれて消費電流を増やして行
こうとするものであつた。
しかるに、この回路には以下のような欠点があ
つた。一般に、スイツチング回路においては、出
力トランジスタの導通時に、その出力電圧ができ
るだけ低い方がよい。そこで、第２図の回路にお
いて、出力電流Ioがある大きな値になるまではト
ランジスタトＱ４を導通させずに出力電圧Voを
低く保つておくことが望ましい。しかし、そのた
めには、ベース電流IBを定電流源CSからのみ供
給しなくてはならないので、定電流I1を比較的大
きな値にする必要がある。このことは低消費電流
化と相反することになる。
つた。一般に、スイツチング回路においては、出
力トランジスタの導通時に、その出力電圧ができ
るだけ低い方がよい。そこで、第２図の回路にお
いて、出力電流Ioがある大きな値になるまではト
ランジスタトＱ４を導通させずに出力電圧Voを
低く保つておくことが望ましい。しかし、そのた
めには、ベース電流IBを定電流源CSからのみ供
給しなくてはならないので、定電流I1を比較的大
きな値にする必要がある。このことは低消費電流
化と相反することになる。
しかもまた、出力電流Ioがかなり大きいときに
は、出力電圧Voが大きくなり、トランジスタＱ
３の制御が有効に行われず、定電流I1の全てが、
トランジスタＱ４により増幅されて、出力トラン
ジスタＱ２のベースに供給されるので、電力損失
が大きくなつてしまう。
は、出力電圧Voが大きくなり、トランジスタＱ
３の制御が有効に行われず、定電流I1の全てが、
トランジスタＱ４により増幅されて、出力トラン
ジスタＱ２のベースに供給されるので、電力損失
が大きくなつてしまう。
［発明が解決しようとする問題点］
そこで、本発明の目的は、上述した欠点を除去
し、電力損失の低減化を図つた半導体集積回路を
提供することにある。
し、電力損失の低減化を図つた半導体集積回路を
提供することにある。
［問題点を解決するための手段］
上記目的を達成するために、本発明は、電源と
グランド間に直列接続したバイポーラトランジス
タと、該バイポーラトランジスタと並列接続する
第１電界効果トランジスタと、前記バイポーラト
ランジスタとダーリントン結合する第２電界効果
トランジスタとを有し、前記第１電界効果トラン
ジスタのゲートと前記第２電界効果トランジスタ
のゲートを共通に接続して信号入力端子に接続し
たことを特徴とする。
グランド間に直列接続したバイポーラトランジス
タと、該バイポーラトランジスタと並列接続する
第１電界効果トランジスタと、前記バイポーラト
ランジスタとダーリントン結合する第２電界効果
トランジスタとを有し、前記第１電界効果トラン
ジスタのゲートと前記第２電界効果トランジスタ
のゲートを共通に接続して信号入力端子に接続し
たことを特徴とする。
［作用］
本発明では、電界効果トランジスタＦ１とＦ２
との各ゲートが共通に接続されて、入力端子に接
続されているので、これにより、出力電流の大き
さに応じて、 (a) 電源の出力電流Ioが小さい場合は第１電界効
果トランジスタＦ１のみが導通となつて出力電
流を流す。
との各ゲートが共通に接続されて、入力端子に接
続されているので、これにより、出力電流の大き
さに応じて、 (a) 電源の出力電流Ioが小さい場合は第１電界効
果トランジスタＦ１のみが導通となつて出力電
流を流す。
(b) 出力電流が大きくなると出力電圧Voが上昇
して、第２電界効果トランジスタＦ２を介して
バイポーラトランジスタＱ１０が導通となり、
このバイポーラトランジスタＱ１０が主として
出力電流を流すようになる。
して、第２電界効果トランジスタＦ２を介して
バイポーラトランジスタＱ１０が導通となり、
このバイポーラトランジスタＱ１０が主として
出力電流を流すようになる。
(c) 上記の(a)から(b)への動作、あるいは(b)から(a)
への動作が、信号入力端子に入力信号Vioが入
力されていると自動的に行うことができる。
への動作が、信号入力端子に入力信号Vioが入
力されていると自動的に行うことができる。
本発明によれば、出力段のトランジスタとして
電界効果トランジスタを使用したので、出力電流
Ioを流すためのベース電流が不必要になり、従つ
てそのベース電流を供給するための回路が不要で
あり、以て低消費電力でスイツチングを行うこと
のできる半導体集積回路を構成することができ
る。
電界効果トランジスタを使用したので、出力電流
Ioを流すためのベース電流が不必要になり、従つ
てそのベース電流を供給するための回路が不要で
あり、以て低消費電力でスイツチングを行うこと
のできる半導体集積回路を構成することができ
る。
さらにまた、バイポーラトランジスタＱ１０を
使用することにより、電界効果トランジスタだけ
の場合に比べて、素子面積を小さくでき、ひいて
は半導体集積回路の製造コストを低減できる。
使用することにより、電界効果トランジスタだけ
の場合に比べて、素子面積を小さくでき、ひいて
は半導体集積回路の製造コストを低減できる。
［実施例］
以下に、図面を参照して本発明を詳細に説明す
る。
る。
本発明の一実施例を第１図に示す。
第１図において、Ｆ１およびＦ２は電界効果ト
ランジスタ（FET）、Ｑ１０はバイポーラトラン
ジスタであり、電界効果トランジスタＦ１のソー
スとドレインとの間にバイポーラトランジスタＱ
１０のコレクタとエミツタとを並列に接続し、バ
イポーラトランジスタＱ１０のベースとコレクタ
との間に電界効果トランジスタＦ２のソースとド
レインとを接続する。入力信号Vinを電界効果ト
ランジスタＦ１およびＦ２のゲートに供給し、バ
イポーラトランジスタＱ１０のコレクタにより出
力電圧Voを取り出す。
ランジスタ（FET）、Ｑ１０はバイポーラトラン
ジスタであり、電界効果トランジスタＦ１のソー
スとドレインとの間にバイポーラトランジスタＱ
１０のコレクタとエミツタとを並列に接続し、バ
イポーラトランジスタＱ１０のベースとコレクタ
との間に電界効果トランジスタＦ２のソースとド
レインとを接続する。入力信号Vinを電界効果ト
ランジスタＦ１およびＦ２のゲートに供給し、バ
イポーラトランジスタＱ１０のコレクタにより出
力電圧Voを取り出す。
この回路において、入力信号Vinがハイレベル
（またはローレベル）になると、電界効果トラン
ジスタＦ１とＦ２が導通し、出力電流Ioが流れ
る。
（またはローレベル）になると、電界効果トラン
ジスタＦ１とＦ２が導通し、出力電流Ioが流れ
る。
ここで、出力電流Ioが小さい場合、この出力電
流Ioは電界効果トランジスタＦ１のソースとドレ
インとの間を流れる。他方、出力電流Ioが大きい
場合には、出力電圧Voの電位が上昇し、バイポ
ーラトランジスタＱ１０が導通して、出力電流Io
は主としてバイポーラトランジスタＱ１０のエミ
ツタ電流になる。
流Ioは電界効果トランジスタＦ１のソースとドレ
インとの間を流れる。他方、出力電流Ioが大きい
場合には、出力電圧Voの電位が上昇し、バイポ
ーラトランジスタＱ１０が導通して、出力電流Io
は主としてバイポーラトランジスタＱ１０のエミ
ツタ電流になる。
以上のように、本発明によれば、出力段のトラ
ンジスタとして電界効果トランジスタを使用した
ので、出力電流Ioを流すためのベース電流が不必
要になり、従つてそのベース電流を供給するため
の回路が不要であり、以て低消費電力でスイツチ
ングを行うことのできる半導体集積回路を構成す
ることができる。
ンジスタとして電界効果トランジスタを使用した
ので、出力電流Ioを流すためのベース電流が不必
要になり、従つてそのベース電流を供給するため
の回路が不要であり、以て低消費電力でスイツチ
ングを行うことのできる半導体集積回路を構成す
ることができる。
さらにまた、バイポーラトランジスタＱ１０を
使用することにより、電界効果トランジスタだけ
の場合に比べて、素子面積を小さくでき、ひいて
は半導体集積回路の製造コストを低減できる。
使用することにより、電界効果トランジスタだけ
の場合に比べて、素子面積を小さくでき、ひいて
は半導体集積回路の製造コストを低減できる。
なお、上例では、バイポーラトランジスタＱ１
０をnpn形としたが、このトランジスタＱ１０は
pnp形であつてもよい。
０をnpn形としたが、このトランジスタＱ１０は
pnp形であつてもよい。
［発明の効果］
このように、本発明によれば、電界効果トラン
ジスタとバイポーラトランジスタとを組合せるこ
とにより、低消費電力の半導体集積回路を小さな
素子面積で廉価に構成することができる。
ジスタとバイポーラトランジスタとを組合せるこ
とにより、低消費電力の半導体集積回路を小さな
素子面積で廉価に構成することができる。
第１図は本発明の一実施例を示す回路図、第２
図は従来のスイツチング回路の一例を示す回路
図、第３図はトランジスタのIc−VCE(sat)特性図、
第４図は従来の出力電流特性図である。 Ｆ１，Ｆ２……電界効果トランジスタ、Ｑ１０
……バイポーラトランジスタ。
図は従来のスイツチング回路の一例を示す回路
図、第３図はトランジスタのIc−VCE(sat)特性図、
第４図は従来の出力電流特性図である。 Ｆ１，Ｆ２……電界効果トランジスタ、Ｑ１０
……バイポーラトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 電源とグランド間に直列接続したバイポーラ
トランジスタと、 該バイポーラトランジスタと並列接続する第１
電界効果トランジスタと、 前記バイポーラトランジスタとダーリントン結
合する第２電界効果トランジスタとを有し、 前記第１電界効果トランジスタのゲートと前記
第２電界効果トランジスタのゲートを共通に接続
して信号入力端子に接続したことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60233440A JPS6294020A (ja) | 1985-10-21 | 1985-10-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60233440A JPS6294020A (ja) | 1985-10-21 | 1985-10-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6294020A JPS6294020A (ja) | 1987-04-30 |
| JPH0476536B2 true JPH0476536B2 (ja) | 1992-12-03 |
Family
ID=16955075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60233440A Granted JPS6294020A (ja) | 1985-10-21 | 1985-10-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6294020A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2680925B1 (fr) * | 1991-08-27 | 1993-12-17 | Sextant Avionique | Interrupteur statique a faibles pertes. |
| GB9800925D0 (en) * | 1998-01-17 | 1998-03-11 | Lucas Ind Plc | Power switching circuit for use in a power distribution system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154827A (en) * | 1979-05-21 | 1980-12-02 | Exxon Research Engineering Co | High power switching circuit and method of using same |
| JPS5693428A (en) * | 1979-12-10 | 1981-07-29 | Reliance Electric Co | High voltage and large current solid state switching circuit |
-
1985
- 1985-10-21 JP JP60233440A patent/JPS6294020A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154827A (en) * | 1979-05-21 | 1980-12-02 | Exxon Research Engineering Co | High power switching circuit and method of using same |
| JPS5693428A (en) * | 1979-12-10 | 1981-07-29 | Reliance Electric Co | High voltage and large current solid state switching circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6294020A (ja) | 1987-04-30 |
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