JPH06169226A - バイアス電流発生回路 - Google Patents
バイアス電流発生回路Info
- Publication number
- JPH06169226A JPH06169226A JP4319771A JP31977192A JPH06169226A JP H06169226 A JPH06169226 A JP H06169226A JP 4319771 A JP4319771 A JP 4319771A JP 31977192 A JP31977192 A JP 31977192A JP H06169226 A JPH06169226 A JP H06169226A
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- JP
- Japan
- Prior art keywords
- bias current
- control signal
- generating circuit
- resistor
- current generating
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 アナログ回路システムの不動作時の静消費電
流を少なくする。 【構成】 ドレイン端子とゲート端子を接続したMOSFET
T1 と抵抗Ｒ1 を直列接続して電源間に接続してバイア
ス電流値を設定するバイアス電流発生回路において、前
記回路に制御信号ＩＮ1 により動作するMOSFET T2 のド
レイン端子とソース端子を直列接続した構成。 【効果】 アナログ回路の不動作時の静消費電流を０も
しくは減少させることができる。
流を少なくする。 【構成】 ドレイン端子とゲート端子を接続したMOSFET
T1 と抵抗Ｒ1 を直列接続して電源間に接続してバイア
ス電流値を設定するバイアス電流発生回路において、前
記回路に制御信号ＩＮ1 により動作するMOSFET T2 のド
レイン端子とソース端子を直列接続した構成。 【効果】 アナログ回路の不動作時の静消費電流を０も
しくは減少させることができる。
Description
【０００１】
【産業上の利用分野】この発明はバイアス電流発生回路
に関し、特に、バイアス電流を小さくすることをはかっ
た回路に関する。
に関し、特に、バイアス電流を小さくすることをはかっ
た回路に関する。
【０００２】
【従来の技術】従来、この種のバイアス電流発生回路
は、図３に示すようにゲート端子とドレイン端子を接続
したMOSFET T1 と抵抗R4を電源VD間に直列接続し、MOSF
ET T1 のゲート端子をゲート端子に、ソース端子をソー
ス端子に接続したMOSFET T3 のドレイン端子をバイアス
電流の出力端子O3とし、前記出力端子O3をアナログ回路
システムＣに接続し、バイアス電流ＩO3をアナログ回路
システムＣのバイアス電流としていた。
は、図３に示すようにゲート端子とドレイン端子を接続
したMOSFET T1 と抵抗R4を電源VD間に直列接続し、MOSF
ET T1 のゲート端子をゲート端子に、ソース端子をソー
ス端子に接続したMOSFET T3 のドレイン端子をバイアス
電流の出力端子O3とし、前記出力端子O3をアナログ回路
システムＣに接続し、バイアス電流ＩO3をアナログ回路
システムＣのバイアス電流としていた。
【０００３】
【発明が解決しようとする課題】ところで、上記の従来
のバイアス電流発生回路は、オペアンプやコンパレータ
などのアナログ回路システムＣに使用した場合、システ
ムに制御信号が入力されて不動作となっても電源電圧が
印加されている限り同じ静消費電流がシステム内に流れ
るという欠点があった。
のバイアス電流発生回路は、オペアンプやコンパレータ
などのアナログ回路システムＣに使用した場合、システ
ムに制御信号が入力されて不動作となっても電源電圧が
印加されている限り同じ静消費電流がシステム内に流れ
るという欠点があった。
【０００４】
【課題を解決するための手段】この発明のバイアス電流
発生回路は、ドレイン端子とゲート端子を接続したＦＥ
Ｔと抵抗を直列接続して電源間に接続してバイアス電流
値を設定するバイアス電源発生回路において、前記回路
に制御信号により動作するスイッチ用トランジスタを直
列接続した構成となっている。
発生回路は、ドレイン端子とゲート端子を接続したＦＥ
Ｔと抵抗を直列接続して電源間に接続してバイアス電流
値を設定するバイアス電源発生回路において、前記回路
に制御信号により動作するスイッチ用トランジスタを直
列接続した構成となっている。
【０００５】または、コレクタ端子とベース端子を接続
したバイポーラトランジスタと抵抗を直列接して電源間
に接続してバイアス電流値を設定するバイアス電流発生
回路において、前記回路に制御信号により動作するスイ
ッチ用トランジスタを直列接続した構成となっている。
したバイポーラトランジスタと抵抗を直列接して電源間
に接続してバイアス電流値を設定するバイアス電流発生
回路において、前記回路に制御信号により動作するスイ
ッチ用トランジスタを直列接続した構成となっている。
【０００６】上記のスイッチ用トランジスタはＦＥＴで
もバイポーラトランジスタでも良い。
もバイポーラトランジスタでも良い。
【０００７】
【作用】上記の構成によると、アナログ回路システムを
機能、不機能に制御する信号でスイッチ用トランジスタ
をＯＮ、ＯＦＦ動作させることにより不機能時の消費電
流が減る。
機能、不機能に制御する信号でスイッチ用トランジスタ
をＯＮ、ＯＦＦ動作させることにより不機能時の消費電
流が減る。
【０００８】
【実施例】以下、この発明について図面を参照して説明
する。図１はこの発明の一実施例の回路図である。図に
おいてＴ1 、Ｔ3 はPch MOSFET,T2 はスイッチ用のNchM
OSFET,Ｒ1 は抵抗，ＩO1はバイアス電流，O1はバイアス
電流出力端子，Ｃはアナログ回路システム，ＶＤは電
源，ＩＮ１は制御信号である。
する。図１はこの発明の一実施例の回路図である。図に
おいてＴ1 、Ｔ3 はPch MOSFET,T2 はスイッチ用のNchM
OSFET,Ｒ1 は抵抗，ＩO1はバイアス電流，O1はバイアス
電流出力端子，Ｃはアナログ回路システム，ＶＤは電
源，ＩＮ１は制御信号である。
【０００９】この実施例では制御信号ＩＮ１が“Ｈ”に
なるとバイアス電流ＩO1が流れ“Ｌ”になるとバイアス
電流ＩO1が０となり、制御信号ＩＮ１が“Ｌ”時の静消
費電流を０にすることができる。
なるとバイアス電流ＩO1が流れ“Ｌ”になるとバイアス
電流ＩO1が０となり、制御信号ＩＮ１が“Ｌ”時の静消
費電流を０にすることができる。
【００１０】ここでスイッチ用トランジスタＴ2 はNch
MOSFETにかえてＮＰＮバイポーラトランジスタとするこ
ともできる。
MOSFETにかえてＮＰＮバイポーラトランジスタとするこ
ともできる。
【００１１】
【実施例２】図２はこの発明の第２の実施例の回路図で
ある。この実施例は、制御信号により動作するスイッチ
用のNch MOSFET T4 に並列に抵抗R3を接続したこと以
外、第１の実施例と同様であるため同一部分には同一参
照符号を付して、その説明を省略する。
ある。この実施例は、制御信号により動作するスイッチ
用のNch MOSFET T4 に並列に抵抗R3を接続したこと以
外、第１の実施例と同様であるため同一部分には同一参
照符号を付して、その説明を省略する。
【００１２】この実施例では、制御信号ＩＮ２が“Ｈ”
になるとバイアス電流ＩO2が流れ“Ｌ”になるとバイア
ス電流ＩO2が減少する。このようにすることにより、ア
ナログ回路システムを完全に動作不能にさせることなく
制御信号ＩＮ２が“Ｌ”時の静消費電流を減少させるこ
とができる。
になるとバイアス電流ＩO2が流れ“Ｌ”になるとバイア
ス電流ＩO2が減少する。このようにすることにより、ア
ナログ回路システムを完全に動作不能にさせることなく
制御信号ＩＮ２が“Ｌ”時の静消費電流を減少させるこ
とができる。
【００１３】上記第１、第２の実施例はPch MOSFETによ
りバイアス電流回路を構成したが、トランジスタＴ1 、
Ｔ3 をそれぞれＰＮＰバイポーラトランジスタとしても
同様な回路構成で実施できる。さらに他のＦＥＴやバイ
ポーラトランジスタでも回路構成はかわるけれども同じ
思想で変形でき、スイッチ用トランジスタＴ2 、Ｔ4も
種々のトランジスタを選択できることは明らかである。
りバイアス電流回路を構成したが、トランジスタＴ1 、
Ｔ3 をそれぞれＰＮＰバイポーラトランジスタとしても
同様な回路構成で実施できる。さらに他のＦＥＴやバイ
ポーラトランジスタでも回路構成はかわるけれども同じ
思想で変形でき、スイッチ用トランジスタＴ2 、Ｔ4も
種々のトランジスタを選択できることは明らかである。
【００１４】
【発明の効果】以上説明したように、この発明は、バイ
アス電流値を設定する回路に制御信号により動作するス
イッチ用トランジスタを直列接続した構成、もしくは、
前記制御信号により動作するスイッチ用トランジスタと
抵抗を並列接続した回路を直列接続した構成にすること
により、アナログ回路不動作時の静消費電流を０もしく
は減少させることができる。
アス電流値を設定する回路に制御信号により動作するス
イッチ用トランジスタを直列接続した構成、もしくは、
前記制御信号により動作するスイッチ用トランジスタと
抵抗を並列接続した回路を直列接続した構成にすること
により、アナログ回路不動作時の静消費電流を０もしく
は減少させることができる。
【００１５】尚、制御信号が“Ｈ”の時に静消費電流を
減らす構成としても同様効果が得られることは言うまで
もない。
減らす構成としても同様効果が得られることは言うまで
もない。
【図１】 この発明の第１の実施例の回路図である。
【図２】 この発明の第２の実施例の回路図である。
【図３】 従来の回路図である。
Ｔ1 、Ｔ3 Pch MOSFET Ｔ2 、Ｔ4 Nch MOSFET Ｒ1 、Ｒ2 、Ｒ3 、Ｒ4 抵抗 ＩO1、ＩO2、ＩO3 バイアス電流 ＩＮ１、ＩＮ２、ＩＮ３ 制御信号 O1、O2、O3 バイアス電流出力端子 Ｃ アナログ回路システム ＶＤ 電源
Claims (5)
- 【請求項１】ドレイン端子とゲート端子を接続したＦＥ
Ｔと抵抗を直流接続して電源間に接続してバイアス電流
を設定するバイアス電流発生回路において、前記回路に
制御信号により動作するスイッチ用トランジスタを直列
接続したことを特徴とするバイアス電流発生回路。 - 【請求項２】コレクタ端子とベース端子を接続したバイ
ポーラトランジスタと抵抗を直列接続して電源間に接続
してバイアス電流値を設定するバイアス電流発生回路に
おいて、前記回路に制御信号により動作するスイッチ用
トランジスタを直列接続したことを特徴とするバイアス
電流発生回路。 - 【請求項３】前記制御信号により動作するスイッチ用ト
ランジスタに抵抗を並列接続したことを特徴とする請求
項１又は請求項２に記載のバイアス電流発生回路。 - 【請求項４】前記制御信号により動作するスイッチ用ト
ランジスタがＦＥＴである請求項１、請求項２又は請求
項３のバイアス電流発生回路。 - 【請求項５】前記制御信号により動作するスイッチ間ト
ランジスタが、バイポーラトランジスタである請求項
１、請求項２又は請求項３のバイアス電流発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4319771A JPH06169226A (ja) | 1992-11-30 | 1992-11-30 | バイアス電流発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4319771A JPH06169226A (ja) | 1992-11-30 | 1992-11-30 | バイアス電流発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06169226A true JPH06169226A (ja) | 1994-06-14 |
Family
ID=18114001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4319771A Pending JPH06169226A (ja) | 1992-11-30 | 1992-11-30 | バイアス電流発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06169226A (ja) |
-
1992
- 1992-11-30 JP JP4319771A patent/JPH06169226A/ja active Pending
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