JPS6155810B2 - - Google Patents
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- Publication number
- JPS6155810B2 JPS6155810B2 JP14939878A JP14939878A JPS6155810B2 JP S6155810 B2 JPS6155810 B2 JP S6155810B2 JP 14939878 A JP14939878 A JP 14939878A JP 14939878 A JP14939878 A JP 14939878A JP S6155810 B2 JPS6155810 B2 JP S6155810B2
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- JP
- Japan
- Prior art keywords
- transistor
- thyristor
- gate
- state
- current
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- Expired
Links
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
この発明は、低消費電力でサイリスタの陽極・
陰極間のサージ耐圧を高めることができるように
したサイリスタ駆動回路に関するものである。
陰極間のサージ耐圧を高めることができるように
したサイリスタ駆動回路に関するものである。
従来、この種の回路は第１図に示すように構成
されていた。すなわち、第１図において、１はト
ランジスタ、２はサイリスタ、３はゲート抵抗
器、４は入力端子である。
されていた。すなわち、第１図において、１はト
ランジスタ、２はサイリスタ、３はゲート抵抗
器、４は入力端子である。
この動作は、入力端子４が“Ｌ”状態の時はト
ランジスタ１はオフ状態であり、従つてサイリス
タ２でもオフ状態にある。この時、サイリスタ２
の陽極にサージ電圧等が加わつた場合、サイリス
タ２の内部容量やリーク電流等の影響でゲートに
電流が流れ、ブレークオーバーを引き起す恐れが
ある。通常、このような現象を防止しサイリスタ
２の陽極、陰極間のサージ耐圧を維持するため、
ゲート・陰極間にゲート抵抗器３を接続するのが
通例となつている。
ランジスタ１はオフ状態であり、従つてサイリス
タ２でもオフ状態にある。この時、サイリスタ２
の陽極にサージ電圧等が加わつた場合、サイリス
タ２の内部容量やリーク電流等の影響でゲートに
電流が流れ、ブレークオーバーを引き起す恐れが
ある。通常、このような現象を防止しサイリスタ
２の陽極、陰極間のサージ耐圧を維持するため、
ゲート・陰極間にゲート抵抗器３を接続するのが
通例となつている。
次に、入力端子４に入力信号が印加され、
“Ｈ”状態になるとトランジスタ１はオン状態と
なり、サイリスタ２のゲートにゲート電流が供給
されるため、サイリスタ２はオン状態となる。こ
の時トランジスタ１から流れる電流はサイリスタ
２のゲートに流れ込むとともに、ゲート抵抗器３
にも流れ、ゲート抵抗器３において次式に示す電
力消費が発生する。
“Ｈ”状態になるとトランジスタ１はオン状態と
なり、サイリスタ２のゲートにゲート電流が供給
されるため、サイリスタ２はオン状態となる。こ
の時トランジスタ１から流れる電流はサイリスタ
２のゲートに流れ込むとともに、ゲート抵抗器３
にも流れ、ゲート抵抗器３において次式に示す電
力消費が発生する。
Ｐ＝Ｖ２ Ｇ／Ｒ
ここで、Ｐはゲート抵抗器３で消費する消費電
力、ＶGはゲート電圧、Ｒは抵抗器３の抵抗値で
ある。
力、ＶGはゲート電圧、Ｒは抵抗器３の抵抗値で
ある。
従来のサイリスタ駆動回路は以上のように構成
されているので、ゲート抵抗器３での消費電力は
サイリスタ２を駆動させるためには全く不要の電
力損失であるため、第１図によつて集積回路を構
成する場合を考えると集積回路自体の消費電力を
増大させるという欠点があつた。
されているので、ゲート抵抗器３での消費電力は
サイリスタ２を駆動させるためには全く不要の電
力損失であるため、第１図によつて集積回路を構
成する場合を考えると集積回路自体の消費電力を
増大させるという欠点があつた。
この発明は上記のような欠点を解決するために
なされたもので、トーテムポール接続されている
ゲート電流を供給する第１のトランジスタと、ゲ
ートリーク電流を吸収する第２のトランジスタを
有し、第１のトランジスタがオン状態の時は、第
２のトランジスタはオフ状態、また第１のトラン
ジスタがオフの状態の時は、第２のトランジスタ
はオン状態になるよう動作せしめ、さらに第２の
トランジスタと並列に定電流回路を接続すること
により消費電力を低減し、かつサイリスタの陽
極・陰極間サージ耐圧を向上せしめたサイリスタ
駆動回路を提供することを目的とするものであ
る。以下この発明について説明する。
なされたもので、トーテムポール接続されている
ゲート電流を供給する第１のトランジスタと、ゲ
ートリーク電流を吸収する第２のトランジスタを
有し、第１のトランジスタがオン状態の時は、第
２のトランジスタはオフ状態、また第１のトラン
ジスタがオフの状態の時は、第２のトランジスタ
はオン状態になるよう動作せしめ、さらに第２の
トランジスタと並列に定電流回路を接続すること
により消費電力を低減し、かつサイリスタの陽
極・陰極間サージ耐圧を向上せしめたサイリスタ
駆動回路を提供することを目的とするものであ
る。以下この発明について説明する。
第２図はこの発明の一実施例を示すもので、１
１は電流を流し出す第１のトランジスタ、１２は
電流を吸い込む第２のトランジスタで、これらは
トーテムポール接続されている。１３は前記トー
テムポール接続された第１、第２のトランジスタ
１１，１２を駆動する第３のトランジスタで、ベ
ースに入力端子１４が接続され、コレクタは第１
のトランジスタ１１のベースに接続されると同時
に抵抗器１５を通して電源１６に接続されてい
る。また、第３のトランジスタ１３のエミツタ
は、第２のトランジスタ１２のベースに接続され
ている。トーテムポール接続された第１のトラン
ジスタ１１のエミツタと第２のトランジスタ１２
のコレクタが接続され、この接続点に出力端子１
７が接続され、この出力端子１７にサイリスタ１
８のゲート端子が接続されている。第２のトラン
ジスタ１２のコレクタ・エミツタ間には定電流回
路１９が接続されている。
１は電流を流し出す第１のトランジスタ、１２は
電流を吸い込む第２のトランジスタで、これらは
トーテムポール接続されている。１３は前記トー
テムポール接続された第１、第２のトランジスタ
１１，１２を駆動する第３のトランジスタで、ベ
ースに入力端子１４が接続され、コレクタは第１
のトランジスタ１１のベースに接続されると同時
に抵抗器１５を通して電源１６に接続されてい
る。また、第３のトランジスタ１３のエミツタ
は、第２のトランジスタ１２のベースに接続され
ている。トーテムポール接続された第１のトラン
ジスタ１１のエミツタと第２のトランジスタ１２
のコレクタが接続され、この接続点に出力端子１
７が接続され、この出力端子１７にサイリスタ１
８のゲート端子が接続されている。第２のトラン
ジスタ１２のコレクタ・エミツタ間には定電流回
路１９が接続されている。
次に、第２図の実施例の動作を説明する。
まず、入力端子１４が“Ｌ”の時、第３のトラ
ンジスタ１３はオフ状態、従つて第２のトランジ
スタ１２もオフ状態、第１のトランジスタ１１は
オン状態となり、サイリスタ１８のゲート端子に
は第１のトランジスタ１１から電流が流れ、サイ
リスタ１８はオン状態となる。この時、第２のト
ランジスタ１２はオフ状態にあるため、第１のト
ランジスタ１１から流れ出る電流は第２のトラン
ジスタ１２には流れない。従つて第２のトランジ
スタ１２での電力損失は生じないため、ゲート抵
抗方式に比してサイリスタ１８のオン時の消費電
力は大幅に低減される。一方、入力端子１４が
“Ｈ”状態の時、第３のトランジスタ１３はオン
状態、従つて第２のトランジスタ１２もオン状態
となるが、第１のトランジスタ１１はオフ状態の
ため電流は流れない。従つてサイリスタ１８はオ
フ状態となつている。この時、サイリスタ１８の
陽極・陰極間のサージ耐圧を維持するため、通常
は第１図のようにゲート・陰極間にゲート抵抗器
を接続するが、この発明では第２のトランジスタ
１２を接続しており、かつ、オン状態にせしめて
いるため、実効ゲート抵抗としては、第２のトラ
ンジスタ１２の飽和抵抗値に近く、一般的には数
十Ωとなりサイリスタ１８の陽極・陰極間サージ
耐圧は向上する。
ンジスタ１３はオフ状態、従つて第２のトランジ
スタ１２もオフ状態、第１のトランジスタ１１は
オン状態となり、サイリスタ１８のゲート端子に
は第１のトランジスタ１１から電流が流れ、サイ
リスタ１８はオン状態となる。この時、第２のト
ランジスタ１２はオフ状態にあるため、第１のト
ランジスタ１１から流れ出る電流は第２のトラン
ジスタ１２には流れない。従つて第２のトランジ
スタ１２での電力損失は生じないため、ゲート抵
抗方式に比してサイリスタ１８のオン時の消費電
力は大幅に低減される。一方、入力端子１４が
“Ｈ”状態の時、第３のトランジスタ１３はオン
状態、従つて第２のトランジスタ１２もオン状態
となるが、第１のトランジスタ１１はオフ状態の
ため電流は流れない。従つてサイリスタ１８はオ
フ状態となつている。この時、サイリスタ１８の
陽極・陰極間のサージ耐圧を維持するため、通常
は第１図のようにゲート・陰極間にゲート抵抗器
を接続するが、この発明では第２のトランジスタ
１２を接続しており、かつ、オン状態にせしめて
いるため、実効ゲート抵抗としては、第２のトラ
ンジスタ１２の飽和抵抗値に近く、一般的には数
十Ωとなりサイリスタ１８の陽極・陰極間サージ
耐圧は向上する。
次に入力端子が“Ｈ”から“Ｌ”の状態に変化
する時、第１のトランジスタ１１はオフからオン
状態に、第３のトランジスタ１３および第２のト
ランジスタ１２はオンからオフ状態に変化する
が、その過渡期には第１、第２のトランジスタ１
１，１２ともオフの状態が存在する期間が生じ、
その期間のサイリスタ１８のゲート電位が不安定
となる。この期間にサイリスタ１８にサージ電圧
等が加えられるとサイリスタ１８はブレークオー
バー現象を起しオン状態になり劣化を起す可能性
が出てくる。かかる過渡時の誤動作を防止するた
めこの発明では、第２のトランジスタ１２のコレ
クタ・エミツタ間に並列に定電流回路１９を接続
したので、サイリスタ１８のゲート端子に流出す
るリーク電流をこの定電流回路１９によつて吸収
することができ、過渡時にサージ電圧が加わつて
もサイリスタ１８はブレークオーバーの状態には
陥入らず、サイリスタ１８はブレークオーバーで
はなく、ゲート電流によりオン状態となるので、
サイリスタ１８の劣化の問題はなくなる。
する時、第１のトランジスタ１１はオフからオン
状態に、第３のトランジスタ１３および第２のト
ランジスタ１２はオンからオフ状態に変化する
が、その過渡期には第１、第２のトランジスタ１
１，１２ともオフの状態が存在する期間が生じ、
その期間のサイリスタ１８のゲート電位が不安定
となる。この期間にサイリスタ１８にサージ電圧
等が加えられるとサイリスタ１８はブレークオー
バー現象を起しオン状態になり劣化を起す可能性
が出てくる。かかる過渡時の誤動作を防止するた
めこの発明では、第２のトランジスタ１２のコレ
クタ・エミツタ間に並列に定電流回路１９を接続
したので、サイリスタ１８のゲート端子に流出す
るリーク電流をこの定電流回路１９によつて吸収
することができ、過渡時にサージ電圧が加わつて
もサイリスタ１８はブレークオーバーの状態には
陥入らず、サイリスタ１８はブレークオーバーで
はなく、ゲート電流によりオン状態となるので、
サイリスタ１８の劣化の問題はなくなる。
以上説明したようにこの発明によれば、従来の
この種回路に比して消費電力が低減し、かつ、サ
イリスタの陽極・陰極間サージ耐圧を向上せしめ
ることができ、過渡期における安定動作を達成で
きるサイリスタ駆動回路が得られる利点がある。
この種回路に比して消費電力が低減し、かつ、サ
イリスタの陽極・陰極間サージ耐圧を向上せしめ
ることができ、過渡期における安定動作を達成で
きるサイリスタ駆動回路が得られる利点がある。
第１図は従来のサイリスタ駆動回路図、第２図
はこの発明の一実施例を示すサイリスタ駆動回路
図である。 図中、１１は第１のトランジスタ、１２は第２
のトランジスタ、１３は第３のトランジスタ、１
４は入力端子、１５は抵抗器、１６は電源、１７
は出力端子、１８はサイリスタ、１９は定電流回
路である。
はこの発明の一実施例を示すサイリスタ駆動回路
図である。 図中、１１は第１のトランジスタ、１２は第２
のトランジスタ、１３は第３のトランジスタ、１
４は入力端子、１５は抵抗器、１６は電源、１７
は出力端子、１８はサイリスタ、１９は定電流回
路である。
Claims (1)
- １ サイリスタのゲート電流を供給する第１のト
ランジスタと、前記サイリスタのゲート・陰極間
に接続された第２のトランジスタと、前記第１の
トランジスタがオン状態の時は前記第２のトラン
ジスタはオフ状態、前記第１のトランジスタがオ
フ状態の時は前記第２のトランジスタはオン状態
に制御する第３のトランジスタと、さらに前記第
２のトランジスタと並列に接続された定電流回路
とを備えたことを特徴とするサイリスタ駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14939878A JPS5577368A (en) | 1978-11-30 | 1978-11-30 | Thyristor driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14939878A JPS5577368A (en) | 1978-11-30 | 1978-11-30 | Thyristor driving circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5577368A JPS5577368A (en) | 1980-06-11 |
| JPS6155810B2 true JPS6155810B2 (ja) | 1986-11-29 |
Family
ID=15474252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14939878A Granted JPS5577368A (en) | 1978-11-30 | 1978-11-30 | Thyristor driving circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5577368A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8873914B2 (en) | 2004-11-22 | 2014-10-28 | Frampton E. Ellis | Footwear sole sections including bladders with internal flexibility sipes therebetween and an attachment between sipe surfaces |
| US9568946B2 (en) | 2007-11-21 | 2017-02-14 | Frampton E. Ellis | Microchip with faraday cages and internal flexibility sipes |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4084117B2 (ja) * | 2002-07-26 | 2008-04-30 | 株式会社ルネサステクノロジ | モータの駆動装置 |
| JP5870876B2 (ja) * | 2012-08-22 | 2016-03-01 | 株式会社デンソー | スイッチング素子の駆動装置 |
-
1978
- 1978-11-30 JP JP14939878A patent/JPS5577368A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8873914B2 (en) | 2004-11-22 | 2014-10-28 | Frampton E. Ellis | Footwear sole sections including bladders with internal flexibility sipes therebetween and an attachment between sipe surfaces |
| US8925117B2 (en) | 2004-11-22 | 2015-01-06 | Frampton E. Ellis | Clothing and apparel with internal flexibility sipes and at least one attachment between surfaces defining a sipe |
| US8959804B2 (en) | 2004-11-22 | 2015-02-24 | Frampton E. Ellis | Footwear sole sections including bladders with internal flexibility sipes therebetween and an attachment between sipe surfaces |
| US9107475B2 (en) | 2004-11-22 | 2015-08-18 | Frampton E. Ellis | Microprocessor control of bladders in footwear soles with internal flexibility sipes |
| US9568946B2 (en) | 2007-11-21 | 2017-02-14 | Frampton E. Ellis | Microchip with faraday cages and internal flexibility sipes |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5577368A (en) | 1980-06-11 |
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