JPS58207707A - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPS58207707A JPS58207707A JP8631982A JP8631982A JPS58207707A JP S58207707 A JPS58207707 A JP S58207707A JP 8631982 A JP8631982 A JP 8631982A JP 8631982 A JP8631982 A JP 8631982A JP S58207707 A JPS58207707 A JP S58207707A
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- JP
- Japan
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- transistor
- inverting input
- collector
- differential amplifier
- input terminal
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3071—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with asymmetrical driving of the end stage
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、１電源で駆動される差動増幅回路の改良に関
するものである。
するものである。
第１図は１電源駆動の差動増幅回路の従来例を示す電気
回路図である。１電源駆動の差動増幅回路１では、電源
の低圧側電圧即ちコモン電圧の範囲進入力が加わっても
動作するＳうに初段がＰＮＰトランジスタ２．５．４．
５で構成されている。
回路図である。１電源駆動の差動増幅回路１では、電源
の低圧側電圧即ちコモン電圧の範囲進入力が加わっても
動作するＳうに初段がＰＮＰトランジスタ２．５．４．
５で構成されている。
このように構成されている場合に、非反転入力ｅ＋がコ
モン電圧以下になると出力ｅ。は電源の高圧側電圧即ち
Ｖ、と等しくなって飽和するという現象が′あり、応用
上程々の問題を引き起こす。
モン電圧以下になると出力ｅ。は電源の高圧側電圧即ち
Ｖ、と等しくなって飽和するという現象が′あり、応用
上程々の問題を引き起こす。
第２図及び第３図は第１図の差動増幅回路の応用面にお
ける問題点を示すものである。第２図（Ａ）は差動増幅
回路１を用いてボルテージ・フォロワを構成した場合の
電気回路図で第２図（Ｂ＋にこのときの入出力特性を示
す。入力電圧ｅｉｊが負の領域で出力電圧ｅ（，１がｏ
ｖから電源電圧Ｖ、ヘジャンブしている。第３図（Ａ）
は差動増幅回路１を用いて２線式電圧電流変換回路を構
成した場合の電気回路図で、第３図（Ｂ） ｔｉｃこの
ときの入出力特性を示す。
ける問題点を示すものである。第２図（Ａ）は差動増幅
回路１を用いてボルテージ・フォロワを構成した場合の
電気回路図で第２図（Ｂ＋にこのときの入出力特性を示
す。入力電圧ｅｉｊが負の領域で出力電圧ｅ（，１がｏ
ｖから電源電圧Ｖ、ヘジャンブしている。第３図（Ａ）
は差動増幅回路１を用いて２線式電圧電流変換回路を構
成した場合の電気回路図で、第３図（Ｂ） ｔｉｃこの
ときの入出力特性を示す。
入力電圧８１２が負の領域で出力電流Ｉｏが０チ以下の
値から１００％以上の値にジャンプしている。第２図、
第３図のいずれの場合にも、久方信号が最小となってい
るときに出方は逆圧増大して最大値を示すという不合理
を生じる。これは例えば、プロセス制御において、流量
が少ないのでパルプを開（べきと９きに逆にパルプを閉
じてしまうというような誤操作の原因ともなる。したが
って従来は防止策としてレベルシフト回路やダイオード
・クランプ回路などを差動増幅回路の外部に設けて上記
の現象を防止する必要があり、回路部品の増加を招いて
いた。
値から１００％以上の値にジャンプしている。第２図、
第３図のいずれの場合にも、久方信号が最小となってい
るときに出方は逆圧増大して最大値を示すという不合理
を生じる。これは例えば、プロセス制御において、流量
が少ないのでパルプを開（べきと９きに逆にパルプを閉
じてしまうというような誤操作の原因ともなる。したが
って従来は防止策としてレベルシフト回路やダイオード
・クランプ回路などを差動増幅回路の外部に設けて上記
の現象を防止する必要があり、回路部品の増加を招いて
いた。
本発明は上記の欠点を解消するためになされたもので、
非反転入力がコモン電圧以下になった場合にも出力が電
源の高圧側で飽和しない１電源駆動の差動増幅回路を実
現することを目的Ｐ二する。
非反転入力がコモン電圧以下になった場合にも出力が電
源の高圧側で飽和しない１電源駆動の差動増幅回路を実
現することを目的Ｐ二する。
本発明によれば、初段がＰＮＰ ）ランジスタで構成さ
れた１電源駆動の差動増幅器において、非反転入力とし
てコモン電圧レベル以下の負電圧が加わったときに、ク
ランプ用トランジスタが出力制御用トランジスタを制御
して差動増幅回路の出力をコモン電圧に保持することが
できろ。
れた１電源駆動の差動増幅器において、非反転入力とし
てコモン電圧レベル以下の負電圧が加わったときに、ク
ランプ用トランジスタが出力制御用トランジスタを制御
して差動増幅回路の出力をコモン電圧に保持することが
できろ。
以下図面にもとすいて本発明を説明する。
第４図は、本発明の一実施例を示す電気回路図である。
図において、１１は１電源駆動の差動増幅回路で、２１
は非反転入力端子、２２は反転入力端子、２．３．４及
び５は初段のＰＮＰ ）ランジスタ、６７．８．９は出
力制御回路を構成するトランジスタ、１０はそのエミッ
タが非反転入力端子２１及びトランジスタ５のベースに
接続し、そのベースがコモン２０に接続し、そのコレク
タが出力制御用トランジスタ６のコレクタに接続するク
ランプ用トランジスタである。
は非反転入力端子、２２は反転入力端子、２．３．４及
び５は初段のＰＮＰ ）ランジスタ、６７．８．９は出
力制御回路を構成するトランジスタ、１０はそのエミッ
タが非反転入力端子２１及びトランジスタ５のベースに
接続し、そのベースがコモン２０に接続し、そのコレク
タが出力制御用トランジスタ６のコレクタに接続するク
ランプ用トランジスタである。
上記のような構成において、非反転入力ｅ＋が負になっ
た場合、トランジスタ１０のベースからエミ、夕にベー
ス電流が流れ始める。トランジスタ６のコレクタ電位は
トランジスタ１０のエミッタ電位よりもプラス側にある
ため、トランジスタ１０は導通となる。トランジスタ６
のコレクタに接続されている定電流はトランジスタ１０
によってバイパスされトランジスタ６のコレクタ電位を
低下させる。
た場合、トランジスタ１０のベースからエミ、夕にベー
ス電流が流れ始める。トランジスタ６のコレクタ電位は
トランジスタ１０のエミッタ電位よりもプラス側にある
ため、トランジスタ１０は導通となる。トランジスタ６
のコレクタに接続されている定電流はトランジスタ１０
によってバイパスされトランジスタ６のコレクタ電位を
低下させる。
この結果トランジスタ７．９はオンとなり、トランジス
タ８はオフとなるので出力ｅ０はコモン電圧レベルに保
持される。電源電圧範囲内の入力Ｏ〜Ｖｓ （Ｖ）が加
わっている正常動作時にはトランジスタ１００ペース・
エミッタ間は逆バイアスされるのでトランジスタ１０は
オフとなり、差動増幅器１１は通常の動作を行なう。
タ８はオフとなるので出力ｅ０はコモン電圧レベルに保
持される。電源電圧範囲内の入力Ｏ〜Ｖｓ （Ｖ）が加
わっている正常動作時にはトランジスタ１００ペース・
エミッタ間は逆バイアスされるのでトランジスタ１０は
オフとなり、差動増幅器１１は通常の動作を行なう。
なお上記の実施例においてクランプ用トランジスタ１０
のコレクタをＡ点に接続したが、これに限らずＢ点、０
点などに接続しても同様の効果を得ることができ、出力
ｅ０をコモン電圧レベルに保持できる箇所ならどこでも
よい。
のコレクタをＡ点に接続したが、これに限らずＢ点、０
点などに接続しても同様の効果を得ることができ、出力
ｅ０をコモン電圧レベルに保持できる箇所ならどこでも
よい。
Ｍ５図は、本発明の第二の実施例を示す電気回路図であ
る。第５図は第４図の場合とは異なる構成の差動増幅回
路に本発明を適用したもので、１２がクランプ用トラン
ジスタとして働く。動作及び効果は第４図の場合と同様
である。
る。第５図は第４図の場合とは異なる構成の差動増幅回
路に本発明を適用したもので、１２がクランプ用トラン
ジスタとして働く。動作及び効果は第４図の場合と同様
である。
第６図は、本発明の第三の実施例を示す要部断面斜視図
である。本実施例は第４図の実施例を集積回路化する際
にクランプ用トランジスタ１０を寄生トランジスタで構
成したものである。図において、１５．１４．１５はそ
れぞれ第４図のトランジスタ５のエミツタ層、ベース層
、コレクタ層で、このトランジスタ５に隣接して８層１
６を設け、このとき８層１４．２層１５．８層１６で形
成されるＮＰＮ形の寄生トランジスタ（点線で示す）を
クランプ用トランジスタ１０として利用する構造となっ
ている。
である。本実施例は第４図の実施例を集積回路化する際
にクランプ用トランジスタ１０を寄生トランジスタで構
成したものである。図において、１５．１４．１５はそ
れぞれ第４図のトランジスタ５のエミツタ層、ベース層
、コレクタ層で、このトランジスタ５に隣接して８層１
６を設け、このとき８層１４．２層１５．８層１６で形
成されるＮＰＮ形の寄生トランジスタ（点線で示す）を
クランプ用トランジスタ１０として利用する構造となっ
ている。
第７図は、本発明の第四の実施例を示す要部断面斜視図
である。本実施例も第６図と同様、第４図の実施例を集
積回路化する際に寄生トランジスタを利用してクランプ
用トランジスタ１０を構成したものである。エミ、り層
１３、ベース層１４、コレフタ層１５で構成されている
トランジスタ５に隣接して、コレクタ１７、ベース１８
、エミッタ１９で構成される出力制御用トランジスタ６
を設け、このときＮ層１４．２層１５、Ｎ層１７で形成
されるＮＰＮ形の寄生トランジスタ（点線の部分）をク
ランプ用トランジスタ１０として利用する構造となって
いる。
である。本実施例も第６図と同様、第４図の実施例を集
積回路化する際に寄生トランジスタを利用してクランプ
用トランジスタ１０を構成したものである。エミ、り層
１３、ベース層１４、コレフタ層１５で構成されている
トランジスタ５に隣接して、コレクタ１７、ベース１８
、エミッタ１９で構成される出力制御用トランジスタ６
を設け、このときＮ層１４．２層１５、Ｎ層１７で形成
されるＮＰＮ形の寄生トランジスタ（点線の部分）をク
ランプ用トランジスタ１０として利用する構造となって
いる。
なお第三、第四の実施例で用いた寄生トランジスタ利用
の方法は、本発明の集積回路化を容易にする。この方法
は第４図の場合に限らず第５図その他の場合について本
発明の範囲内で応用できる。
の方法は、本発明の集積回路化を容易にする。この方法
は第４図の場合に限らず第５図その他の場合について本
発明の範囲内で応用できる。
第８図は、本発明の第五の実施例を示す要部断面斜視図
で、本発明の実施例を集積化する際九クランプ用トラン
ジスタをラテラル形ＮＰＮで構成したものである。、２
３のエミッタ、２４のベース、２５のコレクタでＮＰＮ
）ランジスタを構成している。
で、本発明の実施例を集積化する際九クランプ用トラン
ジスタをラテラル形ＮＰＮで構成したものである。、２
３のエミッタ、２４のベース、２５のコレクタでＮＰＮ
）ランジスタを構成している。
以上述べたように、本発明によれば非反転入力がコモン
電圧以下になった場合にも出力が電源の高圧側で飽和し
ない１電源駆動の差動増幅回路を簡単な構成で実現でき
る。また本発明は集積化も容易である。
電圧以下になった場合にも出力が電源の高圧側で飽和し
ない１電源駆動の差動増幅回路を簡単な構成で実現でき
る。また本発明は集積化も容易である。
第１図は従来の１電源駆動差動増幅回路の電気回路図、
第２図（Ａ＞は第１図の従来例を用いてボルテージ・フ
ォロワを構成した場合の電気回路図、第２図（Ｂ）は第
２図（Ａ）の回路の入出力特性曲線図、第３図（Ａ）は
第１図の従来例を用いて２線式電圧電流変換回路を構成
した場合の電気回路図、第５図（Ｂｌは第５図（元の入
出力特性曲線図、第４図は本発明の第一の実施例を示す
電気回路図、第５図は本発明の第二の実施例を示す電気
回路図、第６図は本発明の第三の実施例を示す要部断面
斜視図、第７図は本発明の第四の実障例を示す要部断面
斜視図、第８図は本発明の第五の実施例を示す要部断面
斜視図である。 １．１１・・・１電源駆動差動増幅回路、２，５，４゜
５・・・初段のＰＮＰ）ランジスタ、２０・・・コモン
、６゜７．８．９・・・出力制御用トランジスタ、１０
・・・クランプ用トランジスタ、２１・・・非反転入力
端子、２２・・・反転入力端子、１６・・・寄生トラン
ジスタのコレクタとなるＮ層。 竿 Ｉ 図 萼２図（Ａ） 第２図ＣＢ）Ｗ、３図
（Ａ） 第３図（Ｂ）蒼 ４ 区 ・・ξ−村叱
第２図（Ａ＞は第１図の従来例を用いてボルテージ・フ
ォロワを構成した場合の電気回路図、第２図（Ｂ）は第
２図（Ａ）の回路の入出力特性曲線図、第３図（Ａ）は
第１図の従来例を用いて２線式電圧電流変換回路を構成
した場合の電気回路図、第５図（Ｂｌは第５図（元の入
出力特性曲線図、第４図は本発明の第一の実施例を示す
電気回路図、第５図は本発明の第二の実施例を示す電気
回路図、第６図は本発明の第三の実施例を示す要部断面
斜視図、第７図は本発明の第四の実障例を示す要部断面
斜視図、第８図は本発明の第五の実施例を示す要部断面
斜視図である。 １．１１・・・１電源駆動差動増幅回路、２，５，４゜
５・・・初段のＰＮＰ）ランジスタ、２０・・・コモン
、６゜７．８．９・・・出力制御用トランジスタ、１０
・・・クランプ用トランジスタ、２１・・・非反転入力
端子、２２・・・反転入力端子、１６・・・寄生トラン
ジスタのコレクタとなるＮ層。 竿 Ｉ 図 萼２図（Ａ） 第２図ＣＢ）Ｗ、３図
（Ａ） 第３図（Ｂ）蒼 ４ 区 ・・ξ−村叱
Claims (3)
- （１） 初段がＰＮＰ ）ランジスタで構成された１
電源駆動の差動増幅回路において、クランプ用トランジ
スタを設け、このトランジスタのエミッタを非反転入力
端子に接続し、同ペースをコモンに接続し、同フレクタ
を出方制御用トランジスタに接続することにより、前記
非反転入力端子にコモンレベル以下の電圧が加わったと
きに出力電圧をコモンレベルに保持するようにしたこと
を特徴としだ差動増幅回路。 - （２） クランプ用トランジスタとして、非反転入力
端子に接続するＰＮＰ ）ランジスタに隣接して設けた
Ｎ層と前記ＰＮＰ ）ランジスタの間で形成される寄生
トランジスタを用いて集積回路化した特許請求範囲第１
項記載の差動増幅回路。 - （３） クランプ用トランジスタとして、非反転入力
端子に接続するＰＮＰ）ランンスタに隣接して配置した
出力制御用トランジスタと前記ＰＮＰ ）う／ジスタの
間で形成される寄生トランジスタを用いて集積回路化し
た特許請求範囲第１項記載の差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8631982A JPS58207707A (ja) | 1982-05-21 | 1982-05-21 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8631982A JPS58207707A (ja) | 1982-05-21 | 1982-05-21 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58207707A true JPS58207707A (ja) | 1983-12-03 |
| JPS6242405B2 JPS6242405B2 (ja) | 1987-09-08 |
Family
ID=13883508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8631982A Granted JPS58207707A (ja) | 1982-05-21 | 1982-05-21 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207707A (ja) |
-
1982
- 1982-05-21 JP JP8631982A patent/JPS58207707A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6242405B2 (ja) | 1987-09-08 |
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