JPH02268512A - 誘導負荷を有する電力用ｍｏｓトランジスタを制御する回路 - Google Patents

誘導負荷を有する電力用ｍｏｓトランジスタを制御する回路

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JPH02268512A
JPH02268512A JP2062831A JP6283190A JPH02268512A JP H02268512 A JPH02268512 A JP H02268512A JP 2062831 A JP2062831 A JP 2062831A JP 6283190 A JP6283190 A JP 6283190A JP H02268512 A JPH02268512 A JP H02268512A
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mos transistor
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    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景） この発明は、電力用ＭＯＳトランジスタに関し、特にド
レインが電源に接続され、ソースが負荷に接続されたと
きに、電源電圧より高いゲート電圧を必要とするいわゆ
るＮチャネルＤＭＯ３（拡散型ＭＯ３）により形成され
た電力用ＭＯＳトランジスタに関する。
第１図は第１の回路形式を示すものであり、誘導負荷り
を電力用ＭＯＳトランジスタＭＰのソースＳＰに接続し
、ドレインを電源の第１の端子１に接続し、残りの端子
を電源の第２の端子２に接続している。この電源の第１
の端子１には電源電圧■ＣＣが印加され、その第２の端
子２は接地されている。
昇圧回路３は、電源電圧ｖＣＣより高い電圧ＶＨを当該
向路の内部に供給する回路であり、電流源４を介して電
力用ＭＯＳトランジスタＭＰのゲートＧＰに接続されて
いる。このゲートＧＰはＤＭＯＳトランジスタＭＰ−１
のドレインＤＰ−１にも接続されており、そのソース５
Ｐ−１は電源に接続され、そのゲートＧＰ−１は制御回
路５に接続されている。
制御回路５は、簡単にいうとゲートＧＰ−１にロー・レ
ベルの電圧信号及びハイ・レベルの電圧信号を供給する
。電圧信号がロー・レベルのときは、ＤＭＯ３トランジ
スタＭＰ−１が遮断され、電力用ＭＯＳトランジスタＭ
Ｐが導通状態となる。
ゲートＧＰ−１に印加される電圧信号がロー・レベルか
らハイ中レベルに切換わると、ＤＭＯＳトランジスタＭ
Ｐ−１は導通状態となる。このＤＭＯＳトランジスタＭ
Ｐ−１は電流源４からの電流を吸収し、ＭＯＳトランジ
スタＭＰを遮断させる。
誘導負荷りの電流が遮断されると、Ｖ＝−Ｌｄｉ／ｄｔ
式による過電圧が誘導負荷りの両端に発生し、電力用Ｍ
ＯＳトランジスタＭＰのソースＳＰの電圧は接地電圧以
下に低下しようとする。
従って、ＭＯＳ）ランジスタＭＰが遮断されたときは、
誘導負荷りはできる限り急速放電させること、即ちｄｉ
／ｄｔの値をできるたけ高くすることが望ましい。この
ためには、電力用ＭＯＳトランジスタＭＰのソース電圧
を十分に低下させることが望ましい他方、ゲートとソー
スとの間の電圧差は電力用ＭＯＳトランジスタＭＰのし
きい値電圧ｖｔｐに等しくソース電圧が低下すれば、ゲ
ート電圧も低下する。しかし、ゲート電圧が低過ぎると
、電力用ＭＯＳトランジスタＭＰのブレークダウン原因
となる。従って、ｎ個のツェーナ・ダイオードｚ１゜ｚ
２．・・・、Ｚｎを直列接続し、ツェーナ・ダイオード
ｚ１のカソード７を電源の第１の端子１に接続し、かつ
ツエーナ・ダイオードＺｎのアノードを電力用ＭＯＳト
ランジスタＭＰのゲートに接続してなるクランピング・
デバイス６を設ける。電力用ＭＯＳトランジスタＭＰの
ソースにおける電圧降下は、ｖＣＧ−（ｎＶ、、＋Ｖ、
ｒ、）に制限される。ただし、ｖ２は各ツエーナφダイ
オードＺｌ、　Ｚ２．・・・、Ｚｎのツェーナ電圧であ
る。電源電圧ｖＣＣは、例えば３５ボルトである。ｎ個
のツェーナ・り゛イオードＺｌ、　２２．−・・、Ｚｎ
のツェーナ電圧の総和に対応する正味の電圧降下は例え
ば５０Ｖである。電力用ＭＯＳトランジスタＭＰのゲー
トとソースとの間のしきい値電圧ｖＴｐは約３ｖである
。従って、電力用ＭＯＳトランジスタＭＰのソース電圧
は約−２０Ｖのクランプ電圧まで降下することになる。
通常、第１図の回路は簡単に実施することが可能である
。しかし、第２Ａ図及び第２Ｂ図に示す型式の技術の場
合におけるＤＭＯ３トランジスタＭＰ−１は電圧がクラ
ンプ電圧まで降下するのを防止している。
第２Ａ図は、論理ＭＯＳトランジスタ（部分工）、ＮＰ
Ｎバイポーラ・トランジスタ（部分■）及び電力用ＭＯ
Ｓトランジスタ（部分■）の断面図であり、このような
トランジスタを同一の集積回路チップに関連させること
ができる技術によったものである。
論理トランジスタエでは、Ｐ型頭域２４にＮ型拡散層２
２．２３を形成してドレイン及びソースを構成している
。トランジスタ・ゲート２５がゲート酸化物層２６上に
配置される。更に、Ｐ型頭域２４が他のＮ型領域２７に
配置され、Ｎ型領域２７は電源電圧ｖＣＣを印加する電
源の端子に接続されている。基板は接地される。
ＮＰＮバイポーラ・トランジスタ■はＰ壁領域３２にＮ
型の拡散により形成されたエミッタを有し、Ｐ壁領域３
２はこのトランジスタのベースを形成している。ベース
・コンタクトが過剰ドープＰ“領域３３に設けられる。
Ｐ壁領域３２はＮ型領域３４に配置され、Ｎ型領域３４
はコレクタを形成する。Ｎ型領域３４はＮ＋型埋込層３
５に接触し、Ｎ＋型埋込層３５はコレクタ・コンタクト
３６に接続されている。
ＤＭＯ３トランジスタは一組のセルを有し、そのうちの
一つが第２Ａ図の部分■に示されている。一つのセルは
Ｐ型の拡散からなる２つの領域３９−１゜３９−２を有
する。各領域３９−１．３９−２には２つのＮ型拡散層
４０が形成され、Ｎ型拡散層４０は電力用トランジスタ
のソースを構成している。２つのＮ型拡散Ｎ４０は導電
ｊ１４１を介して相互接続されている。
領域３９−１．３９−２の横縁は、チャネル領域４２を
形成している。領域３９−１．３９−２はＮ型領域４３
内に配置されてトランジスタのドレインを形成している
。
Ｎ型領域４３はＮ０型埋込層４４に接しており、Ｎ４型
埋込Ｎ４４はドレイン・コンタクト４５に接続されてい
る。各セルは、ゲート酸化物層４７上に配置されたゲー
ト４６を有する。
第２Ｂ図は、第２Ａ図の部分Ｉ、ＩＩ及び■に示したト
ランジスタのシンボルを表わす。各トランジスタのシン
ボルの近傍には、この構造に存在するダイオードが示さ
れている。これらのダイオードのシンボルは第２Ａ図の
構造にも示されている。部分工におけるダイオード５０
はＰ型基板２１とＮ型領域２７との間に形成されている
。ダイオード５０のアノードは接地され、またそのカソ
ードは電源電圧ｖＣＣを印加する電源端子に接続されて
いる。部分■はＰ型基板２１とＮ０型埋込層３５との間
のダイオード５１の構造を示す。ダイオード５１のアノ
ードは接地され、そのカソードはバイポーラ・トランジ
スタのコレクタに接続されている。部分■におけるダイ
オード５２は、Ｐ型基板２１とＮ＋型埋込層４４との間
に形成されている。ダイオード５２のアノードは接地さ
れ、そのカソードは電力用トランジスタのドレインに接
続されている。
第１図における点線内は、ＤＭＯＳトランジスタＭＰ−
１のダイオード５２を示す。ダイオード５２は、順方向
にバイアスされているときは、その端子間に電圧降下Ｖ
ｎが発生する。従って、電力用ＭＯＳトランジスタＭＰ
のスイッチ・オフでは、この電力用ＭＯＳトランジスタ
ＭＰのソースＳＰの電圧か値−（ＶＤ＋ＶＴＰ）以下に
降下できない。この電圧は約−３，７Ｖである。前述の
約−２０Ｖのクランプ電圧には達しない。
バイポーラ・トランジスタなりＭＯＳ　）ランジスタＭ
Ｐ−１に置き換えても、ダイオード５１が存在するため
に同じような問題が発生する。
０ＭＯＳトランジスタＭＰ−１の置き換えが可能な唯一
のトランジスタは論理ＭＯ３）−ランジスタである。こ
のトランジスタにおけるダイオード５０は回路の動作を
損なうことはない。
第３図に他の回路形式を示す。第３図では、誘導負荷り
が電力用ＭＯＳトランジスタＭＰを介して給電されてい
る。この回路では、電力用ＭＯＳトランジスタＭＰのゲ
ートＧＰが論理トランジスタＭＬのドレインＤＬに接続
されている。昇圧回路３及びクランピング・デバイス６
は第１図に示すものと同一形式で構成されている。
従来の制御回路５６を詳細に説明する。制御回路５６は
回路の電源から給電される。これは、昇圧回路３が電力
用ＭＯＳトランジスタＭＰのゲートにのみ給電すること
ができる。制御回路５６はクランプ・デバイス６０から
なる差動部５９と、基準電圧ｖ８を発生する基準電圧源
６１と、一つのセルからなる拡散型の２つのＤＭＯＳト
ランジスタＭＰ−２及びＭＰ−３とを有する。ＤＭＯＳ
トランジスタＭＰ−２のゲートは制御回路５６の入力６
２を構成している。０ＭＯ３トランジスタＭＰ−２及び
ＭＰ−３はそれぞれ電流ミラーＭ２．　ＭＢに接続され
ており、電流ミラーＭ２、ＭＢはそれぞれ第３図に示す
ように配列された一対のＮチャネル型のＭＯＳトランジ
スタからなる。電流ミラーＭ２は論理ＭＯＳトランジス
タＭＡのドレインＤＡに接続され、電流ミラーＭ３は論
理ＭＯＳトランジスタＭＢのドレインＤＢに接続されて
いる。論理ＭＯＳトランジスタＭＡ及びＭＢも電流ミラ
ーとして第３図に示す形式で構成されている。論理ＭＯ
ＳトランジスタＭＢのドレインＤＢは制御回路５６の出
力６３を構成しており、その出力は論理トランジスタＭ
ＬのゲートＧＬに接続されている。論理ＭＯＳトランジ
スタＭＡ及びＭＢのソースＳＡ及びＳＢは、補助接続６
４を介して論理トランジスタＭＬのソースＳＬに接続さ
れている。更に、論理トランジスタＭＬのソースは電力
用ＭＯＳトランジスタＭＰのソースＳＰに接続されてい
る。
制御回路５６のような制御回路は次のように動作する。
制御回路の入力６２の電圧が基準電圧ＶＲより高いとき
は、差動部の電流ミラーＭ２は導通状態となり、０ＭＯ
ＳトランジスタＭＰ−３は遮断状態となる。
０ＭＯ３トランジスタＭＰ−２が遮断されているので、
電流ミラーＭ２のトランジスタ、及び電流ミラーＭのト
ランジスタは導通状態となる。逆に、０ＭＯ３トランジ
スタＭＰ−３が遮断されているので、電流ミラーＭ３の
トランジスタは遮断される。制御回路の出力６３の電圧
はロー・レベルにセットされ、論理トランジスタＭＬを
遮断させ、電力用ＭＯＳトランジスタＭＰを導通状態に
する。
制御回路の入力６２の電圧が基準電圧ｖＲより低いとき
は、０ＭＯＳトランジスタＭＰ−２及び電流ミラーＭ２
のトランジスタは遮断される。０ＭＯＳトランジスタＭ
Ｐ−３及び電流ミラーＭ３のトランジスタは導通状態と
なる。制御回路の出力６３の電圧はハイ・レベルにセッ
トされ、論理トランジスタＭＬを導通状態にし、電力用
ＭＯＳトランジスタＭＰを遮断させる。
説明した型式の技術では、論理ＭＯＳトランジスタＭＡ
及びＭＡが論理ＭＯＳトランジスタでなげればならない
。ＤＭＯＳトランジスタ又はバイポーラ・トランジスタ
を用いるときは、ダイオード５２又は５１を形成するこ
とになる。基板が接地から絶縁されているときは、余分
なパルスがダイオードを介してこれらのトランジスタの
ドレイン及びコレクタに流れる恐れがある。これは、特
に論理トランジスタＭＬのゲート電圧を損なうものとな
る。
論理ＭＯＳトランジスタＭＡ、　ＭＢ及び論理トランジ
スタＭＬはＮ型領域（第２Ａ図のＮ型領域２７）に形成
されており、更にこのＮ型領域は電源に接続されている
。従って、これらトランジスタのソース、ゲート及びド
レインにおける電圧は、接地されている基板の電圧より
かなり低くなる。このため、電力用ＭＯＳトランジスタ
ＭＰのソースＳＰの電圧はクランプ電圧まで低下するこ
とができる。
しかし、制御回路の入力６２がハイ・レベルになり、電
力用ＭＯＳトランジスタＭＰを導通状態にさせたときは
、問題が発生する。電力用ＭＯ３）−ランジスタが導通
状態になった場合は、ドレインとソースとの間の電圧降
下が小さく、例えば約０．３ｖとなる。従って、論理Ｍ
ＯＳトランジスタＭＡのソースＳＡ及び論理ＭＯＳトラ
ンジスタＭＢのソースＳＢＭＢの電圧は電源電圧ＶＣＣ
−０，３Ｖに等しくなる。他方、論理ＭＯＳトランジス
タＭＡ及びＭＢが導通状態となり、電力用ＭＯＳトラン
ジスタＭＰも導通状態にすることは説明した。しかし、
ある論理ＭＯＳトランジスタな導通状態にする場合は、
そのドレイン電圧がそのソース電圧より少なくとも１．
５ｖのしきい値電圧ｖＬ以上高くなければならない。従
って、論理ＭＯＳトランジスタＭＡ及びＭＡのドレイン
における電圧は、電源電圧ｖＣＣよりかなり高くなけれ
ばならない。従って、第２Ａ図及び第２Ｂ図に示す従来
技術の論理ＭＯＳトランジスタＭＡ及びＭＢには、論理
ＭＯＳトランジスタを用いなければならないので、当該
電源により制御回路を駆動することは不可能である。入
力６２がハイ・レベルとなり、電力用ＭＯＳトランジス
タＭＰを導通状態にすると、電源に接続されている制御
回路により論理トランジスタＭＬを制御することは不可
能であるという問題が発生する。
制御回路を給電するのに昇圧回路からなる方法は、昇圧
回路が既に電力用ＭＯＳトランジスタＭＰのゲートに給
電しており、制御回路の付加的な負荷には対応すること
ができないので、適当でない。
（発明の概要） この発明は、トランジスタＭＰのソースをクランプ電圧
まで降下させることができ、かつ電源から給電している
間に、制御回路の入力がハイ・レベルとなったきに、論
理トランジスタＭＬを制御することができる電力用ＭＯ
Ｓトランジスタを備えた回路を提供するものである。
この発明は、特にドレインを電源の第１の端子に接続し
、ソースを誘導負荷に接続し、残りの端子を前記電源の
第２の端子に接続した電力用ＭＯＳトランジスタを有す
る回路を提供するものである。この回路は、同一の集積
回路チップの電力用ＭＯＳトランジスタ、論理ＭＯＳト
ランジスタ、及びバイポーラ・トランジスタに関連させ
ることができる技術によって形成される。接地された基
板は、第１に、前記電力用ＭＯＳトランジスタのときは
、カソードがドレインにより形成されたダイオードのア
ノードを構成し、第２に、バイポーラ・トランジスタの
ときは、カソードがコレクタにより形成されたダイオー
ドのアノードを構成する。前記電力用ＭＯＳトランジス
タのゲートは、第１に、昇圧回路に接続され、第２に、
論理ＭＯＳトランジスタのドレインに接続される。前記
電源から給電される制御回路は、出力を前記論理ＭＯＳ
トランジスタのゲートに接続し、かつ補助接続を介して
前記論理ＭＯＳトランジスタのソースに接続している。
前記補助接続は、かなりの電圧降下に対応することがで
きる。前記電力用ＭＯＳトランジスタが導通状態になっ
たときに、前記論理ＭＯＳトランジスタの電源電圧を電
源電圧−所定しきい値電圧より低い電圧に制限する手段
を備え、これによって前記制御回路は前記論理ＭＯＳト
ランジスタのスイッチングを前記電源で得られる電源電
圧により制御することができる。
この発明の以上及び他の目的、特徴及び効果は、添付す
る図面に示す好ましい実施例についての以下の詳細な説
明から明らかとなる。
一般に、集積回路を表示する分野における規約として、
種々の図面は、一つの図面内で、又は第１の図面から第
２の図面へ同一縮尺で作図されることはなく、特に種々
の層の厚さが図面の読み易さのために任意に作図される
ことに注意すべきである。
（好ましい実施例の説明） 第４図は、第３図のように、電力用ＭＯＳトランジスタ
ＭＰと、誘導負荷りと、昇圧回路３と、クランピング・
デバイス６とを有する回路を示す。
制御回路５６は、当該回路の電源から給電されている回
路であり、入力６２と、論理トランジスタＭＬのゲート
ＧＬに接続された出力６３とを有する。論理トランジス
タＭＬのドレインＤＬは電力用ＭＯｓトランジスタＭＰ
のゲートＧＰに接続されている。この制御回路は補助接
続６４を介して論理トランジスタＭＬのソースＳＬに接
続されている。
第３図と比較すると、電圧クランプ回路７０が付加され
ている。電圧クランプ回路７０はバイポーラ・トランジ
スタＴＢを有する。バイポーラ・トランジスタＴＢのコ
レクタ７１は電源の第１の端子１に接続され、そのエミ
ッタ７２は電力用ＭＯＳトランジスタＭＰのソースＳＰ
に接続されている。バイポーラ・トランジスタＴＢのベ
ース７３は、第１に論理トランジスタＭＬのソースＳＬ
に接続され、第２にＰＮＰバイポーラ・トランジスタＱ
１のエミッタ７５に接続されている。ＰＮＰバイポーラ
・トランジスタＱ１のコレクタ７６は接地され、そのベ
ース７７はＰＮＰバイポーラ・トランジスタＱ２のベー
ス７７−１に接続され、かつ当該ＰＮＰバイポーラ・ト
ランジスタＱ２のコレクタ７８に接続されている。ＰＮ
Ｐバイポーラ・トランジスタＱ２のコレクタ７８は電流
源７９を介して接地されている。ＰＮＰバイポーラ・ト
ランジスタＱ２のエミッタ８０はツェーナ・ダイオード
８１のアノードに接続され、そのカソードは電源の第１
の端子１に接続されている。別のツェーナ・ダイオード
８２はそのアノードがバイポーラ・トランジスタＴＢの
ベース７３に接続され、そのカソードが論理トランジス
タＭＬのゲートＧＬに接続されている。
制御回路の入力６２がハイ・レベルにあって電力用ＭＯ
ＳトランジスタＭＰを導通状態にしている期間では、論
理トランジスタＭＬが遮断されている。
この論理トランジスタＭＬのソースＳＬにおける電圧Ｖ
Ｓｔは、 Ｖｓｔ、＝ＶＣＧ−Ｖｚ−ＶａＥ２＋Ｖａｅｔにより与
えられる。ただし、ｖ２はツェーナ・ダイオード８１の
ツェーナ電圧であり、ＶＢＥ□はＰＮＰバイポーラ・ト
ランジスタＱ１のベースとエミッタとの間の電圧であり
、ＶＢ！：２はＰＮＰバイポーラ・トランジスタＱ２の
ベースとエミッタとの間の電圧である。　ＰＮＰバイポ
ーラ・トランジスタＱ１及びＱ２は同じトランジスタな
ので、電圧ｖａｃ　１及びＶＢＥ２は計算上では打ち消
し合う。論理トランジスタＭＬのソースの電圧と、論理
ＭＯＳトランジスタＭＡ及びＭＢのソースの電圧とは、 （電源電圧ＶＣ（：） −（ツェーナ・ダイオード８１のツェーナ電圧ｖ、）に
等しい。このツェーナ電圧ｖ８が約１．５ｖの論理ＭＯ
Ｓ）ランジスタのしきい値電圧ｖｔ、より高いときは、
制御回路を電源により給電すると共に、論理ＭＯＳトラ
ンジスタＭＡ及びＭＢを導通状態に設定することができ
る。例えば、０．５ｖに等しいツェーナ電圧を有するツ
ェーナ・ダイオード８１を選択することができる。
電力用ＭＯＳトランジスタＭＰが遮断状態になると、ソ
ースＳＰの電圧が低下し始める。バイポーラ・トランジ
スタＴＢのベース・エミッタ間にはダイオードが存在す
るので、論理トランジスタＭＬのソースＳＬの電圧はダ
イオードのしきい値範囲でこの低下に追従する。ＰＮＰ
バイポーラ・トランジスタＱ１は、エミッタ・ベース接
合が逆バイアスされるために遮断される。前述のように
、論理ＭＯＳトランジスタＭＡ、　ＭＢ及びＭＬは基板
電圧以下に降下することができる。従って、論理ＭＯＳ
トランジスタＭＢのソースＳＰにおける電圧はクランプ
電圧まで降下することができる。
バイポーラ・トランジスタＴＢはダイオードとして用い
られる。しかし、この発明の第１の特徴はトランジスタ
を用いることであり、ダイオードを用いることではない
。実際に使用した技術では、ＰＮダイオードのＰ型アノ
ードはＮ型領域に形成され、このＮ型領域がカソードを
形成している。このＮ型領域はＰ型基板にも接している
。従って、接地された基板とＰＮダイオードとの間には
寄生ダイオードが存在する。
第４図の回路において、バイポーラ・トランジスタＴＢ
のコレクタは電源の第１の端子１に接続されている。従
って、基板とコレクタとの間の寄生ダイオードは回路を
損なうことはない。
ツェーナ・ダイオード８２は論理トランジスタＭＬのゲ
ートの電圧を制用する機能がある。ツェーナ・ダイオー
ド８２なければ、制御回路の入力６２がロー・レベルと
なる期間では、論理トランジスタＭＬのゲート電圧が電
源電圧ｖＣＣに近いものとなる。
この電源電圧ｖＣＣとは例えば３５Ｖである。論理ＭＯ
Ｓトランジスタのゲートはこのような高い電圧が印加さ
れれば破壊される。ツェーナ・ダイオード８２のツェー
ナ電圧値は例えば５ｖである。制御回路の入力６２がロ
ー・レベルのときは、バイポーラ・トランジスタＴＢの
ベースに流れ込む電流は、昇圧回路３から流れ込む電流
と、ツエーナ・ダイオード８２を介する電流ミラーＭ３
の電流との和である。この昇圧回路３の電流は例えば１
００μＡである。ツェーナ・ダイオードの電流の第１近
似を無視し、かつバイポーラ・トランジスタＴＨのゲイ
ンを１００とすると、１０ｍＡの電流がバイポーラ・ト
ランジスタＴＢのコレクタに流れる。他方、バイポーラ
・トランジスタＴＢのコレクタとエミッタとの間の電圧
は、電源電圧及びクランプ電圧を加えれば、約５０Ｖに
達する。従って、トランジスタに流れ込む電流は約５０
０ｍＡにもなり、トランジスタの寸法はかなり大きなも
のでなければならない。しかし、このトランジスタのベ
ースを形成している領域（第２Ａ図の領域３２）を過剰
ドーピングさせることにより、そのゲインを制限するこ
とは可能である。１０より低いゲインは達成可能である
。その場合にはトランジスタの所要電力は、約５０ｍＷ
あればよい。従って、発明を変形すると、低ゲインのバ
イポーラ・トランジスタＴＢが得られ、その寸法をかな
り低減させることができる。
こので説明した実施例では、昇圧回路を用いて電力用Ｍ
ＯＳトランジスタのゲートにのみ給電し、かつ論理型式
の制御回路（回路内の全てのトランジスタは、導通状態
か又は遮断状態かの状態にある。）を用いると共に、こ
の回路を電源電圧ｖＣＣと接地より低い電圧レベルとの
間で動作させている。この論理制御回路を、電源電圧ｖ
ＣＣと接地より低い電圧レベルとの間で動作するアナロ
グ制御回路の他の実施例として、例えば電力用ＭＯＳト
ランジスタの電源電圧の調節が可能なことも明らかであ
る。
【図面の簡単な説明】
第１図は電力用ＭＯＳトランジスタを介して誘導負荷に
給電する従来の第１形式の回路を示す回路図、 第２Ａ図は論理ＭＯＳトランジスタ、ＮＰＮバイポーラ
・トランジスタ及び電力用ＭＯＳトランジスタの一部分
の断面図、 第２Ｂ図は第２Ａ図に示すトランジスタの他の形式にお
けるシンボルを示す図、 第３図は電力用ＭＯＳトランジスタを介して誘導負荷に
給電する従来の第２形式の回路を示す回路図、 第４図はこの発明により電力用ＭＯＳトランジスタを介
して誘導負荷に給電するように設計された回路の回路図
である。 １．２・・・端子、 ３・・・昇圧回路、 ５６・・・制御回路、 ６２・・・入力、 ６３・・・出力、 ６４・・・補助接続、 ７０・・φ電圧クランプ回路、 ？１．７６、７８・・・コレクタ、 ７２、７５．８０・・・エミッタ、 ７３、７７・ψ・ベース、 ７９・・・電流源、 ａｉ、　ａｚ・・・ツェーナ・ダイオード、ＤＬ・・・
ドレイン、 ＧＰ・・・ゲート、 ＭＰ・・・電力用ＭＯＳトランジスタ、ＭＬ・・・論理
ＭＯＳトランジスタ、 Ｑｌ、　Ｑ２・・・ＰＮＰバイポーラ・トランジスタ、
ＳＬ・・・電流源、 ＳＰ・・・ソース、 ＴＢ・・・バイポーラ・トランジスタ。

Claims (4)

    【特許請求の範囲】
  1. （１）同一の集積回路のチップに電力用ＭＯＳトランジ
    スタ、論理ＭＯＳトランジスタ及びバイポーラ・トラン
    ジスタに関連可能な技術により形成されると共に、 接地された基板が、第１に前記電力用ＭＯＳトランジス
    タのときはカソードがドレインにより形成されたダイオ
    ードのアノードを形成し、第２にバイポーラ・トランジ
    スタのときは、カソードがコレクタにより形成されたダ
    イオードのアノードを形成し、 電力用ＭＯＳトランジスタのゲート（ＧＰ）が第１に昇
    圧回路（３）に接続され、第２に論理ＭＯＳトランジス
    タ（ＭＬ）のドレイン（ＤＬ）に接続された回路におい
    て、 ドレイン（ＤＰ）を電源の第１の端子（１）に接続する
    と共に、ソース（ＳＰ）に接続し、残りの端子を前記電
    源の第２の端子（２）に接続した電力用ＭＯＳトランジ
    スタ（ＭＰ）と、 前記電源により給電され、前記論理ＭＯＳトランジスタ
    のゲート（ＧＬ）に接続され、かつ実質的な電圧降下に
    耐えることが可能な補助接続（６４）を介して論理ＭＯ
    Ｓトランジスタのソースに接続された制御回路（５６）
    と、 前記電力用ＭＯＳトランジスタが導通状態のときに電源
    電圧（ＶＣＣ）より低い電圧から所定のしきい値電圧を
    引算した電圧に、前記論理ＭＯＳトランジスタのソース
    電圧を制限する手段とを備え、前記制御回路が前記電源
    から得られる電圧により前記論理ＭＯＳトランジスタの
    スイッチングを制御できるようにしたことを特徴とする
    誘導負荷を有する電力用ＭＯＳトランジスタを制御する
    回路。
  2. （２）請求項１記載の回路において、 論理ＭＯＳトランジスタのソース電圧を制限する前記手
    段は電圧クランプ回路（７０）からなり、前記電圧クラ
    ンプ回路（７０）は、 コレクタ（７１）を前記電源の第１の端子（１）に接続
    し、エミッタ（７２）を前記電力用ＭＯＳトランジスタ
    （ＭＰ）のソース（ＳＰ）に接続し、ベース（７３）を
    前記論理ＭＯＳトランジスタ（ＭＬ）のソース用に接続
    したバイポーラ・トランジスタ（ＴＢ）と、エミッタ（
    ７５）を前記論理ＭＯＳトランジスタのソースに接続し
    、コレクタ（７６）を前記電源の第２の端子（２）に接
    続した第１のＰＮＰバイポーラ・トランジスタ（Ｑ１）
    と、 ベース（７７−１）を前記第１のＰＮＰバイポーラ・ト
    ランジスタのベース（７７）に接続し、コレクタ（７８
    ）を、第１に前記第１のＰＮＰバイポーラ・トランジス
    タのベースに直接接続し、第２に電流源（７９）を介し
    て前記電源の第２の端子に接続し、前記ＰＮＰバイポー
    ラ・トランジスタのエミッタ（８０）を第１のツェーナ
    ・ダイオード（８１）を介して前記電源の第１の端子に
    接続した第２のＰＮＰバイポーラ・トランジスタ（Ｑ２
    ）とを備え、 前記バイポーラ・トランジスタ（ＴＢ）と前記論理ＭＯ
    Ｓトランジスタ（ＭＬ）のゲートとの間に第２のツェー
    ナ・ダイオード（８２）を接続した ことを特徴とする回路。
  3. （３）請求項１記載の回路において、 前記しきい値電圧は前記論理ＭＯＳトランジスタを遮断
    させる前記論理ＭＯＳトランジスタのドレインとソース
    との間のしきい値電圧（Ｖ＿Ｌ）であることを特徴とす
    る回路。
  4. （４）請求項１記載の回路において、 前記バイポーラ・トランジスタ（ＴＢ）は１０より小さ
    なゲインを有することを特徴とする回路。
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