JP2560365Y2 - ブリッジ接続ｍｏｓｆｅｔ負荷電力制御回路 - Google Patents
ブリッジ接続ｍｏｓｆｅｔ負荷電力制御回路Info
- Publication number
- JP2560365Y2 JP2560365Y2 JP1097591U JP1097591U JP2560365Y2 JP 2560365 Y2 JP2560365 Y2 JP 2560365Y2 JP 1097591 U JP1097591 U JP 1097591U JP 1097591 U JP1097591 U JP 1097591U JP 2560365 Y2 JP2560365 Y2 JP 2560365Y2
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- gate
- diode
- control circuit
- power control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【０００１】
【産業上の利用分野】本考案は、ＭＯＳＦＥＴ負荷電力
制御回路に関し、特に、ハーフブリッジまたはフルブリ
ッジ接続のＭＯＳＦＥＴ負荷電力制御回路に関する。
制御回路に関し、特に、ハーフブリッジまたはフルブリ
ッジ接続のＭＯＳＦＥＴ負荷電力制御回路に関する。
【０００２】
【従来の技術】従来の同一極性のＭＯＳＦＥＴブリッジ
接続の負荷電力制御回路は、図４に示すように、ブリッ
ジの１アームを構成する直列接続された２つのＭＯＳＦ
ＥＴが貫通電流による破壊を防ぐために各々のＭＯＳＦ
ＥＴの“オン”を遅延し“オフ”を速くするディレイ回
路を接続してした。
接続の負荷電力制御回路は、図４に示すように、ブリッ
ジの１アームを構成する直列接続された２つのＭＯＳＦ
ＥＴが貫通電流による破壊を防ぐために各々のＭＯＳＦ
ＥＴの“オン”を遅延し“オフ”を速くするディレイ回
路を接続してした。
【０００３】これは貫通電流が１アームを構成する２個
のＭＯＳＦＥＴの“オン”、“オフ”が反転する時に２
個のＭＯＳＦＥＴが同時に“オン”状態になった時に流
れるために、貫通電流を低減させるために“オン”、
“オフ”反転の際に“オン”、“オフ”の時間差を設け
たものである。
のＭＯＳＦＥＴの“オン”、“オフ”が反転する時に２
個のＭＯＳＦＥＴが同時に“オン”状態になった時に流
れるために、貫通電流を低減させるために“オン”、
“オフ”反転の際に“オン”、“オフ”の時間差を設け
たものである。
【０００４】特に同一極性のＭＯＳＦＥＴによるブリッ
ジ接続負荷電力制御回路では、一方のＭＯＳＦＥＴのゲ
ートバイアス電圧は第１の電源に第２の電源の電圧を加
えた値となっているために、このＭＯＳＦＥＴを“オ
フ”させる時には図５に示すようにゲートバイアス電圧
を高圧からスレシホールド電圧（約１．５Ｖ）まで下げ
る必要があり、ゲートに蓄積された電荷を放電させる間
他方のＭＯＳＦＥＴの“オン”を遅らせるようなディレ
イ回路を設ける必要がある。
ジ接続負荷電力制御回路では、一方のＭＯＳＦＥＴのゲ
ートバイアス電圧は第１の電源に第２の電源の電圧を加
えた値となっているために、このＭＯＳＦＥＴを“オ
フ”させる時には図５に示すようにゲートバイアス電圧
を高圧からスレシホールド電圧（約１．５Ｖ）まで下げ
る必要があり、ゲートに蓄積された電荷を放電させる間
他方のＭＯＳＦＥＴの“オン”を遅らせるようなディレ
イ回路を設ける必要がある。
【０００５】
【考案が解決しようとする課題】この従来のブリッジ接
続値のＭＯＳＦＥＴ負荷電力制御回路では、安定に貫通
電流を除去するために、ＭＯＳＦＥＴのゲート容量のば
らつきを考慮し“オン”、“オフ”反転時のバイアス信
号の印加時間差に大きなマージンを設定する必要があっ
た。このために、負荷電力の制御範囲が狭く、特に、フ
ルパワーに近い状態が実現できないという課題があっ
た。
続値のＭＯＳＦＥＴ負荷電力制御回路では、安定に貫通
電流を除去するために、ＭＯＳＦＥＴのゲート容量のば
らつきを考慮し“オン”、“オフ”反転時のバイアス信
号の印加時間差に大きなマージンを設定する必要があっ
た。このために、負荷電力の制御範囲が狭く、特に、フ
ルパワーに近い状態が実現できないという課題があっ
た。
【０００６】本考案は従来の上記実情に鑑みてなされた
ものであり、従って本考案の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なＭＯＳ
ＦＥＴ負荷電力制御回路を提供することにある。
ものであり、従って本考案の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なＭＯＳ
ＦＥＴ負荷電力制御回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本考案に係るブリッジ接続ＭＯＳＦＥＴ負荷電力制
御回路は、ＮチャネルＭＯＳＦＥＴを使用する場合には
高電圧側のＭＯＳＦＥＴのゲート電荷を、ＰチャネルＭ
ＯＳＦＥＴを使用する場合には低電圧側のＭＯＳＦＥＴ
のゲート電荷を放電する放電経路にブリッジの１アーム
を構成する他方のＭＯＳＦＥＴのゲートカソード間を加
え、放電している間はゲートカソード間に逆バイアスが
加わるようにダイオードを並列接続して構成される。
に、本考案に係るブリッジ接続ＭＯＳＦＥＴ負荷電力制
御回路は、ＮチャネルＭＯＳＦＥＴを使用する場合には
高電圧側のＭＯＳＦＥＴのゲート電荷を、ＰチャネルＭ
ＯＳＦＥＴを使用する場合には低電圧側のＭＯＳＦＥＴ
のゲート電荷を放電する放電経路にブリッジの１アーム
を構成する他方のＭＯＳＦＥＴのゲートカソード間を加
え、放電している間はゲートカソード間に逆バイアスが
加わるようにダイオードを並列接続して構成される。
【０００８】
【実施例】次に、本考案をその好ましい各実施例につい
て図面を参照して具体的に説明する。
て図面を参照して具体的に説明する。
【０００９】図１は本考案に係るハーフブリッジ接続Ｍ
ＯＳＦＥＴ負荷電力制御回路の第１の実施例を示す回路
構成図である。
ＯＳＦＥＴ負荷電力制御回路の第１の実施例を示す回路
構成図である。
【００１０】図１を参照するに、ブリッジの１アームを
構成している第１のＭＯＳＦＥＴ３と第２のＭＯＳＦＥ
Ｔ４は交互に“オン”することにより、負荷５に交流電
力を供給している。第１のＭＯＳＦＥＴ３と第２のＭＯ
ＳＦＥＴ４はいずれもＮチャネルＭＯＳＦＥＴであり、
第２のＭＯＳＦＥＴ４はドレインソース間の“オン”抵
抗を下げるために、第１の電源１の正電極（電圧Ｖｃ
ｃ）に負電極を接続した第２の電極２の正電極（電圧Ｖ
ｓ）から抵抗１３を通してゲートバイアス電圧を印加し
ている。したがって第２のＭＯＳＦＥＴ４のゲートバイ
アス電圧は２つの電源の和の電圧まで上昇している。
構成している第１のＭＯＳＦＥＴ３と第２のＭＯＳＦＥ
Ｔ４は交互に“オン”することにより、負荷５に交流電
力を供給している。第１のＭＯＳＦＥＴ３と第２のＭＯ
ＳＦＥＴ４はいずれもＮチャネルＭＯＳＦＥＴであり、
第２のＭＯＳＦＥＴ４はドレインソース間の“オン”抵
抗を下げるために、第１の電源１の正電極（電圧Ｖｃ
ｃ）に負電極を接続した第２の電極２の正電極（電圧Ｖ
ｓ）から抵抗１３を通してゲートバイアス電圧を印加し
ている。したがって第２のＭＯＳＦＥＴ４のゲートバイ
アス電圧は２つの電源の和の電圧まで上昇している。
【００１１】第３のＭＯＳＦＥＴ９は、制御信号１０に
より第２のＭＯＳＦＥＴ４のゲート電荷を放電するとと
もに、第２のＭＯＳＦＥＴ４のゲートバイアス電圧を遮
断するものである。今、制御信号１０が“ロウ”から
“ハイ”になると、第３のＭＯＳＦＥＴ９は“オン”す
る。この時、ドレイン電流としては、抵抗１３を通る電
流、第２のＭＯＳＦＥＴ４のゲートソース間電荷の放電
電流、ドレインゲート間の電荷の放電電流が流れる。特
にＭＯＳＦＥＴ４のゲートソース間の電荷量は大きいた
めに、ターンオフのスピードを支配している。このゲー
トソース間の電荷は、第３のＭＯＳＦＥＴ９のドレイン
ソース、第１のＭＯＳＦＥＴ３のゲートソース間に逆バ
イアスを与えるように接続された第３のダイオード８、
第２のダイオード７のルートで放電される。この放電電
流が流れている時、第１のＭＯＳＦＥＴ３のゲートソー
ス間は逆バイアスされ、制御信号１０が“ハイ”になっ
ていても第１のＭＯＳＦＥＴ３は“オフ”状態を維持す
る。第２のＭＯＳＦＥＴ４のゲートソース間電荷の放電
が終了すると第１のＭＯＳＦＥＴ３はゲートに順バイア
イ電圧が引加されて“オン”する。この時第２のＭＯＳ
ＦＥＴ４のゲートバイアス電圧は“オフ”状態となるの
に充分低い電圧となっている。
より第２のＭＯＳＦＥＴ４のゲート電荷を放電するとと
もに、第２のＭＯＳＦＥＴ４のゲートバイアス電圧を遮
断するものである。今、制御信号１０が“ロウ”から
“ハイ”になると、第３のＭＯＳＦＥＴ９は“オン”す
る。この時、ドレイン電流としては、抵抗１３を通る電
流、第２のＭＯＳＦＥＴ４のゲートソース間電荷の放電
電流、ドレインゲート間の電荷の放電電流が流れる。特
にＭＯＳＦＥＴ４のゲートソース間の電荷量は大きいた
めに、ターンオフのスピードを支配している。このゲー
トソース間の電荷は、第３のＭＯＳＦＥＴ９のドレイン
ソース、第１のＭＯＳＦＥＴ３のゲートソース間に逆バ
イアスを与えるように接続された第３のダイオード８、
第２のダイオード７のルートで放電される。この放電電
流が流れている時、第１のＭＯＳＦＥＴ３のゲートソー
ス間は逆バイアスされ、制御信号１０が“ハイ”になっ
ていても第１のＭＯＳＦＥＴ３は“オフ”状態を維持す
る。第２のＭＯＳＦＥＴ４のゲートソース間電荷の放電
が終了すると第１のＭＯＳＦＥＴ３はゲートに順バイア
イ電圧が引加されて“オン”する。この時第２のＭＯＳ
ＦＥＴ４のゲートバイアス電圧は“オフ”状態となるの
に充分低い電圧となっている。
【００１２】第１のＭＯＳＦＥＴ３の“オフ”の時には
制御信号１０の“ロウ”により行われる。この時、第１
のＭＯＳＦＥＴ３のゲートソース間電荷は制御信号１０
の電圧（５Ｖ）によりチャージされていただけなので、
電荷量は少なく、放電が速いために、第１のＭＯＳＦＥ
Ｔ３の“オフ”も速い。また第２のＭＯＳＦＥＴ４のゲ
ート容量は第１のＭＯＳＦＥＴ３の“オフ”後は、第２
の電源２から抵抗１３を通して充電され、負荷５、コン
デンサ１５へ充電電流が流れる。ゲート容量が十分充電
されると、第２のＭＯＳＦＥＴ４のドレインソース間電
圧は低下し、低ロスの半導体スイッチとなる。
制御信号１０の“ロウ”により行われる。この時、第１
のＭＯＳＦＥＴ３のゲートソース間電荷は制御信号１０
の電圧（５Ｖ）によりチャージされていただけなので、
電荷量は少なく、放電が速いために、第１のＭＯＳＦＥ
Ｔ３の“オフ”も速い。また第２のＭＯＳＦＥＴ４のゲ
ート容量は第１のＭＯＳＦＥＴ３の“オフ”後は、第２
の電源２から抵抗１３を通して充電され、負荷５、コン
デンサ１５へ充電電流が流れる。ゲート容量が十分充電
されると、第２のＭＯＳＦＥＴ４のドレインソース間電
圧は低下し、低ロスの半導体スイッチとなる。
【００１３】図２は本考案による第２の実施例を示す回
路構成図であり、フルブリッジ接続ＭＯＳＦＥＴ負荷電
力制御回路の例である。
路構成図であり、フルブリッジ接続ＭＯＳＦＥＴ負荷電
力制御回路の例である。
【００１４】図２を参照するに、図１のコンデンサ１
４、１５の代わりに図１の１アームと同一構成のＭＯＳ
ＦＥＴ１６、１７、２１及びダイオード１８、１９、２
０からなるブリッジのアームを接続し、制御信号１０を
インバータ２６を介して印加するようにしたものであ
る。
４、１５の代わりに図１の１アームと同一構成のＭＯＳ
ＦＥＴ１６、１７、２１及びダイオード１８、１９、２
０からなるブリッジのアームを接続し、制御信号１０を
インバータ２６を介して印加するようにしたものであ
る。
【００１５】動作については図１に示された第１の実施
例と同様であり、第１のＭＯＳＦＥＴ３と第２のＭＯＳ
ＦＥＴ１７の同時“オン”、第２のＭＯＳＦＥＴ４と第
１のＭＯＳＦＥＴ１６の同時“オン”を交互に繰り返し
て、負荷５に交流電力を供給する。
例と同様であり、第１のＭＯＳＦＥＴ３と第２のＭＯＳ
ＦＥＴ１７の同時“オン”、第２のＭＯＳＦＥＴ４と第
１のＭＯＳＦＥＴ１６の同時“オン”を交互に繰り返し
て、負荷５に交流電力を供給する。
【００１６】図３は本考案による第３の実施例を示す回
路構成図であり、図１のＭＯＳＦＥＴをＰチャネルで構
成した場合の回路例である。
路構成図であり、図１のＭＯＳＦＥＴをＰチャネルで構
成した場合の回路例である。
【００１７】
【考案の効果】以上説明したように、本考案によれば、
ブリッジの１アームを構成する２つのＭＯＳＦＥＴの
内、ＮチャネルＭＯＳＦＥＴにあってはゲートバイアイ
正電圧の大きいＭＯＳＦＥＴの、ＰチャネルＭＯＳＦＥ
Ｔにあってはゲートバイアス負電圧の大きいＭＯＳＦＥ
Ｔのゲート電荷を他方のＭＯＳＦＥＴのゲートソース間
に逆バイアスを与えるように並列接続したダイオードを
通して放電するような回路接続としたので、確実に貫通
電流を抑制し、かつむだな非通電時間をもたせず、負荷
電力制御範囲を広くすることができるという効果が得ら
れる。
ブリッジの１アームを構成する２つのＭＯＳＦＥＴの
内、ＮチャネルＭＯＳＦＥＴにあってはゲートバイアイ
正電圧の大きいＭＯＳＦＥＴの、ＰチャネルＭＯＳＦＥ
Ｔにあってはゲートバイアス負電圧の大きいＭＯＳＦＥ
Ｔのゲート電荷を他方のＭＯＳＦＥＴのゲートソース間
に逆バイアスを与えるように並列接続したダイオードを
通して放電するような回路接続としたので、確実に貫通
電流を抑制し、かつむだな非通電時間をもたせず、負荷
電力制御範囲を広くすることができるという効果が得ら
れる。
【図１】本考案による第１の実施例を示し、Ｎチャネル
ＭＯＳＦＥＴをハーフブリッジ接続した回路構成図であ
る。
ＭＯＳＦＥＴをハーフブリッジ接続した回路構成図であ
る。
【図２】本考案による第２の実施例を示し、フルブリッ
ジ接続した回路構成図である。
ジ接続した回路構成図である。
【図３】本考案による第３の実施例を示し、図１のＭＯ
ＳＦＥＴをＰチャネルＭＯＳＦＥＴにした回路構成図で
ある。
ＳＦＥＴをＰチャネルＭＯＳＦＥＴにした回路構成図で
ある。
【図４】従来の回路図である。
【図５】図４のＭＯＳＦＥＴのゲート電荷の放電波形図
である。
である。
１…第１の電源 ２…第２の電源 ３…第１のＭＯＳＦＥＴ ４…第２のＭＯＳＦＥＴ ５…負荷 ６…第１のダイオード ７…第２のダイオード ８…第３のダイオード ９…第３のＭＯＳＦＥＴ １０…制御信号 １６…第１のＭＯＳＦＥＴ １７…第２のＭＯＳＦＥＴ １８…第１のダイオード １９…第２のダイオード ２０…第３のダイオード ２１…第３のＭＯＳＦＥＴ ２５…ゲート電荷放電用ダイオード ２６…ゲート電荷放電用ダイオード
Claims (2)
- 【請求項１】 第１のＭＯＳＦＥＴと第１の電源と、第
１の電源に直列に接続された第２の電源からゲートバイ
アスを与える第２のＭＯＳＦＥＴとによるブリッジ接続
のＭＯＳＦＥＴ負荷電力制御回路において、第１の電源
の正または負端子にソースが接続された第１のＭＯＳＦ
ＥＴのドレインと負荷の間にドレイン逆電流を阻止する
方向に第１のダイオードを直列接続し、該第１のダイオ
ードと負荷の接続点に該第１のダイオードと逆極性の端
子を接続した第２のダイオードの他端子を前記第１のＭ
ＯＳＦＥＴのゲートに接続し、第３のダイオードを前記
第１のＭＯＳＦＥＴのゲートソース間に逆バイアスを与
える方向に接続し、前記第２のＭＯＳＦＥＴのゲートと
第１のＭＯＳＦＥＴのソースとの間にドレインソース間
を接続した第３のＭＯＳＦＥＴを有することを特徴とす
るブリッジ接続ＭＯＳＦＥＴ負荷電力制御回路。 - 【請求項２】 請求項１に記載されたブリッジ接続ＭＯ
ＳＦＥＴ負荷電力制御回路に、前記第１、第２、第３の
ＭＯＳＦＥＴ及び前記第１、第２、第３のダイオードを
一対追加したことを更に特徴とする請求項１に記載のブ
リッジ接続ＭＯＳＦＥＴ負荷電力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097591U JP2560365Y2 (ja) | 1991-03-04 | 1991-03-04 | ブリッジ接続ｍｏｓｆｅｔ負荷電力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097591U JP2560365Y2 (ja) | 1991-03-04 | 1991-03-04 | ブリッジ接続ｍｏｓｆｅｔ負荷電力制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613394U JPH0613394U (ja) | 1994-02-18 |
| JP2560365Y2 true JP2560365Y2 (ja) | 1998-01-21 |
Family
ID=11765162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1097591U Expired - Lifetime JP2560365Y2 (ja) | 1991-03-04 | 1991-03-04 | ブリッジ接続ｍｏｓｆｅｔ負荷電力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560365Y2 (ja) |
-
1991
- 1991-03-04 JP JP1097591U patent/JP2560365Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0613394U (ja) | 1994-02-18 |
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