JPH10191575A - 電源回路 - Google Patents
電源回路Info
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- JPH10191575A JPH10191575A JP8342827A JP34282796A JPH10191575A JP H10191575 A JPH10191575 A JP H10191575A JP 8342827 A JP8342827 A JP 8342827A JP 34282796 A JP34282796 A JP 34282796A JP H10191575 A JPH10191575 A JP H10191575A
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- voltage
- switching element
- bias
- resistor
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/338—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only in a self-oscillating arrangement
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Inverter Devices (AREA)
- Charge And Discharge Circuits For Batteries Or The Like (AREA)
Abstract
(57)【要約】
【課題】スイッチング素子のスイッチング損失を抑え
て、効率の良い信頼性の高いインバータからなる電源回
路を提供することにある。 【解決手段】ＦＥＴＱ1 のゲートと帰還巻線Ｌ3 との間
に抵抗Ｒ4 を挿入していることにより、ＦＥＴＱ1 のゲ
ートに存在する入力容量の影響でゲートに印加される電
圧ＶG は帰還巻線Ｌ3 の電圧ＶG ’に比べて遅れが発生
する。そのためＦＥＴＱ1 のドレイン電圧ＶD が零ボル
トになる前の電流ＩD は流れなくなり、スイッチング損
失を減少させることができる。
て、効率の良い信頼性の高いインバータからなる電源回
路を提供することにある。 【解決手段】ＦＥＴＱ1 のゲートと帰還巻線Ｌ3 との間
に抵抗Ｒ4 を挿入していることにより、ＦＥＴＱ1 のゲ
ートに存在する入力容量の影響でゲートに印加される電
圧ＶG は帰還巻線Ｌ3 の電圧ＶG ’に比べて遅れが発生
する。そのためＦＥＴＱ1 のドレイン電圧ＶD が零ボル
トになる前の電流ＩD は流れなくなり、スイッチング損
失を減少させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電源回路に関する
ものである。
ものである。
【０００２】
【従来の技術】従来のこの種の電源回路には、特開平４
−２９５２８４号公報に記載されているような電池充電
用の充電回路がある。図８はこの従来回路を示してお
り、この従来回路は、共振用コンデンサＣ1 と１次巻線
Ｌ1 との並列回路からなるＬＣ共振回路と、ダイオード
Ｄ1 と抵抗Ｒ1 の並列回路と、電圧駆動型のスイッチン
グ素子であるＦＥＴＱ1 との直列回路を直流電源Ｅに接
続するとともに、抵抗Ｒ2とコンデンサＣ2 の直列回路
を直流電源Ｅに接続し、抵抗Ｒ2 とコンデンサＣ2の接
続点とＦＥＴＱ1 のゲートとの間を一次巻線Ｌ1 と磁気
的に結合して発振トランスＴを構成する帰還巻線Ｌ3 を
介して接続し、また抵抗Ｒ2 とコンデンサＣ 2 の接続点
を抵抗Ｒ3 とダイオードＤ2 の直列回路を介して一次巻
線Ｌ1 とダイオードＤ3 との接続点に接続してインバー
タを構成している。抵抗Ｒ2 、Ｒ3 、コンデンサＣ2 、
ダイオードＤ2 は発振安定のための起動回路、バイアス
回路及びバイアス制御回路を構成する。
−２９５２８４号公報に記載されているような電池充電
用の充電回路がある。図８はこの従来回路を示してお
り、この従来回路は、共振用コンデンサＣ1 と１次巻線
Ｌ1 との並列回路からなるＬＣ共振回路と、ダイオード
Ｄ1 と抵抗Ｒ1 の並列回路と、電圧駆動型のスイッチン
グ素子であるＦＥＴＱ1 との直列回路を直流電源Ｅに接
続するとともに、抵抗Ｒ2とコンデンサＣ2 の直列回路
を直流電源Ｅに接続し、抵抗Ｒ2 とコンデンサＣ2の接
続点とＦＥＴＱ1 のゲートとの間を一次巻線Ｌ1 と磁気
的に結合して発振トランスＴを構成する帰還巻線Ｌ3 を
介して接続し、また抵抗Ｒ2 とコンデンサＣ 2 の接続点
を抵抗Ｒ3 とダイオードＤ2 の直列回路を介して一次巻
線Ｌ1 とダイオードＤ3 との接続点に接続してインバー
タを構成している。抵抗Ｒ2 、Ｒ3 、コンデンサＣ2 、
ダイオードＤ2 は発振安定のための起動回路、バイアス
回路及びバイアス制御回路を構成する。
【０００３】発振用トランスＴに磁気的に結合して二次
出力を発生する中点タップ付二次巻線Ｌ2 は両端をダイ
オードＤ3 ，Ｄ4 を介して被充電用の二次電池Ｂのプラ
ス極に、また中点タップを被充電用の二次電池Ｂのマイ
ナス極に接続しており、二次出力により被充電用の二次
電池Ｂを充電するようになっている。次にこの従来例回
路の動作を説明する。
出力を発生する中点タップ付二次巻線Ｌ2 は両端をダイ
オードＤ3 ，Ｄ4 を介して被充電用の二次電池Ｂのプラ
ス極に、また中点タップを被充電用の二次電池Ｂのマイ
ナス極に接続しており、二次出力により被充電用の二次
電池Ｂを充電するようになっている。次にこの従来例回
路の動作を説明する。
【０００４】今直流電源Ｅが投入されると、抵抗Ｒ2 を
通して流れる電流Ｉｓ1 によりコンデンサＣ2 は充電さ
れる。この充電により、コンデンサＣ2 の電圧が上昇
し、この電圧がＦＥＴＱ1 の閾値電圧に達すると、ＦＥ
ＴＱ1 が能動状態となってオンし、このオンにより一次
巻線Ｌ1 には図９（ｂ）に示す電流ＩＬ1 が流れ、これ
により帰還巻線Ｌ3 に電圧が誘起されて帰還がかかり発
振が始まる。ここでコンデンサＣ2 の電圧よりＦＥＴＱ
1 のドレイン電圧ＶD が低くなる期間、コンデンサＣ2
の電荷は、コンデンサＣ2 、抵抗Ｒ3 、ダイオード
Ｄ10、ダイオードＤ1及び抵抗Ｒ1 の並列回路、ＦＥＴ
Ｑ1 、コンデンサＣ2 の回路により放電され、図８に示
すように放電電流Ｉｓ2 が流れる。このためコンデンサ
Ｃ2 の電圧は、ＦＥＴＱ1 のゲートの閾値電圧よりも低
くなりオン期間は短くなる。オン期間が短くなると、コ
ンデンサＣ2 の電荷を放電する電流Ｉｓ2 が減少するの
でコンデンサＣ2 の電圧が増加し、図９（ｇ）に示すバ
イアス電圧ＶG2を安定化する万向に負帰還がかかり、安
定した自励発振動作を行う。図９（ａ）は共振用コンデ
ンサＣ1 の両端電圧Ｖｃを、図９（ｂ）は一次巻線Ｌ1
に流れる電流ＩＬ1 を夫々示す。図９（ｃ）はコンデン
サＣ1 と一次巻線Ｌ1 の並列回路からなる共振回路と、
ダイオードＤ1 との接続点の電圧ＶF を示す。
通して流れる電流Ｉｓ1 によりコンデンサＣ2 は充電さ
れる。この充電により、コンデンサＣ2 の電圧が上昇
し、この電圧がＦＥＴＱ1 の閾値電圧に達すると、ＦＥ
ＴＱ1 が能動状態となってオンし、このオンにより一次
巻線Ｌ1 には図９（ｂ）に示す電流ＩＬ1 が流れ、これ
により帰還巻線Ｌ3 に電圧が誘起されて帰還がかかり発
振が始まる。ここでコンデンサＣ2 の電圧よりＦＥＴＱ
1 のドレイン電圧ＶD が低くなる期間、コンデンサＣ2
の電荷は、コンデンサＣ2 、抵抗Ｒ3 、ダイオード
Ｄ10、ダイオードＤ1及び抵抗Ｒ1 の並列回路、ＦＥＴ
Ｑ1 、コンデンサＣ2 の回路により放電され、図８に示
すように放電電流Ｉｓ2 が流れる。このためコンデンサ
Ｃ2 の電圧は、ＦＥＴＱ1 のゲートの閾値電圧よりも低
くなりオン期間は短くなる。オン期間が短くなると、コ
ンデンサＣ2 の電荷を放電する電流Ｉｓ2 が減少するの
でコンデンサＣ2 の電圧が増加し、図９（ｇ）に示すバ
イアス電圧ＶG2を安定化する万向に負帰還がかかり、安
定した自励発振動作を行う。図９（ａ）は共振用コンデ
ンサＣ1 の両端電圧Ｖｃを、図９（ｂ）は一次巻線Ｌ1
に流れる電流ＩＬ1 を夫々示す。図９（ｃ）はコンデン
サＣ1 と一次巻線Ｌ1 の並列回路からなる共振回路と、
ダイオードＤ1 との接続点の電圧ＶF を示す。
【０００５】ＦＥＴＱ1 と、上記ＬＣ共振回路との間の
ダイオードＤ1 は、ＦＥＴＱ1 の寄生ダイオードを通し
て流れる逆電流を阻止するためのものである。
ダイオードＤ1 は、ＦＥＴＱ1 の寄生ダイオードを通し
て流れる逆電流を阻止するためのものである。
【０００６】
【発明が解決しようとする課題】ところで図８の従来例
回路では、図９（ｆ）に示すようにＦＥＴＱ1 のゲート
には帰還巻線Ｌ3 により誘起された正弦波状の電圧ＶG
が印加されており、この正弦波のピーク値はＦＥＴＱ1
の閾値電圧付近になっている。そしてＦＥＴＱ1を流れ
る図９（ｅ）に示す電流ＩＤは、図９（ｄ）に示すＦＥ
ＴＱ1 のドレイン電圧ＶDが零ボルトになる前に流れ始
めて、ＦＥＴＱ1 のドレイン電圧ＶDが上昇し始めても
電流ＩＤは零にはなっていない。このためＦＥＴＱ1 の
スイッチング損失が発生するという問題があった。
回路では、図９（ｆ）に示すようにＦＥＴＱ1 のゲート
には帰還巻線Ｌ3 により誘起された正弦波状の電圧ＶG
が印加されており、この正弦波のピーク値はＦＥＴＱ1
の閾値電圧付近になっている。そしてＦＥＴＱ1を流れ
る図９（ｅ）に示す電流ＩＤは、図９（ｄ）に示すＦＥ
ＴＱ1 のドレイン電圧ＶDが零ボルトになる前に流れ始
めて、ＦＥＴＱ1 のドレイン電圧ＶDが上昇し始めても
電流ＩＤは零にはなっていない。このためＦＥＴＱ1 の
スイッチング損失が発生するという問題があった。
【０００７】本発明は、上記の問題点に鑑みて為された
もので、その目的とするところは電圧駆動型のスイッチ
ング素子のスイッチング損失を抑えて、効率の良い信頼
性の高いインバータ回路からなる電源回路を提供するこ
とにある。
もので、その目的とするところは電圧駆動型のスイッチ
ング素子のスイッチング損失を抑えて、効率の良い信頼
性の高いインバータ回路からなる電源回路を提供するこ
とにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に請求項１の発明では、ＬＣ共振回路と、帰還巻線と、
電圧駆動型のスイッチング素子と、該スイッチング素子
の制御端にバイアス電圧を与えるバイアス回路と、前記
バイアス電圧を制御するバイアス制御回路とを有して自
励発振で動作するインバータからなる電源回路におい
て、前記帰還巻線と、前記スイッチング素子の制御端と
の間に前記帰還巻線に発生する交流電圧の位相を遅らせ
る第１の抵抗を接続したことを特徴とし、スイッチング
素子のスイッチング損失を無くして、不要な損失を抑え
て効率の良い信頼性の高い電源回路を実現できる。
に請求項１の発明では、ＬＣ共振回路と、帰還巻線と、
電圧駆動型のスイッチング素子と、該スイッチング素子
の制御端にバイアス電圧を与えるバイアス回路と、前記
バイアス電圧を制御するバイアス制御回路とを有して自
励発振で動作するインバータからなる電源回路におい
て、前記帰還巻線と、前記スイッチング素子の制御端と
の間に前記帰還巻線に発生する交流電圧の位相を遅らせ
る第１の抵抗を接続したことを特徴とし、スイッチング
素子のスイッチング損失を無くして、不要な損失を抑え
て効率の良い信頼性の高い電源回路を実現できる。
【０００９】請求項２の発明では、請求項１の発明にお
いて、前記バイアス制御回路として第２の抵抗と第１の
ダイオードの直列回路を、上記ＬＣ共振回路と前記スイ
ッチング素子との接続点と、前記バイアス回路との間に
接続したことを特徴とし、請求項１の発明と同様に不要
な損失を抑えつつ、バイアス制御回路により安定した発
振が行える。
いて、前記バイアス制御回路として第２の抵抗と第１の
ダイオードの直列回路を、上記ＬＣ共振回路と前記スイ
ッチング素子との接続点と、前記バイアス回路との間に
接続したことを特徴とし、請求項１の発明と同様に不要
な損失を抑えつつ、バイアス制御回路により安定した発
振が行える。
【００１０】請求項３の発明では、前記バイアス制御回
路として前記バイアス電圧を前記スイッチング素子に流
れる電流によって制御する回路を設けたことを特徴と
し、請求項１の発明と同様に不要な損失を抑えつつ、バ
イアス制御回路により安定した発振が行える。請求項４
の発明では、前記第１の抵抗に第２のダイオードを並列
接続したことを特徴とし、スイッチング素子のオフ時の
制御端の電圧の遅れを第２のダイオードの順方向電圧に
抑え、スイッチング素子の損失の増加を防ぐことができ
る。
路として前記バイアス電圧を前記スイッチング素子に流
れる電流によって制御する回路を設けたことを特徴と
し、請求項１の発明と同様に不要な損失を抑えつつ、バ
イアス制御回路により安定した発振が行える。請求項４
の発明では、前記第１の抵抗に第２のダイオードを並列
接続したことを特徴とし、スイッチング素子のオフ時の
制御端の電圧の遅れを第２のダイオードの順方向電圧に
抑え、スイッチング素子の損失の増加を防ぐことができ
る。
【００１１】請求項５の発明では、請求項３の発明にお
いて、前記スイッチング素子に流れる電流が所定値にな
るとオン動作して前記バイアス電圧を制御するトランジ
スタを備えるとともに、トランジスタのベース側にトラ
ンジスタのオフ動作を遅延させる遅延用コンデンサを設
けたことを特徴とし、トランジスタのオフ動作を遅延さ
せることにより、スイッチング素子に流れる電流を急速
に低下させてスイッチング素子の損失を抑えることがで
きる。
いて、前記スイッチング素子に流れる電流が所定値にな
るとオン動作して前記バイアス電圧を制御するトランジ
スタを備えるとともに、トランジスタのベース側にトラ
ンジスタのオフ動作を遅延させる遅延用コンデンサを設
けたことを特徴とし、トランジスタのオフ動作を遅延さ
せることにより、スイッチング素子に流れる電流を急速
に低下させてスイッチング素子の損失を抑えることがで
きる。
【００１２】
【発明の実施の形態】以下本発明を実施形態により説明
する。 （実施形態１）図１は本実施形態の回路図を示してお
り、本実施形態は、電圧駆動型のスイッチング素子たる
ＦＥＴＱ1 のゲートと帰還巻線Ｌ3 との間にスイッチン
グ損失を抑えるための抵抗Ｒ4 を挿入した点に特徴があ
り、この点で図８の従来例回路と相違するものであり、
従来例回路と同じ回路要素、回路電圧、回路電流には同
じ記号、番号を付す。
する。 （実施形態１）図１は本実施形態の回路図を示してお
り、本実施形態は、電圧駆動型のスイッチング素子たる
ＦＥＴＱ1 のゲートと帰還巻線Ｌ3 との間にスイッチン
グ損失を抑えるための抵抗Ｒ4 を挿入した点に特徴があ
り、この点で図８の従来例回路と相違するものであり、
従来例回路と同じ回路要素、回路電圧、回路電流には同
じ記号、番号を付す。
【００１３】次に本実施形態の動作を図２、図３に基づ
いて説明する。本実施形態の回路は、基本的には従来例
回路の動作と同じであるので、特徴点における動作を説
明する。まず本実施形態では、ＦＥＴＱ1 のゲートと帰
還巻線Ｌ3 との間に抵抗Ｒ4 を挿入していることによ
り、ＦＥＴＱ1 のゲートに存在する入力容量の影響でゲ
ートに印加される電圧ＶG は（図２（ｄ）に実線又図３
（ｃ）に示すイ曲線に示す）帰還巻線Ｌ3 の電圧ＶG ’
（図２（ｄ）の破線又は図３（ｃ）のロ曲線に示す）に
比べて遅れが発生する。よって図２（ｂ）又は図３
（ｂ）に示すＦＥＴＱ1のドレイン電圧ＶD で零ボルト
になる前の電流ＩD は図２（ｃ）（又は図３（ｄ）の破
線で示す）で示すように、流れなくなり、スイッチング
損失を減少させることができる。なお、図３（ｃ）で示
すようにゲート電圧ＶG のフラット部分は、ミラー効果
の影響である。また図２（ａ）及び図３（ａ）はコンデ
ンサＣ1 と一次巻線Ｌ1 からなるＬＣ共振回路と、ダイ
オードＤ1 と抵抗Ｒ1 の並列回路との接続点の電圧ＶF
を示す。図２（ｄ）のＸはＦＥＴＱ1 のゲートの閾値を
示す。
いて説明する。本実施形態の回路は、基本的には従来例
回路の動作と同じであるので、特徴点における動作を説
明する。まず本実施形態では、ＦＥＴＱ1 のゲートと帰
還巻線Ｌ3 との間に抵抗Ｒ4 を挿入していることによ
り、ＦＥＴＱ1 のゲートに存在する入力容量の影響でゲ
ートに印加される電圧ＶG は（図２（ｄ）に実線又図３
（ｃ）に示すイ曲線に示す）帰還巻線Ｌ3 の電圧ＶG ’
（図２（ｄ）の破線又は図３（ｃ）のロ曲線に示す）に
比べて遅れが発生する。よって図２（ｂ）又は図３
（ｂ）に示すＦＥＴＱ1のドレイン電圧ＶD で零ボルト
になる前の電流ＩD は図２（ｃ）（又は図３（ｄ）の破
線で示す）で示すように、流れなくなり、スイッチング
損失を減少させることができる。なお、図３（ｃ）で示
すようにゲート電圧ＶG のフラット部分は、ミラー効果
の影響である。また図２（ａ）及び図３（ａ）はコンデ
ンサＣ1 と一次巻線Ｌ1 からなるＬＣ共振回路と、ダイ
オードＤ1 と抵抗Ｒ1 の並列回路との接続点の電圧ＶF
を示す。図２（ｄ）のＸはＦＥＴＱ1 のゲートの閾値を
示す。
【００１４】（実施形態２）本実施形態は、実施形態１
の、抵抗Ｒ3 、ダイオードＤ2 からなるバイアス制御回
路の代わりに、図４に示すようにＦＥＴＱ1 のソースに
抵抗Ｒ5 ，Ｒ6 の直列回路を接続するとともに、ＦＥＴ
Ｑ1 のゲート・ソース、抵抗Ｒ5 ，Ｒ6 の回路に並列に
ダイオードＤ5 とトランジスタＱ2 との直列回路を接続
し、両抵抗Ｒ 5 ，Ｒ6 の接続点をトランジスタＱ2 のベ
ースに接続した回路からなるバイアス制御回路に変更し
ている。その他の構成は実施形態１と同じであるから同
じ回路要素、回路電流、回路電圧には同じ記号、番号を
付す。
の、抵抗Ｒ3 、ダイオードＤ2 からなるバイアス制御回
路の代わりに、図４に示すようにＦＥＴＱ1 のソースに
抵抗Ｒ5 ，Ｒ6 の直列回路を接続するとともに、ＦＥＴ
Ｑ1 のゲート・ソース、抵抗Ｒ5 ，Ｒ6 の回路に並列に
ダイオードＤ5 とトランジスタＱ2 との直列回路を接続
し、両抵抗Ｒ 5 ，Ｒ6 の接続点をトランジスタＱ2 のベ
ースに接続した回路からなるバイアス制御回路に変更し
ている。その他の構成は実施形態１と同じであるから同
じ回路要素、回路電流、回路電圧には同じ記号、番号を
付す。
【００１５】次に本実施形態の動作を説明する。本実施
形態の回路は、バイアスを制御する回路以外は、基本的
には実施形態１の回路の動作と同じであるので、特徴点
における動作を説明する。本実施形態回路では、ＦＥＴ
Ｑ1 に流れる電流ＩD によって抵抗Ｒ5 ，Ｒ6 の接続点
に発生する電圧が所定値に上昇すると、トランジスタＱ
2 が動作してバイアス用のコンデンサＣ2 の電荷を、コ
ンデンサＣ2 、帰還巻線Ｌ3 、抵抗Ｒ4 、ダイオードＤ
5 、トランジスタＱ2 、コンデンサＣ2 の回路で放電
し、ＦＥＴＱ 1 のバイアス電圧ＶＧ2 を制御する。ここ
で抵抗Ｒ5 ，Ｒ6 等の回路定数は、バイアス用のコンデ
ンサＣ2 への充電と放電のバランスが取れるような値に
設定する。
形態の回路は、バイアスを制御する回路以外は、基本的
には実施形態１の回路の動作と同じであるので、特徴点
における動作を説明する。本実施形態回路では、ＦＥＴ
Ｑ1 に流れる電流ＩD によって抵抗Ｒ5 ，Ｒ6 の接続点
に発生する電圧が所定値に上昇すると、トランジスタＱ
2 が動作してバイアス用のコンデンサＣ2 の電荷を、コ
ンデンサＣ2 、帰還巻線Ｌ3 、抵抗Ｒ4 、ダイオードＤ
5 、トランジスタＱ2 、コンデンサＣ2 の回路で放電
し、ＦＥＴＱ 1 のバイアス電圧ＶＧ2 を制御する。ここ
で抵抗Ｒ5 ，Ｒ6 等の回路定数は、バイアス用のコンデ
ンサＣ2 への充電と放電のバランスが取れるような値に
設定する。
【００１６】抵抗Ｒ4 は実施形態１と同様にＦＥＴＱ1
のスイッチング損失を低減する役割を持つものである。 （実施形態３）本実施形態は、スイッチング損失を少な
くするための抵抗Ｒ4 に図５に示すように並列にダイオ
ードＤ6 を接続した点で、実施形態１の回路と相違す
る。その他の構成は実施形態１と同じであるから同じ回
路要素、回路電流、回路電圧には同じ記号、番号を付
す。
のスイッチング損失を低減する役割を持つものである。 （実施形態３）本実施形態は、スイッチング損失を少な
くするための抵抗Ｒ4 に図５に示すように並列にダイオ
ードＤ6 を接続した点で、実施形態１の回路と相違す
る。その他の構成は実施形態１と同じであるから同じ回
路要素、回路電流、回路電圧には同じ記号、番号を付
す。
【００１７】つまり実施形態１の回路では、抵抗Ｒ4 を
追加することでＦＥＴＱ1 のオン時のスイッチング損失
を無くしたが、オフ時にはゲート電圧ＶG の低下が遅れ
てしまうために、逆にスイッチング損失が増加してしま
う。この為、本実施形態ではダイオードＤ6 を抵抗Ｒ4
に並列に接続することでオフ時にはゲート電圧ＶG の遅
れをダイオードＤ6 の順方向電圧に抑えて、スイッチン
グ損失の増加を防ぐことができるのである。本実施形態
のゲート電圧ＶG を図３（ｃ）のニ曲線で示す。また電
流ＩD を図３（ｄ）で一点鎖線により示す。 （実施形態４）本実施形態は、図６に示すように抵抗Ｒ
6 に並列にコンデンサＣ3 を接続し、実施形態３のよう
に抵抗Ｒ4 に並列にダイオードサＤ6 を並列接続した点
で、実施形態２の回路と相違する。
追加することでＦＥＴＱ1 のオン時のスイッチング損失
を無くしたが、オフ時にはゲート電圧ＶG の低下が遅れ
てしまうために、逆にスイッチング損失が増加してしま
う。この為、本実施形態ではダイオードＤ6 を抵抗Ｒ4
に並列に接続することでオフ時にはゲート電圧ＶG の遅
れをダイオードＤ6 の順方向電圧に抑えて、スイッチン
グ損失の増加を防ぐことができるのである。本実施形態
のゲート電圧ＶG を図３（ｃ）のニ曲線で示す。また電
流ＩD を図３（ｄ）で一点鎖線により示す。 （実施形態４）本実施形態は、図６に示すように抵抗Ｒ
6 に並列にコンデンサＣ3 を接続し、実施形態３のよう
に抵抗Ｒ4 に並列にダイオードサＤ6 を並列接続した点
で、実施形態２の回路と相違する。
【００１８】つまりＦＥＴＱ1 のソースに抵抗Ｒ5 ，Ｒ
6 が入っていると、ＦＥＴＱ1 に流れる電流が所定値に
達して、バイアス制御を行うためのトランジスタＱ2 が
動作し、ＦＥＴＱ1 がオフする際、電流も減少し電圧リ
ＶＩＳが減少してくるために、グランドからみたＦＥＲ
Ｑ1 の閾値電圧も低下してくる。つまりゲート電圧Ｖ G
が低下してきても、ＦＥＴＱ1 をオフさせないように閾
値電圧が低下するため、図２，３に示すように電流ＩD
が傾斜を持って低下する。この傾斜を持った低下により
スイッチング損失が発生する。
6 が入っていると、ＦＥＴＱ1 に流れる電流が所定値に
達して、バイアス制御を行うためのトランジスタＱ2 が
動作し、ＦＥＴＱ1 がオフする際、電流も減少し電圧リ
ＶＩＳが減少してくるために、グランドからみたＦＥＲ
Ｑ1 の閾値電圧も低下してくる。つまりゲート電圧Ｖ G
が低下してきても、ＦＥＴＱ1 をオフさせないように閾
値電圧が低下するため、図２，３に示すように電流ＩD
が傾斜を持って低下する。この傾斜を持った低下により
スイッチング損失が発生する。
【００１９】本実施形態では抵抗Ｒ6 にコンデンサＣ3
を並列に追加することにより、トランジスタＱ2 のべー
ス電圧Ｖｓは、コンデンサＣ3 の電荷が放電されるまで
時間的に遅れを発生し、その結果グランドからみた見か
けの閾値電圧は、低下せずに電流１D は、図７（ｂ）で
実線により示すように垂直に低下し、スイッチング損失
の発生が防げる。図７（ａ）は電圧ＶF を示す。
を並列に追加することにより、トランジスタＱ2 のべー
ス電圧Ｖｓは、コンデンサＣ3 の電荷が放電されるまで
時間的に遅れを発生し、その結果グランドからみた見か
けの閾値電圧は、低下せずに電流１D は、図７（ｂ）で
実線により示すように垂直に低下し、スイッチング損失
の発生が防げる。図７（ａ）は電圧ＶF を示す。
【００２０】なお、上記各実施形態では、直流電源Ｅを
用いているが、商用電源を整流平滑したものでもい良
い。またＦＥＴの代わりに、ＩＧＢＴのような電圧駆動
型のスイッチング素子を用いても同様な効果がある。
用いているが、商用電源を整流平滑したものでもい良
い。またＦＥＴの代わりに、ＩＧＢＴのような電圧駆動
型のスイッチング素子を用いても同様な効果がある。
【００２１】
【発明の効果】請求項１の発明は、ＬＣ共振回路と、帰
還巻線と、電圧駆動型のスイッチング素子と、該スイッ
チング素子の制御端にバイアス電圧を与えるバイアス回
路と、前記バイアス電圧を制御するバイアス制御回路と
を有して自励発振で動作するインバータからなる電源回
路において、前記帰還巻線と、前記スイッチング素子の
制御端との間に前記帰還巻線に発生する交流電圧の位相
を遅らせる第１の抵抗を接続したので、スイッチング素
子のスイッチング損失を無くして、不要な損失を抑えて
効率の良い信頼性の高い電源回路を実現できるという効
果がある。
還巻線と、電圧駆動型のスイッチング素子と、該スイッ
チング素子の制御端にバイアス電圧を与えるバイアス回
路と、前記バイアス電圧を制御するバイアス制御回路と
を有して自励発振で動作するインバータからなる電源回
路において、前記帰還巻線と、前記スイッチング素子の
制御端との間に前記帰還巻線に発生する交流電圧の位相
を遅らせる第１の抵抗を接続したので、スイッチング素
子のスイッチング損失を無くして、不要な損失を抑えて
効率の良い信頼性の高い電源回路を実現できるという効
果がある。
【００２２】請求項２の発明は、請求項１の発明におい
て、前記バイアス制御回路として第２の抵抗と第１のダ
イオードの直列回路を、上記ＬＣ共振回路と前記スイッ
チング素子との接続点と、前記バイアス回路との間に接
続したので、請求項１の発明と同様に不要な損失を抑え
つつ、バイアス制御回路により安定した発振が行えると
いう効果がある。
て、前記バイアス制御回路として第２の抵抗と第１のダ
イオードの直列回路を、上記ＬＣ共振回路と前記スイッ
チング素子との接続点と、前記バイアス回路との間に接
続したので、請求項１の発明と同様に不要な損失を抑え
つつ、バイアス制御回路により安定した発振が行えると
いう効果がある。
【００２３】請求項３の発明は、前記バイアス制御回路
として前記バイアス電圧を前記スイッチング素子に流れ
る電流によって制御する回路を設けたので、請求項１の
発明と同様に不要な損失を抑えつつ、バイアス制御回路
により安定した発振が行えるという効果がある。請求項
４の発明は、前記第１の抵抗に第２のダイオードを並列
接続したので、スイッチング素子のオフ時の制御端の電
圧の遅れを第２のダイオードの順方向電圧に抑え、スイ
ッチング素子の損失の増加を防ぐことができるという効
果がある。
として前記バイアス電圧を前記スイッチング素子に流れ
る電流によって制御する回路を設けたので、請求項１の
発明と同様に不要な損失を抑えつつ、バイアス制御回路
により安定した発振が行えるという効果がある。請求項
４の発明は、前記第１の抵抗に第２のダイオードを並列
接続したので、スイッチング素子のオフ時の制御端の電
圧の遅れを第２のダイオードの順方向電圧に抑え、スイ
ッチング素子の損失の増加を防ぐことができるという効
果がある。
【００２４】請求項５の発明は、請求項３の発明におい
て、前記スイッチング素子に流れる電流が所定値になる
とオン動作して前記バイアス電圧を制御するトランジス
タを備えるとともに、トランジスタのベース側にトラン
ジスタのオフ動作を遅延させる遅延用コンデンサを設け
たので、トランジスタのオフ動作を遅延させることがで
き、そのためスイッチング素子に流れる電流を急速に低
下させてスイッチング素子の損失を抑えることができる
という効果がある。
て、前記スイッチング素子に流れる電流が所定値になる
とオン動作して前記バイアス電圧を制御するトランジス
タを備えるとともに、トランジスタのベース側にトラン
ジスタのオフ動作を遅延させる遅延用コンデンサを設け
たので、トランジスタのオフ動作を遅延させることがで
き、そのためスイッチング素子に流れる電流を急速に低
下させてスイッチング素子の損失を抑えることができる
という効果がある。
【図１】本発明の実施形態１の回路図である。
【図２】同上の動作説明用の波形図である。
【図３】同上及び実施形態３の動作説明用の波形図であ
る。
る。
【図４】本発明の実施形態２の回路図である。
【図５】本発明の実施形態３の回路図である。
【図６】本発明の実施形態４の回路図である。
【図７】同上の動作説明用の波形図である。
【図８】従来例の回路図である。
【図９】同上の動作説明用タイミングチャートである。
Ｅ 直流電源 Ｑ1 ＦＥＴ Ｌ1 一次巻線 Ｌ2 二次巻線 Ｌ3 帰還巻線 Ｄ1 乃至Ｄ4 ダイオード Ｃ1 共振用コンデンサ Ｃ2 バイアス用コンデンサ Ｒ1 乃至Ｒ3 抵抗 ＶG ゲート電圧 ＶG 帰還巻線の電圧 ＶD ＦＥＴのドレインの電圧 ＩD ＦＥＴのドレインに流れる電流
Claims (5)
- 【請求項１】ＬＣ共振回路と、帰還巻線と、電圧駆動型
のスイッチング素子と、該スイッチング素子の制御端に
バイアス電圧を与えるバイアス回路と、前記バイアス電
圧を制御するバイアス制御回路とを有して自励発振で動
作するインバータからなる電源回路において、前記帰還
巻線と、前記スイッチング素子の制御端との間に前記帰
還巻線に発生する交流電圧の位相を遅らせる第１の抵抗
を接続したことを特徴とする電源回路。 - 【請求項２】前記バイアス制御回路として第２の抵抗と
第１のダイオードの直列回路を、上記ＬＣ共振回路と前
記スイッチング素子との接続点と、前記バイアス回路と
の間に接続したことを特徴とする請求項１記載の電源回
路。 - 【請求項３】前記バイアス制御回路として前記バイアス
電圧を前記スイッチング素子に流れる電流によって制御
する回路を設けたことを特徴とする請求項１記載の電源
回路。 - 【請求項４】前記第１の抵抗に第２のダイオードを並列
接続したことを特徴とする請求項１記載の電源回路。 - 【請求項５】前記スイッチング素子に流れる電流が所定
値になるとオン動作して前記バイアス電圧を制御するト
ランジスタを備えるとともに、トランジスタのベース側
にトランジスタのオフ動作を遅延させる遅延用コンデン
サを設けたことを特徴とする請求項３記載の電源回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34282796A JP3391999B2 (ja) | 1996-12-24 | 1996-12-24 | 電源回路 |
| EP97122781A EP0853372B1 (en) | 1996-12-24 | 1997-12-23 | Power supply circuit |
| DE69720176T DE69720176T2 (de) | 1996-12-24 | 1997-12-23 | Stromversorgungsschaltung |
| CN97121797A CN1070004C (zh) | 1996-12-24 | 1997-12-23 | 电源电路 |
| US08/998,247 US6016259A (en) | 1996-12-24 | 1997-12-24 | Power supply circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34282796A JP3391999B2 (ja) | 1996-12-24 | 1996-12-24 | 電源回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH10191575A true JPH10191575A (ja) | 1998-07-21 |
| JP3391999B2 JP3391999B2 (ja) | 2003-03-31 |
Family
ID=18356802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34282796A Expired - Fee Related JP3391999B2 (ja) | 1996-12-24 | 1996-12-24 | 電源回路 |
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| JP (1) | JP3391999B2 (ja) |
| CN (1) | CN1070004C (ja) |
| DE (1) | DE69720176T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000069767A (ja) * | 1998-08-26 | 2000-03-03 | Matsushita Electric Works Ltd | 自励式共振型インバータ回路 |
| US6040986A (en) * | 1997-12-09 | 2000-03-21 | Matsushita Electric Works, Ltd. | Non-contact power transmitting device having simplified self-oscillation feedback loop which interrupts power transmission when no load is present |
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| JP4835697B2 (ja) | 2009-01-08 | 2011-12-14 | パナソニック電工株式会社 | 非接触電力伝送回路 |
| JP2013070520A (ja) | 2011-09-22 | 2013-04-18 | Panasonic Corp | 非接触給電装置の駆動方法、非接触給電装置及び非接触給電システム |
| DE102012207155B4 (de) | 2012-04-30 | 2013-11-21 | Conti Temic Microelectronic Gmbh | Schaltungsanordnung zum Ansteuern eines Halbleiter-Schaltelements |
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| CN103516027B (zh) * | 2013-10-15 | 2016-03-09 | 国家电网公司 | 一种抑制直流电源系统谐振的方法及系统 |
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| CN109889051A (zh) * | 2019-04-04 | 2019-06-14 | 深圳市三旺通信股份有限公司 | 一种dcdc隔离电源电路 |
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| JPS60170465A (ja) * | 1984-02-10 | 1985-09-03 | Matsushita Electric Ind Co Ltd | 自励発振式高圧スイツチング電源装置 |
| JPS60204261A (ja) * | 1984-03-27 | 1985-10-15 | Sanken Electric Co Ltd | 自励発振器 |
| JPH02241362A (ja) * | 1989-03-13 | 1990-09-26 | Fuji Elelctrochem Co Ltd | 自励型シングルコンバータの駆動回路 |
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| JP3242456B2 (ja) * | 1992-08-12 | 2001-12-25 | 松下電工株式会社 | インバータ電源回路 |
| JP3129037B2 (ja) * | 1993-06-18 | 2001-01-29 | 株式会社村田製作所 | スイッチング電源装置 |
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| US5706183A (en) * | 1994-06-27 | 1998-01-06 | Matsushita Electric Works, Ltd. | Inverter power supply with single discharge path |
-
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- 1996-12-24 JP JP34282796A patent/JP3391999B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-23 EP EP97122781A patent/EP0853372B1/en not_active Expired - Lifetime
- 1997-12-23 CN CN97121797A patent/CN1070004C/zh not_active Expired - Fee Related
- 1997-12-23 DE DE69720176T patent/DE69720176T2/de not_active Expired - Lifetime
- 1997-12-24 US US08/998,247 patent/US6016259A/en not_active Expired - Lifetime
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| DE69720176T2 (de) | 2003-10-23 |
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| US6016259A (en) | 2000-01-18 |
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