JP3151812B2 - 共振型ｄｃ−ｄｃコンバータ - Google Patents
共振型ｄｃ−ｄｃコンバータInfo
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- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
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Description
【０００１】
【発明の属する技術分野】本発明は共振型ＤＣ−ＤＣコ
ンバータ、特に負荷の状態に関わらずゼロ電圧・ゼロ電
流スイッチングを確実にしてスイッチング損失を低減で
きる共振型ＤＣ−ＤＣコンバータに関するものである。
ンバータ、特に負荷の状態に関わらずゼロ電圧・ゼロ電
流スイッチングを確実にしてスイッチング損失を低減で
きる共振型ＤＣ−ＤＣコンバータに関するものである。
【０００２】
【従来の技術】無停電電源装置（ＵＰＳ）等の電気機器
又はパーソナルコンピュータ等の情報・電子機器などの
分野で従来から広く使用されている共振型ＤＣ−ＤＣコ
ンバータの一例を図５に示す。この共振型ＤＣ−ＤＣコ
ンバータは、互いに直列接続された２個のバッテリ又は
コンデンサ入力型整流回路等から成る２つの直流電源
１、２と、１次巻線３a及び２次巻線３bを有するトラン
ス３と、２つの直流電源１、２の両端に直列接続された
第１及び第２のスイッチング素子としての第１及び第２
のＭＯＳ-ＦＥＴ４、５と、第１及び第２のＭＯＳ-ＦＥ
Ｔ４、５の各々と並列に接続される第１及び第２の電圧
共振用コンデンサとして第１及び第２のＭＯＳ-ＦＥＴ
４、５内に形成された第１及び第２の寄生コンデンサ４
a、５aと、第１及び第２のＭＯＳ-ＦＥＴ４、５の接続
点と２つの直流電源１、２の接続点との間に直列接続さ
れたトランス３の１次巻線３a及び電流共振用コンデン
サ６と、トランス３の２次巻線３bに接続された２つの
整流ダイオード７、８及び平滑コンデンサ９から成る整
流平滑回路と、平滑コンデンサ９と並列に接続される負
荷１０と、負荷１０に供給される直流出力電圧ＶOに応
じて第１及び第２のＭＯＳ-ＦＥＴ４、５の各ゲート端
子に第１及び第２の制御パルス信号ＶG1、ＶG2を付与し
て各ＭＯＳ-ＦＥＴ４、５を交互にオン・オフ動作させ
る制御回路１１とを備えている。図５において、４b、
５bはそれぞれ第１、第２のＭＯＳ-ＦＥＴ４、５内に形
成される第１、第２の寄生ダイオードを示す。また、ト
ランス３は漏洩インダクタンスを有するリーケージトラ
ンスが使用され、１次巻線３aと直列に図示しない共振
用リアクトルが形成される。
又はパーソナルコンピュータ等の情報・電子機器などの
分野で従来から広く使用されている共振型ＤＣ−ＤＣコ
ンバータの一例を図５に示す。この共振型ＤＣ−ＤＣコ
ンバータは、互いに直列接続された２個のバッテリ又は
コンデンサ入力型整流回路等から成る２つの直流電源
１、２と、１次巻線３a及び２次巻線３bを有するトラン
ス３と、２つの直流電源１、２の両端に直列接続された
第１及び第２のスイッチング素子としての第１及び第２
のＭＯＳ-ＦＥＴ４、５と、第１及び第２のＭＯＳ-ＦＥ
Ｔ４、５の各々と並列に接続される第１及び第２の電圧
共振用コンデンサとして第１及び第２のＭＯＳ-ＦＥＴ
４、５内に形成された第１及び第２の寄生コンデンサ４
a、５aと、第１及び第２のＭＯＳ-ＦＥＴ４、５の接続
点と２つの直流電源１、２の接続点との間に直列接続さ
れたトランス３の１次巻線３a及び電流共振用コンデン
サ６と、トランス３の２次巻線３bに接続された２つの
整流ダイオード７、８及び平滑コンデンサ９から成る整
流平滑回路と、平滑コンデンサ９と並列に接続される負
荷１０と、負荷１０に供給される直流出力電圧ＶOに応
じて第１及び第２のＭＯＳ-ＦＥＴ４、５の各ゲート端
子に第１及び第２の制御パルス信号ＶG1、ＶG2を付与し
て各ＭＯＳ-ＦＥＴ４、５を交互にオン・オフ動作させ
る制御回路１１とを備えている。図５において、４b、
５bはそれぞれ第１、第２のＭＯＳ-ＦＥＴ４、５内に形
成される第１、第２の寄生ダイオードを示す。また、ト
ランス３は漏洩インダクタンスを有するリーケージトラ
ンスが使用され、１次巻線３aと直列に図示しない共振
用リアクトルが形成される。
【０００３】制御回路１１内には、図６に示すように、
一定周期の三角波電圧を発生する三角波発振回路１２
と、直流出力電圧ＶOの基準値を与える基準電圧ＶR1を
発生する基準電源１３と、基準電源１３の基準電圧ＶR1
に対する負荷１０の端子電圧（即ち、直流出力電圧
ＶO）の誤差電圧を演算増幅する誤差増幅器１４と、誤
差増幅器１４の誤差出力電圧及び三角波発振回路１２の
三角波電圧を比較するコンパレータ１５と、コンパレー
タ１５の比較出力に比例した時間幅のＰＷＭ（パルス幅
変調）パルス信号を発生するＰＷＭ変調回路１６と、Ｐ
ＷＭ変調回路１６のＰＷＭパルス信号を第１の制御パル
ス信号ＶG1として第１のＭＯＳ-ＦＥＴ４のゲート端子
に付与する第１の駆動回路１７と、ＰＷＭ変調回路１６
のＰＷＭパルス信号の反転信号を出力する反転器１８
と、反転器１８の出力信号を第２の制御パルス信号ＶG2
として第２のＭＯＳ-ＦＥＴ５のゲート端子に付与する
第２の駆動回路１９とが設けられている。
一定周期の三角波電圧を発生する三角波発振回路１２
と、直流出力電圧ＶOの基準値を与える基準電圧ＶR1を
発生する基準電源１３と、基準電源１３の基準電圧ＶR1
に対する負荷１０の端子電圧（即ち、直流出力電圧
ＶO）の誤差電圧を演算増幅する誤差増幅器１４と、誤
差増幅器１４の誤差出力電圧及び三角波発振回路１２の
三角波電圧を比較するコンパレータ１５と、コンパレー
タ１５の比較出力に比例した時間幅のＰＷＭ（パルス幅
変調）パルス信号を発生するＰＷＭ変調回路１６と、Ｐ
ＷＭ変調回路１６のＰＷＭパルス信号を第１の制御パル
ス信号ＶG1として第１のＭＯＳ-ＦＥＴ４のゲート端子
に付与する第１の駆動回路１７と、ＰＷＭ変調回路１６
のＰＷＭパルス信号の反転信号を出力する反転器１８
と、反転器１８の出力信号を第２の制御パルス信号ＶG2
として第２のＭＯＳ-ＦＥＴ５のゲート端子に付与する
第２の駆動回路１９とが設けられている。
【０００４】図５に示す共振型ＤＣ−ＤＣコンバータの
動作は次の通りである。制御回路１１により第１及び第
２のＭＯＳ-ＦＥＴ４、５の各ゲート端子に互いに逆位
相の第１及び第２の制御パルス信号ＶG1、ＶG2を付与し
て第１及び第２のＭＯＳ-ＦＥＴ４、５を交互にオン・
オフ動作させると、トランス３内の漏洩インダクタンス
と電流共振用コンデンサ６との共振作用によりトランス
３の１次巻線３aに正弦波状の共振電流が流れる。この
ときの第１、第２のＭＯＳ-ＦＥＴ４、５に流れる電流
ＩD1、ＩD2及び電流共振用コンデンサ６に流れる電流Ｉ
CR及び電流共振用コンデンサ６の両端の電圧ＶCRの波形
をそれぞれ図７(Ｃ)、(Ｄ)、(Ｅ)及び(Ｆ)に示す。ま
た、第１又は第２のＭＯＳ-ＦＥＴ４、５のターンオフ
時には、トランス３の１次巻線３aと第１又は第２のＭ
ＯＳ-ＦＥＴ４、５内の寄生コンデンサ４a、５aとが共
振して各ＭＯＳ-ＦＥＴ４、５のドレイン−ソース端子
間の電圧ＶDS1、ＶDS2がそれぞれ図７(Ａ)及び(Ｂ)に示
すように０Ｖから緩やかに上昇する。更に、トランス３
の１次巻線３aに流れる電流により２次巻線３bに電圧が
誘起され、この誘起電圧は２つの整流ダイオード７、８
と平滑コンデンサ９とから成る整流平滑回路により整流
平滑されて負荷１０に直流出力電圧ＶOが供給される。
なお、第１及び第２のＭＯＳ-ＦＥＴ４、５の各ゲート
端子に付与する第１及び第２の制御パルス信号ＶG1、Ｖ
G2は、制御回路１１により負荷１０の端子電圧、即ち直
流出力電圧ＶOに応じてパルス幅変調（ＰＷＭ）されて
オン幅が制御され、負荷１０に供給される直流出力電圧
ＶOが一定値に保持される。
動作は次の通りである。制御回路１１により第１及び第
２のＭＯＳ-ＦＥＴ４、５の各ゲート端子に互いに逆位
相の第１及び第２の制御パルス信号ＶG1、ＶG2を付与し
て第１及び第２のＭＯＳ-ＦＥＴ４、５を交互にオン・
オフ動作させると、トランス３内の漏洩インダクタンス
と電流共振用コンデンサ６との共振作用によりトランス
３の１次巻線３aに正弦波状の共振電流が流れる。この
ときの第１、第２のＭＯＳ-ＦＥＴ４、５に流れる電流
ＩD1、ＩD2及び電流共振用コンデンサ６に流れる電流Ｉ
CR及び電流共振用コンデンサ６の両端の電圧ＶCRの波形
をそれぞれ図７(Ｃ)、(Ｄ)、(Ｅ)及び(Ｆ)に示す。ま
た、第１又は第２のＭＯＳ-ＦＥＴ４、５のターンオフ
時には、トランス３の１次巻線３aと第１又は第２のＭ
ＯＳ-ＦＥＴ４、５内の寄生コンデンサ４a、５aとが共
振して各ＭＯＳ-ＦＥＴ４、５のドレイン−ソース端子
間の電圧ＶDS1、ＶDS2がそれぞれ図７(Ａ)及び(Ｂ)に示
すように０Ｖから緩やかに上昇する。更に、トランス３
の１次巻線３aに流れる電流により２次巻線３bに電圧が
誘起され、この誘起電圧は２つの整流ダイオード７、８
と平滑コンデンサ９とから成る整流平滑回路により整流
平滑されて負荷１０に直流出力電圧ＶOが供給される。
なお、第１及び第２のＭＯＳ-ＦＥＴ４、５の各ゲート
端子に付与する第１及び第２の制御パルス信号ＶG1、Ｖ
G2は、制御回路１１により負荷１０の端子電圧、即ち直
流出力電圧ＶOに応じてパルス幅変調（ＰＷＭ）されて
オン幅が制御され、負荷１０に供給される直流出力電圧
ＶOが一定値に保持される。
【０００５】図５の共振型ＤＣ−ＤＣコンバータでは、
第１及び第２のＭＯＳ-ＦＥＴ４、５のターンオン時の
スイッチング電流波形の立上りが正弦波状となるので、
第１及び第２のＭＯＳ-ＦＥＴ４、５のターンオン時に
おいてゼロ電流スイッチング（ＺＣＳ）となる。また、
第１及び第２のＭＯＳ-ＦＥＴ４、５のターンオフ時の
スイッチング電圧波形の立上りが緩やかになるので、第
１及び第２のＭＯＳ-ＦＥＴ４、５のターンオフ時にお
いてゼロ電圧スイッチング（ＺＶＳ）となる。これによ
り、第１及び第２のＭＯＳ-ＦＥＴ４、５のオン・オフ
動作時におけるスイッチング損失が低減される。
第１及び第２のＭＯＳ-ＦＥＴ４、５のターンオン時の
スイッチング電流波形の立上りが正弦波状となるので、
第１及び第２のＭＯＳ-ＦＥＴ４、５のターンオン時に
おいてゼロ電流スイッチング（ＺＣＳ）となる。また、
第１及び第２のＭＯＳ-ＦＥＴ４、５のターンオフ時の
スイッチング電圧波形の立上りが緩やかになるので、第
１及び第２のＭＯＳ-ＦＥＴ４、５のターンオフ時にお
いてゼロ電圧スイッチング（ＺＶＳ）となる。これによ
り、第１及び第２のＭＯＳ-ＦＥＴ４、５のオン・オフ
動作時におけるスイッチング損失が低減される。
【０００６】
【発明が解決しようとする課題】ところで、図５に示す
共振型ＤＣ−ＤＣコンバータでは、負荷１０のインピー
ダンスが低くなると、第１及び第２のＭＯＳ-ＦＥＴ
４、５のスイッチング電流ＩD1、ＩD2の各波形がそれぞ
れ図８(Ｃ)及び(Ｄ)に示すようになり、第１及び第２の
ＭＯＳ-ＦＥＴ４、５のスイッチング電圧ＶDS1、ＶDS2
の各波形がそれぞれ図８(Ａ)及び(Ｂ)に示すようになる
が、この状態ではゼロ電流スイッチング及びゼロ電圧ス
イッチングとなっているので、第１及び第２のＭＯＳ-
ＦＥＴ４、５のオン・オフ動作時におけるスイッチング
損失は少ない。ところが、前記の場合よりも更に負荷１
０のインピーダンスが低くなり過負荷状態となると、図
９(Ｃ)及び(Ｄ)に示すように第１及び第２のＭＯＳ-Ｆ
ＥＴ４、５のオン期間の終了寸前にそれぞれ負方向に電
流ＩD1、ＩD2が流れ始める。この状態では、第１又は第
２のＭＯＳ-ＦＥＴ４、５のターンオフ時においてトラ
ンス３の１次巻線３aと第１又は第２のＭＯＳ-ＦＥＴ
４、５内の寄生コンデンサ４a、５aとが共振せず、各Ｍ
ＯＳ-ＦＥＴ４、５のスイッチング電圧波形の立上りが
図９(Ａ)及び(Ｂ)に示すように急峻となるため、ゼロ電
圧スイッチングとならず、膨大なスイッチング損失が発
生する。また、負荷１０のインピーダンスが図８と図９
の中間の値である場合は、図１０(Ｃ)及び(Ｄ)に示すよ
うに第１及び第２のＭＯＳ-ＦＥＴ４、５の電流ＩD1、
ＩD2が常に正方向に流れるが、第１及び第２のＭＯＳ-
ＦＥＴ４、５のターンオフ時において各ＭＯＳ-ＦＥＴ
４、５の電圧ＶDS1、ＶDS2が図１０(Ａ)及び(Ｂ)に示す
ように２つの直流電源１、２の全電圧Ｅに略等しくなら
ないため、スイッチング電圧波形の立上り付近が振動
し、ゼロ電圧スイッチングとならない部分が生じる。し
たがって、図５に示す共振型ＤＣ−ＤＣコンバータで
は、負荷１０が過負荷状態又は第１、第２のＭＯＳ-Ｆ
ＥＴ４、５のターンオフ時における各ＭＯＳ-ＦＥＴ
４、５の電圧ＶDS1、ＶDS2が直流電源１、２の全電圧Ｅ
と異なる場合において、ゼロ電圧スイッチングが不確実
となり、スイッチング損失が増大する欠点があった。
共振型ＤＣ−ＤＣコンバータでは、負荷１０のインピー
ダンスが低くなると、第１及び第２のＭＯＳ-ＦＥＴ
４、５のスイッチング電流ＩD1、ＩD2の各波形がそれぞ
れ図８(Ｃ)及び(Ｄ)に示すようになり、第１及び第２の
ＭＯＳ-ＦＥＴ４、５のスイッチング電圧ＶDS1、ＶDS2
の各波形がそれぞれ図８(Ａ)及び(Ｂ)に示すようになる
が、この状態ではゼロ電流スイッチング及びゼロ電圧ス
イッチングとなっているので、第１及び第２のＭＯＳ-
ＦＥＴ４、５のオン・オフ動作時におけるスイッチング
損失は少ない。ところが、前記の場合よりも更に負荷１
０のインピーダンスが低くなり過負荷状態となると、図
９(Ｃ)及び(Ｄ)に示すように第１及び第２のＭＯＳ-Ｆ
ＥＴ４、５のオン期間の終了寸前にそれぞれ負方向に電
流ＩD1、ＩD2が流れ始める。この状態では、第１又は第
２のＭＯＳ-ＦＥＴ４、５のターンオフ時においてトラ
ンス３の１次巻線３aと第１又は第２のＭＯＳ-ＦＥＴ
４、５内の寄生コンデンサ４a、５aとが共振せず、各Ｍ
ＯＳ-ＦＥＴ４、５のスイッチング電圧波形の立上りが
図９(Ａ)及び(Ｂ)に示すように急峻となるため、ゼロ電
圧スイッチングとならず、膨大なスイッチング損失が発
生する。また、負荷１０のインピーダンスが図８と図９
の中間の値である場合は、図１０(Ｃ)及び(Ｄ)に示すよ
うに第１及び第２のＭＯＳ-ＦＥＴ４、５の電流ＩD1、
ＩD2が常に正方向に流れるが、第１及び第２のＭＯＳ-
ＦＥＴ４、５のターンオフ時において各ＭＯＳ-ＦＥＴ
４、５の電圧ＶDS1、ＶDS2が図１０(Ａ)及び(Ｂ)に示す
ように２つの直流電源１、２の全電圧Ｅに略等しくなら
ないため、スイッチング電圧波形の立上り付近が振動
し、ゼロ電圧スイッチングとならない部分が生じる。し
たがって、図５に示す共振型ＤＣ−ＤＣコンバータで
は、負荷１０が過負荷状態又は第１、第２のＭＯＳ-Ｆ
ＥＴ４、５のターンオフ時における各ＭＯＳ-ＦＥＴ
４、５の電圧ＶDS1、ＶDS2が直流電源１、２の全電圧Ｅ
と異なる場合において、ゼロ電圧スイッチングが不確実
となり、スイッチング損失が増大する欠点があった。
【０００７】そこで、本発明は負荷の状態に関わらずゼ
ロ電圧・ゼロ電流スイッチングを確実にしてスイッチン
グ損失を低減できる共振型ＤＣ−ＤＣコンバータを提供
することを目的とする。
ロ電圧・ゼロ電流スイッチングを確実にしてスイッチン
グ損失を低減できる共振型ＤＣ−ＤＣコンバータを提供
することを目的とする。
【０００８】
【課題を解決するための手段】本発明による共振型ＤＣ
−ＤＣコンバータは、直流電源(1, 2)と、直流電源(1,
2)の両端に直列接続された第１及び第２のスイッチング
素子(4, 5)と、第１及び第２のスイッチング素子(4, 5)
の各々に対して直列に接続されたトランス(3)の１次巻
線(3a)及び電流共振用コンデンサ(6)と、トランス(3)の
２次巻線(3b)に接続された整流平滑回路(7, 8, 9)とを
備えている。第１及び第２のスイッチング素子(4, 5)を
交互にオン・オフ動作させることによりトランス(3)の
２次巻線(3b)から整流平滑回路(7, 8, 9)を介して負荷
(10)に直流出力を供給することができる。本発明では、
負荷(10)が過負荷状態となり、第１又は第２のスイッチ
ング素子(4, 5)、トランス(3)の１次巻線(3a)及び電流
共振用コンデンサ(6)で構成される閉回路中に流れる電
流を検出してその検出値が基準電流値以下となるとき
に、電流共振用コンデンサ(6)の電圧の極性に対応して
第１又は第２のスイッチング素子(4, 5)を強制的にオン
状態からオフ状態に切り替える。これにより、閉回路が
共振して第１又は第２のスイッチング素子(4, 5)の電圧
が０Ｖから緩やかに上昇するので、負荷(10)の状態に関
わらず、ターンオフすべきスイッチング素子(4, 5)を正
確にターンオフできるので、より正確に第１及び第２の
スイッチング素子(4, 5)のゼロ電圧・ゼロ電流スイッチ
ングを行い、スイッチング損失を低減することができ
る。
−ＤＣコンバータは、直流電源(1, 2)と、直流電源(1,
2)の両端に直列接続された第１及び第２のスイッチング
素子(4, 5)と、第１及び第２のスイッチング素子(4, 5)
の各々に対して直列に接続されたトランス(3)の１次巻
線(3a)及び電流共振用コンデンサ(6)と、トランス(3)の
２次巻線(3b)に接続された整流平滑回路(7, 8, 9)とを
備えている。第１及び第２のスイッチング素子(4, 5)を
交互にオン・オフ動作させることによりトランス(3)の
２次巻線(3b)から整流平滑回路(7, 8, 9)を介して負荷
(10)に直流出力を供給することができる。本発明では、
負荷(10)が過負荷状態となり、第１又は第２のスイッチ
ング素子(4, 5)、トランス(3)の１次巻線(3a)及び電流
共振用コンデンサ(6)で構成される閉回路中に流れる電
流を検出してその検出値が基準電流値以下となるとき
に、電流共振用コンデンサ(6)の電圧の極性に対応して
第１又は第２のスイッチング素子(4, 5)を強制的にオン
状態からオフ状態に切り替える。これにより、閉回路が
共振して第１又は第２のスイッチング素子(4, 5)の電圧
が０Ｖから緩やかに上昇するので、負荷(10)の状態に関
わらず、ターンオフすべきスイッチング素子(4, 5)を正
確にターンオフできるので、より正確に第１及び第２の
スイッチング素子(4, 5)のゼロ電圧・ゼロ電流スイッチ
ングを行い、スイッチング損失を低減することができ
る。
【０００９】本発明の実施の形態による共振型ＤＣ−Ｄ
Ｃコンバータは、第１又は第２のスイッチング素子(4,
5)、トランス(3)の１次巻線(3a)及び電流共振用コンデ
ンサ(6)で構成される閉回路中に流れる電流を検出する
電流検出用抵抗(21, 22)と、基準電流値に対応する基準
電圧を発生する基準電圧発生回路(25)と、電流検出用抵
抗(21, 22)により検出された電流に対応する電圧と基準
電圧発生回路(25)の基準電圧とを比較するコンパレータ
(26)と、電流共振用コンデンサ(6)の電圧の極性を判別
してその極性により高レベル又は低レベルの出力を発生
する極性判別回路(27)と、コンパレータ(26)及び極性判
別回路(27)の出力を受信して、電流検出用抵抗(21, 22)
により検出された電流が基準電流値以下となると、第１
又は第２のスイッチング素子(4, 5)を強制的にオン状態
からオフ状態に切り替えるオフ信号発生回路(28)とを備
えている。負荷(10)が過負荷状態となり、第１又は第２
のスイッチング素子(4, 5)、トランス(3)の１次巻線(3
a)及び電流共振用コンデンサ(6)で構成される閉回路中
に流れる基準電流値以下の電流を電流検出用抵抗(21, 2
2)が検出したとき、コンパレータ(26)が出力を発生す
る。この場合に、第１又は第２のスイッチング素子(4,
5)、トランス(3)の１次巻線(3a)及び電流共振用コンデ
ンサ(6)で構成される閉回路中に流れる電流を検出して
その検出値が基準電流値以下となるときに、電流共振用
コンデンサ(6)の電圧の極性に対応して第１又は第２の
スイッチング素子(4,5)を強制的にオン状態からオフ状
態に切り替える。極性判別回路(27)は、電流共振用コン
デンサ(6)の電圧の極性を判別してその極性により高レ
ベル又は低レベルの出力を発生し、オフ信号発生回路(2
8)は、コンパレータ(26)及び極性判別回路(27)の出力を
受信して、極性判別回路(27)の高レベル又は低レベルの
出力により第１又は第２のスイッチング素子(4, 5)を強
制的にオン状態からオフ状態に切り替える。基準電圧発
生回路(25)の基準電圧は、直流電源(1, 2)の電圧及び電
流共振用コンデンサ(6)の電圧により補正される。基準
電圧発生回路(25)は、直流電源(1, 2)の電圧及び電流共
振用コンデンサ(6)の電圧により補正される基準電流値
に対応する基準電圧(ＶR2)を発生してコンパレータ(26)
に送出するので、入力電圧が変動しても常時正確な基準
電流値が得られ、ゼロ電圧・ゼロ電流スイッチングがよ
り確実になり、スイッチング損失をより確実に低減する
ことができる。
Ｃコンバータは、第１又は第２のスイッチング素子(4,
5)、トランス(3)の１次巻線(3a)及び電流共振用コンデ
ンサ(6)で構成される閉回路中に流れる電流を検出する
電流検出用抵抗(21, 22)と、基準電流値に対応する基準
電圧を発生する基準電圧発生回路(25)と、電流検出用抵
抗(21, 22)により検出された電流に対応する電圧と基準
電圧発生回路(25)の基準電圧とを比較するコンパレータ
(26)と、電流共振用コンデンサ(6)の電圧の極性を判別
してその極性により高レベル又は低レベルの出力を発生
する極性判別回路(27)と、コンパレータ(26)及び極性判
別回路(27)の出力を受信して、電流検出用抵抗(21, 22)
により検出された電流が基準電流値以下となると、第１
又は第２のスイッチング素子(4, 5)を強制的にオン状態
からオフ状態に切り替えるオフ信号発生回路(28)とを備
えている。負荷(10)が過負荷状態となり、第１又は第２
のスイッチング素子(4, 5)、トランス(3)の１次巻線(3
a)及び電流共振用コンデンサ(6)で構成される閉回路中
に流れる基準電流値以下の電流を電流検出用抵抗(21, 2
2)が検出したとき、コンパレータ(26)が出力を発生す
る。この場合に、第１又は第２のスイッチング素子(4,
5)、トランス(3)の１次巻線(3a)及び電流共振用コンデ
ンサ(6)で構成される閉回路中に流れる電流を検出して
その検出値が基準電流値以下となるときに、電流共振用
コンデンサ(6)の電圧の極性に対応して第１又は第２の
スイッチング素子(4,5)を強制的にオン状態からオフ状
態に切り替える。極性判別回路(27)は、電流共振用コン
デンサ(6)の電圧の極性を判別してその極性により高レ
ベル又は低レベルの出力を発生し、オフ信号発生回路(2
8)は、コンパレータ(26)及び極性判別回路(27)の出力を
受信して、極性判別回路(27)の高レベル又は低レベルの
出力により第１又は第２のスイッチング素子(4, 5)を強
制的にオン状態からオフ状態に切り替える。基準電圧発
生回路(25)の基準電圧は、直流電源(1, 2)の電圧及び電
流共振用コンデンサ(6)の電圧により補正される。基準
電圧発生回路(25)は、直流電源(1, 2)の電圧及び電流共
振用コンデンサ(6)の電圧により補正される基準電流値
に対応する基準電圧(ＶR2)を発生してコンパレータ(26)
に送出するので、入力電圧が変動しても常時正確な基準
電流値が得られ、ゼロ電圧・ゼロ電流スイッチングがよ
り確実になり、スイッチング損失をより確実に低減する
ことができる。
【００１０】
【発明の実施の形態】以下、本発明による共振型ＤＣ−
ＤＣコンバータの一実施形態を図１〜図４に基づいて説
明する。但し、図１及び図２ではそれぞれ図５及び図６
に示す箇所と実質的に同一の部分には同一の符号を付
し、その説明を省略する。本実施形態の共振型ＤＣ−Ｄ
Ｃコンバータは、図１に示すように、図５に示す共振型
ＤＣ−ＤＣコンバータにおいて、第１又は第２のＭＯＳ
-ＦＥＴ４、５及びトランス３の１次巻線３a及び電流共
振用コンデンサ６で構成される閉回路中に流れる電流Ｉ
D1、ＩD2をその電流に対応する電圧として検出する第１
及び第２の電流検出用抵抗２１、２２をそれぞれ第１及
び第２のＭＯＳ-ＦＥＴ４、５と直列に接続し、第１又
は第２の電流検出用抵抗２１、２２の検出電圧が基準電
流値に対応する基準電圧ＶR2以下でかつ電流共振用コン
デンサ６の電圧ＶCRの極性が正（図示の極性）又は負で
あるときにオン状態にある第１又は第２のＭＯＳ-ＦＥ
Ｔ４、５を強制的にオフ状態に切り替えるオン幅制限回
路２３（図２）を図６に示す制御回路１１内に追加した
ものである。オン幅制限回路２３は、図２に示すよう
に、２つの直流電源１、２の各電圧Ｅ1、Ｅ2の和電圧Ｅ
を出力する加算回路２４と、加算回路２４の出力電圧Ｅ
及び電流共振用コンデンサ６の電圧ＶCRに基づいて基準
電流値に対応する基準電圧ＶR2を発生する基準電圧発生
回路２５と、第１又は第２の電流検出用抵抗２１、２２
の検出電圧と基準電圧発生回路２５の基準電圧ＶR2とを
比較しかつ第１又は第２の電流検出用抵抗２１、２２の
検出電圧が基準電圧発生回路２５の基準電圧ＶR2以下と
なるときに高レベルの電圧信号を出力するコンパレータ
２６と、電流共振用コンデンサ６の電圧ＶCRの極性が正
であるときに高レベルの電圧信号を出力しかつ負である
ときに低レベルの電圧信号を出力する極性判別回路２７
と、コンパレータ２６及び極性判別回路２７の各出力信
号の電圧が共に高レベルのときに第１の駆動回路１７に
オフ信号を出力しかつコンパレータ２６及び極性判別回
路２７の各出力信号の電圧がそれぞれ高レベル及び低レ
ベルのときに第２の駆動回路１９にオフ信号を出力する
オフ信号発生回路２８とから構成されている。その他の
構成は、図５及び図６に示す共振型ＤＣ−ＤＣコンバー
タと略同一である。
ＤＣコンバータの一実施形態を図１〜図４に基づいて説
明する。但し、図１及び図２ではそれぞれ図５及び図６
に示す箇所と実質的に同一の部分には同一の符号を付
し、その説明を省略する。本実施形態の共振型ＤＣ−Ｄ
Ｃコンバータは、図１に示すように、図５に示す共振型
ＤＣ−ＤＣコンバータにおいて、第１又は第２のＭＯＳ
-ＦＥＴ４、５及びトランス３の１次巻線３a及び電流共
振用コンデンサ６で構成される閉回路中に流れる電流Ｉ
D1、ＩD2をその電流に対応する電圧として検出する第１
及び第２の電流検出用抵抗２１、２２をそれぞれ第１及
び第２のＭＯＳ-ＦＥＴ４、５と直列に接続し、第１又
は第２の電流検出用抵抗２１、２２の検出電圧が基準電
流値に対応する基準電圧ＶR2以下でかつ電流共振用コン
デンサ６の電圧ＶCRの極性が正（図示の極性）又は負で
あるときにオン状態にある第１又は第２のＭＯＳ-ＦＥ
Ｔ４、５を強制的にオフ状態に切り替えるオン幅制限回
路２３（図２）を図６に示す制御回路１１内に追加した
ものである。オン幅制限回路２３は、図２に示すよう
に、２つの直流電源１、２の各電圧Ｅ1、Ｅ2の和電圧Ｅ
を出力する加算回路２４と、加算回路２４の出力電圧Ｅ
及び電流共振用コンデンサ６の電圧ＶCRに基づいて基準
電流値に対応する基準電圧ＶR2を発生する基準電圧発生
回路２５と、第１又は第２の電流検出用抵抗２１、２２
の検出電圧と基準電圧発生回路２５の基準電圧ＶR2とを
比較しかつ第１又は第２の電流検出用抵抗２１、２２の
検出電圧が基準電圧発生回路２５の基準電圧ＶR2以下と
なるときに高レベルの電圧信号を出力するコンパレータ
２６と、電流共振用コンデンサ６の電圧ＶCRの極性が正
であるときに高レベルの電圧信号を出力しかつ負である
ときに低レベルの電圧信号を出力する極性判別回路２７
と、コンパレータ２６及び極性判別回路２７の各出力信
号の電圧が共に高レベルのときに第１の駆動回路１７に
オフ信号を出力しかつコンパレータ２６及び極性判別回
路２７の各出力信号の電圧がそれぞれ高レベル及び低レ
ベルのときに第２の駆動回路１９にオフ信号を出力する
オフ信号発生回路２８とから構成されている。その他の
構成は、図５及び図６に示す共振型ＤＣ−ＤＣコンバー
タと略同一である。
【００１１】図１において第１のＭＯＳ-ＦＥＴ４がタ
ーンオフしかつ第２のＭＯＳ-ＦＥＴ５がターンオンす
る時点（ｔ1）における等価回路を図３に示す。図３に
おいて、Ｌはトランス３の１次側のインダクタンス、Ｃ
Rは電流共振用コンデンサ６の静電容量、ＣQは第１及び
第２のＭＯＳ-ＦＥＴ４、５内の寄生コンデンサ４a、５
aの静電容量ＣQ1、ＣQ2の並列合成容量（即ち、ＣQ＝Ｃ
Q1＋ＣQ2）、Ｅは２つの直流電源１、２の電圧Ｅ1、Ｅ2
の全電圧（即ち、Ｅ＝Ｅ1＋Ｅ2）を示す。更に、電流共
振用コンデンサ６の電圧をＶCRとすると、図３に示す等
価回路は図４に示す通りになる。ここで、ＶCR＋ＶCQ＝
ＶC（但し、ＶCQは前記の合成容量ＣQの電圧）とする
と、次の数１に示す式の関係が成り立つ。
ーンオフしかつ第２のＭＯＳ-ＦＥＴ５がターンオンす
る時点（ｔ1）における等価回路を図３に示す。図３に
おいて、Ｌはトランス３の１次側のインダクタンス、Ｃ
Rは電流共振用コンデンサ６の静電容量、ＣQは第１及び
第２のＭＯＳ-ＦＥＴ４、５内の寄生コンデンサ４a、５
aの静電容量ＣQ1、ＣQ2の並列合成容量（即ち、ＣQ＝Ｃ
Q1＋ＣQ2）、Ｅは２つの直流電源１、２の電圧Ｅ1、Ｅ2
の全電圧（即ち、Ｅ＝Ｅ1＋Ｅ2）を示す。更に、電流共
振用コンデンサ６の電圧をＶCRとすると、図３に示す等
価回路は図４に示す通りになる。ここで、ＶCR＋ＶCQ＝
ＶC（但し、ＶCQは前記の合成容量ＣQの電圧）とする
と、次の数１に示す式の関係が成り立つ。
【数１】 但し、上式においてＣは第１及び第２のＭＯＳ-ＦＥＴ
４、５内の寄生コンデンサ４a、５aの静電容量ＣQ1、Ｃ
Q2の並列合成容量ＣQと電流共振用コンデンサ６の静電
容量ＣRの直列合成容量、即ちＣ＝(ＣQ＊ＣR)／(ＣQ＋
ＣR)を示す。ここで、第１のＭＯＳ-ＦＥＴ４のターン
オフ時においてゼロ電圧スイッチングとなるためには、
図１０に示すように第１のＭＯＳ-ＦＥＴ４のドレイン
−ソース間の電圧ＶDS1、即ち前記の合成容量ＣQの電圧
ＶCQが２つの直流電源１、２の全電圧Ｅに等しくなるこ
とが必要であるから、数１に示す式は次の数２に示す式
のように表すことができる。
４、５内の寄生コンデンサ４a、５aの静電容量ＣQ1、Ｃ
Q2の並列合成容量ＣQと電流共振用コンデンサ６の静電
容量ＣRの直列合成容量、即ちＣ＝(ＣQ＊ＣR)／(ＣQ＋
ＣR)を示す。ここで、第１のＭＯＳ-ＦＥＴ４のターン
オフ時においてゼロ電圧スイッチングとなるためには、
図１０に示すように第１のＭＯＳ-ＦＥＴ４のドレイン
−ソース間の電圧ＶDS1、即ち前記の合成容量ＣQの電圧
ＶCQが２つの直流電源１、２の全電圧Ｅに等しくなるこ
とが必要であるから、数１に示す式は次の数２に示す式
のように表すことができる。
【数２】 上記の数２に示す式より、第１のＭＯＳ-ＦＥＴ４に流
れる電流ＩD1は次の数３に示す式の通りになる。
れる電流ＩD1は次の数３に示す式の通りになる。
【数３】 一般に、電流共振用コンデンサ６の静電容量ＣRは前記
の合成容量ＣQよりもはるかに大きいから、数３に示す
式は次の数４に示す式のように表すことができる。
の合成容量ＣQよりもはるかに大きいから、数３に示す
式は次の数４に示す式のように表すことができる。
【数４】 したがって、上記の数４の式で示される電流ＩD1の値以
上で第１のＭＯＳ-ＦＥＴ４をターンオフすれば、第１
のＭＯＳ-ＦＥＴ４のドレイン−ソース間の電圧ＶDS1が
０Ｖより緩やかに上昇し、ゼロ電圧スイッチングとな
る。これと同様に、図１において第２のＭＯＳ-ＦＥＴ
５がターンオフしかつ第１のＭＯＳ-ＦＥＴ４がターン
オンする時点においても、上記の数１〜数４に示す式と
略同様の数式が成立するので、前記と同様に第２のＭＯ
Ｓ-ＦＥＴ５をターンオフすることにより、第２のＭＯ
Ｓ-ＦＥＴ５をゼロ電圧スイッチングとすることができ
る。図２に示すオン幅制限回路２３内の基準電圧発生回
路２５では、上記の数４の式で示される電流ＩD1(ＩD2)
の値を基準電流値としてこの基準電流値に対応する基準
電圧ＶR2を直流電源１、２の全電圧Ｅ及び電流共振用コ
ンデンサ６の電圧ＶCRにより常時補正している。
上で第１のＭＯＳ-ＦＥＴ４をターンオフすれば、第１
のＭＯＳ-ＦＥＴ４のドレイン−ソース間の電圧ＶDS1が
０Ｖより緩やかに上昇し、ゼロ電圧スイッチングとな
る。これと同様に、図１において第２のＭＯＳ-ＦＥＴ
５がターンオフしかつ第１のＭＯＳ-ＦＥＴ４がターン
オンする時点においても、上記の数１〜数４に示す式と
略同様の数式が成立するので、前記と同様に第２のＭＯ
Ｓ-ＦＥＴ５をターンオフすることにより、第２のＭＯ
Ｓ-ＦＥＴ５をゼロ電圧スイッチングとすることができ
る。図２に示すオン幅制限回路２３内の基準電圧発生回
路２５では、上記の数４の式で示される電流ＩD1(ＩD2)
の値を基準電流値としてこの基準電流値に対応する基準
電圧ＶR2を直流電源１、２の全電圧Ｅ及び電流共振用コ
ンデンサ６の電圧ＶCRにより常時補正している。
【００１２】次に、上記の構成における共振型ＤＣ−Ｄ
Ｃコンバータの動作を説明する。負荷１０が過負荷状態
となり、第１(第２)の電流検出用抵抗２１(２２)により
検出される第１(第２)のＭＯＳ-ＦＥＴ４(５)に流れる
電流ＩD1(ＩD2)に対応する電圧が基準電圧発生回路２５
の基準電圧ＶR2以下になると、コンパレータ２６から高
レベルの電圧信号が出力される。また、電流共振用コン
デンサ６の電圧ＶCRの極性が正、即ち第１のＭＯＳ-Ｆ
ＥＴ４がオン状態からオフ状態になるときは極性判別回
路２７から高レベルの電圧信号が出力され、電流共振用
コンデンサ６の電圧ＶCRの極性が負、即ち第２のＭＯＳ
-ＦＥＴ５がオン状態からオフ状態になるときは極性判
別回路２７から低レベルの電圧信号が出力される。コン
パレータ２６及び極性判別回路２７からの出力信号の電
圧が共に高レベルのときは、オフ信号発生回路２８から
第１の駆動回路１７にオフ信号が出力され、第１のＭＯ
Ｓ-ＦＥＴ４が強制的にオン状態からオフ状態に切り替
えられる。また、コンパレータ２６及び極性判別回路２
７からの出力信号の電圧がそれぞれ高レベル及び低レベ
ルのときは、オフ信号発生回路２８から第２の駆動回路
１９にオフ信号が出力され、第２のＭＯＳ-ＦＥＴ５が
強制的にオン状態からオフ状態に切り替えられる。これ
により、第１又は第２のＭＯＳ-ＦＥＴ４、５に流れる
電流ＩD1、ＩD2に対応する電圧が基準電圧発生回路２５
の基準電圧ＶR2以下となったとき、第１又は第２のＭＯ
Ｓ-ＦＥＴ４、５をターンオフさせることができる。こ
のため、第１又は第２のＭＯＳ-ＦＥＴ４、５のドレイ
ン−ソース間の電圧ＶDS1、ＶDS2が０Ｖより緩やかに上
昇し、ゼロ電圧スイッチングとなる。なお、負荷１０が
通常の場合又は負荷１０が過負荷状態でかつ第１(第２)
のＭＯＳ-ＦＥＴ４(５)がターンオフするとき以外の動
作については、図５に示す場合と略同様であるので説明
は省略する。
Ｃコンバータの動作を説明する。負荷１０が過負荷状態
となり、第１(第２)の電流検出用抵抗２１(２２)により
検出される第１(第２)のＭＯＳ-ＦＥＴ４(５)に流れる
電流ＩD1(ＩD2)に対応する電圧が基準電圧発生回路２５
の基準電圧ＶR2以下になると、コンパレータ２６から高
レベルの電圧信号が出力される。また、電流共振用コン
デンサ６の電圧ＶCRの極性が正、即ち第１のＭＯＳ-Ｆ
ＥＴ４がオン状態からオフ状態になるときは極性判別回
路２７から高レベルの電圧信号が出力され、電流共振用
コンデンサ６の電圧ＶCRの極性が負、即ち第２のＭＯＳ
-ＦＥＴ５がオン状態からオフ状態になるときは極性判
別回路２７から低レベルの電圧信号が出力される。コン
パレータ２６及び極性判別回路２７からの出力信号の電
圧が共に高レベルのときは、オフ信号発生回路２８から
第１の駆動回路１７にオフ信号が出力され、第１のＭＯ
Ｓ-ＦＥＴ４が強制的にオン状態からオフ状態に切り替
えられる。また、コンパレータ２６及び極性判別回路２
７からの出力信号の電圧がそれぞれ高レベル及び低レベ
ルのときは、オフ信号発生回路２８から第２の駆動回路
１９にオフ信号が出力され、第２のＭＯＳ-ＦＥＴ５が
強制的にオン状態からオフ状態に切り替えられる。これ
により、第１又は第２のＭＯＳ-ＦＥＴ４、５に流れる
電流ＩD1、ＩD2に対応する電圧が基準電圧発生回路２５
の基準電圧ＶR2以下となったとき、第１又は第２のＭＯ
Ｓ-ＦＥＴ４、５をターンオフさせることができる。こ
のため、第１又は第２のＭＯＳ-ＦＥＴ４、５のドレイ
ン−ソース間の電圧ＶDS1、ＶDS2が０Ｖより緩やかに上
昇し、ゼロ電圧スイッチングとなる。なお、負荷１０が
通常の場合又は負荷１０が過負荷状態でかつ第１(第２)
のＭＯＳ-ＦＥＴ４(５)がターンオフするとき以外の動
作については、図５に示す場合と略同様であるので説明
は省略する。
【００１３】以上のように、本実施例では負荷１０が過
負荷状態となり第１又は第２のＭＯＳ-ＦＥＴ４、５に
流れる電流ＩD1、ＩD2に対応する電圧が基準電圧ＶR2以
下でかつ電流共振用コンデンサ６の電圧ＶCRの極性が正
又は負であるときにオン幅制限回路２３により第１又は
第２のＭＯＳ-ＦＥＴ４、５を強制的にオン状態からオ
フ状態に切り替えることにより、トランス３の１次側の
インダクタンス及び第１又は第２の寄生コンデンサ４
a、５aが共振して第１又は第２のＭＯＳ-ＦＥＴ４、５
の電圧が０Ｖから緩やかに上昇する。このため、負荷１
０の状態に関わらずゼロ電圧・ゼロ電流スイッチングが
確実かつ正確になり、スイッチング損失を低減すること
ができる。また、オン幅制限回路２３内の基準電圧発生
回路２５から出力される基準電圧ＶR2が直流電源１、２
の全電圧Ｅ及び電流共振用コンデンサ６の電圧ＶCRに応
じて常時補正されるので、入力電圧が変動する場合にお
いても常時正確な基準電圧ＶR2が得られ、ゼロ電圧・ゼ
ロ電流スイッチングをより確実にしてスイッチング損失
をより確実に低減することができる。
負荷状態となり第１又は第２のＭＯＳ-ＦＥＴ４、５に
流れる電流ＩD1、ＩD2に対応する電圧が基準電圧ＶR2以
下でかつ電流共振用コンデンサ６の電圧ＶCRの極性が正
又は負であるときにオン幅制限回路２３により第１又は
第２のＭＯＳ-ＦＥＴ４、５を強制的にオン状態からオ
フ状態に切り替えることにより、トランス３の１次側の
インダクタンス及び第１又は第２の寄生コンデンサ４
a、５aが共振して第１又は第２のＭＯＳ-ＦＥＴ４、５
の電圧が０Ｖから緩やかに上昇する。このため、負荷１
０の状態に関わらずゼロ電圧・ゼロ電流スイッチングが
確実かつ正確になり、スイッチング損失を低減すること
ができる。また、オン幅制限回路２３内の基準電圧発生
回路２５から出力される基準電圧ＶR2が直流電源１、２
の全電圧Ｅ及び電流共振用コンデンサ６の電圧ＶCRに応
じて常時補正されるので、入力電圧が変動する場合にお
いても常時正確な基準電圧ＶR2が得られ、ゼロ電圧・ゼ
ロ電流スイッチングをより確実にしてスイッチング損失
をより確実に低減することができる。
【００１４】本発明の実施態様は前記の実施形態に限定
されず、種々の変更が可能である。例えば、上記の実施
形態では第１及び第２のＭＯＳ-ＦＥＴ４、５の接続点
と２つの直流電源１、２の接続点との間にトランス３の
１次巻線３a及び電流共振用コンデンサ６を直列に接続
した形態を示したが、第１及び第２のＭＯＳ-ＦＥＴ
４、５の接続点と直流電源２及び第２のＭＯＳ-ＦＥＴ
５の接続点との間にトランス３の１次巻線３a及び電流
共振用コンデンサ６を直列に接続してもよい。但し、基
準電圧発生回路２５の基準電圧ＶR2に対応する基準電流
値の補正式は、前述の数４に示す式とは異なる。また、
上記の実施形態ではスイッチング素子として寄生コンデ
ンサ及び寄生ダイオードを有するＭＯＳ-ＦＥＴ（ＭＯ
Ｓ型電界効果型トランジスタ）を使用した形態を示した
が、スイッチング素子と並列に電圧共振用コンデンサ及
びダイオードをそれぞれ接続すればバイポーラ型トラン
ジスタ、Ｊ-ＦＥＴ（接合型電界効果トランジスタ）、
ＩＧＢＴ（絶縁ゲート型トランジスタ）又はサイリスタ
等も使用可能である。
されず、種々の変更が可能である。例えば、上記の実施
形態では第１及び第２のＭＯＳ-ＦＥＴ４、５の接続点
と２つの直流電源１、２の接続点との間にトランス３の
１次巻線３a及び電流共振用コンデンサ６を直列に接続
した形態を示したが、第１及び第２のＭＯＳ-ＦＥＴ
４、５の接続点と直流電源２及び第２のＭＯＳ-ＦＥＴ
５の接続点との間にトランス３の１次巻線３a及び電流
共振用コンデンサ６を直列に接続してもよい。但し、基
準電圧発生回路２５の基準電圧ＶR2に対応する基準電流
値の補正式は、前述の数４に示す式とは異なる。また、
上記の実施形態ではスイッチング素子として寄生コンデ
ンサ及び寄生ダイオードを有するＭＯＳ-ＦＥＴ（ＭＯ
Ｓ型電界効果型トランジスタ）を使用した形態を示した
が、スイッチング素子と並列に電圧共振用コンデンサ及
びダイオードをそれぞれ接続すればバイポーラ型トラン
ジスタ、Ｊ-ＦＥＴ（接合型電界効果トランジスタ）、
ＩＧＢＴ（絶縁ゲート型トランジスタ）又はサイリスタ
等も使用可能である。
【００１５】
【発明の効果】本発明によれば、負荷の状態に関わらず
ゼロ電圧・ゼロ電流スイッチングを確実にしてスイッチ
ング損失を低減できるので、負荷が如何なる状態におい
てもスイッチング損失等の電力損失を低減して共振型Ｄ
Ｃ−ＤＣコンバータの変換効率を向上することが可能と
なる。
ゼロ電圧・ゼロ電流スイッチングを確実にしてスイッチ
ング損失を低減できるので、負荷が如何なる状態におい
てもスイッチング損失等の電力損失を低減して共振型Ｄ
Ｃ−ＤＣコンバータの変換効率を向上することが可能と
なる。
【図１】 本発明の一実施形態を示す共振型ＤＣ−ＤＣ
コンバータの電気回路図
コンバータの電気回路図
【図２】 図１の制御回路の内部構成を示す回路ブロッ
ク図
ク図
【図３】 図１における第１のＭＯＳ-ＦＥＴがターン
オフしかつ第２のＭＯＳ-ＦＥＴがターンオンする時点
における等価回路図
オフしかつ第２のＭＯＳ-ＦＥＴがターンオンする時点
における等価回路図
【図４】 図３に示す等価回路の簡略等価回路図
【図５】 従来の共振型ＤＣ−ＤＣコンバータを示す電
気回路図
気回路図
【図６】 図５の制御回路の内部構成を示す回路ブロッ
ク図
ク図
【図７】 図５の回路の各部の電圧及び電流を示す波形
図
図
【図８】 負荷インピーダンス低下時における図５の回
路の各部の電圧及び電流を示す波形図
路の各部の電圧及び電流を示す波形図
【図９】 過負荷時における図５の回路の各部の電圧及
び電流を示す波形図
び電流を示す波形図
【図１０】 負荷インピーダンスが図８と図９の中間の
値である場合における図５の回路の各部の電圧及び電流
を示す波形図
値である場合における図５の回路の各部の電圧及び電流
を示す波形図
１，２．．．直流電源、３．．．トランス、３a．．．
１次巻線、３b．．．２次巻線、４．．．第１のＭＯＳ-
ＦＥＴ（第１のスイッチング素子）、４a．．．第１の
寄生コンデンサ（第１の電圧共振用コンデンサ）、４
b．．．第１の寄生ダイオード、５．．．第２のＭＯＳ-
ＦＥＴ（第２のスイッチング素子）、５a．．．第２の
寄生コンデンサ（第２の電圧共振用コンデンサ）、５
b．．．第２の寄生ダイオード、６．．．電流共振用コ
ンデンサ、７，８．．．整流ダイオード、９．．．平滑
コンデンサ、１０．．．負荷、１１．．．制御回路、１
２．．．三角波発振回路、１３．．．基準電源、１
４．．．誤差増幅器、１５．．．コンパレータ、１
６．．．ＰＷＭ変調回路、１７．．．第１の駆動回路、
１８．．．反転器、１９．．．第２の駆動回路、２
１．．．第１の電流検出用抵抗、２２．．．第２の電流
検出用抵抗、２３．．．オン幅制限回路、２４．．．加
算回路、２５．．．基準電圧発生回路、２６．．．コン
パレータ、２７．．．極性判別回路、２８．．．オフ信
号発生回路
１次巻線、３b．．．２次巻線、４．．．第１のＭＯＳ-
ＦＥＴ（第１のスイッチング素子）、４a．．．第１の
寄生コンデンサ（第１の電圧共振用コンデンサ）、４
b．．．第１の寄生ダイオード、５．．．第２のＭＯＳ-
ＦＥＴ（第２のスイッチング素子）、５a．．．第２の
寄生コンデンサ（第２の電圧共振用コンデンサ）、５
b．．．第２の寄生ダイオード、６．．．電流共振用コ
ンデンサ、７，８．．．整流ダイオード、９．．．平滑
コンデンサ、１０．．．負荷、１１．．．制御回路、１
２．．．三角波発振回路、１３．．．基準電源、１
４．．．誤差増幅器、１５．．．コンパレータ、１
６．．．ＰＷＭ変調回路、１７．．．第１の駆動回路、
１８．．．反転器、１９．．．第２の駆動回路、２
１．．．第１の電流検出用抵抗、２２．．．第２の電流
検出用抵抗、２３．．．オン幅制限回路、２４．．．加
算回路、２５．．．基準電圧発生回路、２６．．．コン
パレータ、２７．．．極性判別回路、２８．．．オフ信
号発生回路
Claims (3)
- 【請求項１】 直流電源と、該直流電源の両端に直列接
続された第１及び第２のスイッチング素子と、前記第１
及び第２のスイッチング素子の各々に対して直列に接続
されたトランスの１次巻線及び電流共振用コンデンサ
と、前記トランスの２次巻線に接続された整流平滑回路
とを備え、前記第１及び第２のスイッチング素子を交互
にオン・オフ動作させることにより前記トランスの２次
巻線から前記整流平滑回路を介して負荷に直流出力を供
給する共振型ＤＣ−ＤＣコンバータにおいて、 前記第１又は第２のスイッチング素子、前記トランスの
１次巻線及び前記電流共振用コンデンサで構成される閉
回路中に流れる電流を検出してその検出値が基準電流値
以下となるときに、前記電流共振用コンデンサの電圧の
極性に対応して前記第１又は第２のスイッチング素子を
強制的にオン状態からオフ状態に切り替えることを特徴
とする共振型ＤＣ−ＤＣコンバータ。 - 【請求項２】 直流電源と、該直流電源の両端に直列接
続された第１及び第２のスイッチング素子と、前記第１
及び第２のスイッチング素子の各々に対して直列に接続
されたトランスの１次巻線及び電流共振用コンデンサ
と、前記トランスの２次巻線に接続された整流平滑回路
とを備え、前記第１及び第２のスイッチング素子を交互
にオン・オフ動作させることにより前記トランスの２次
巻線から前記整流平滑回路を介して負荷に直流出力を供
給する共振型ＤＣ−ＤＣコンバータにおいて、 前記第１又は第２のスイッチング素子、前記トランスの
１次巻線及び前記電流共振用コンデンサで構成される閉
回路中に流れる電流を検出する電流検出用抵抗と、 基準電流値に対応する基準電圧を発生する基準電圧発生
回路と、 前記電流検出用抵抗により検出された電流に対応する電
圧と前記基準電圧発生回路の基準電圧とを比較するコン
パレータと、 前記電流共振用コンデンサの電圧の極性を判別してその
極性により高レベル又は低レベルの出力を発生する極性
判別回路と、 前記コンパレータ及び極性判別回路の出力を受信して、
前記電流検出用抵抗により検出された電流が前記基準電
流値以下となると、前記第１又は第２のスイッチング素
子を強制的にオン状態からオフ状態に切り替えるオフ信
号発生回路とを備えたことを特徴とする共振型ＤＣ−Ｄ
Ｃコンバータ。 - 【請求項３】 前記基準電圧発生回路の基準電圧は、直
流電源の電圧及び前記電流共振用コンデンサの電圧によ
り補正される請求項１又は２に記載の共振型ＤＣ−ＤＣ
コンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13359498A JP3151812B2 (ja) | 1998-05-15 | 1998-05-15 | 共振型ｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13359498A JP3151812B2 (ja) | 1998-05-15 | 1998-05-15 | 共振型ｄｃ−ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11332232A JPH11332232A (ja) | 1999-11-30 |
| JP3151812B2 true JP3151812B2 (ja) | 2001-04-03 |
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ID=15108470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13359498A Expired - Fee Related JP3151812B2 (ja) | 1998-05-15 | 1998-05-15 | 共振型ｄｃ−ｄｃコンバータ |
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| Country | Link |
|---|---|
| JP (1) | JP3151812B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005210759A (ja) * | 2004-01-19 | 2005-08-04 | Sanken Electric Co Ltd | 共振型スイッチング電源装置 |
| DE102009028974A1 (de) * | 2009-08-28 | 2011-03-03 | Robert Bosch Gmbh | Halbbrücken-Konverter für ein Batteriesystem und Batteriesystem |
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| JP5549659B2 (ja) * | 2011-10-28 | 2014-07-16 | 株式会社村田製作所 | スイッチング電源装置 |
-
1998
- 1998-05-15 JP JP13359498A patent/JP3151812B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11332232A (ja) | 1999-11-30 |
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