JP5105819B2

JP5105819B2 - Ｄｃ−ｄｃコンバータ

Info

Publication number: JP5105819B2
Application number: JP2006274422A
Authority: JP
Inventors: 功次小西
Original assignee: 河村電器産業株式会社
Priority date: 2006-10-05
Filing date: 2006-10-05
Publication date: 2012-12-26
Anticipated expiration: 2026-10-05
Also published as: JP2008099348A

Description

本発明は、直流電力をフルブリッジ回路で矩形波交流に変換し、変圧器、整流回路を介して異なる電圧の直流電力に変換するＤＣ−ＤＣコンバータに関する。

例えば燃料電池発電システムに使用するパワーコンディショナは、商用電力系統と連携するために発電した直流電力を昇圧して出力する。例えば直流５０Ｖの発電電圧が直流４００Ｖ程度まで昇圧されて出力され、その後交流電圧に変換される。このような昇圧制御を行うＤＣ−ＤＣコンバータとしては、図６に示すような一次側位相シフトＰＷＭ制御方式を採用した回路が知られている。図６では、スイッチング素子にＭＯＳ−ＦＥＴを使用してフルブリッジ回路２１を構成し、その出力を高周波変圧器２２で絶縁して昇圧し、整流回路２３と平滑回路２４で直流に変換して出力している。

このＤＣ−ＤＣコンバータの場合、変換効率を上げるためにフルブリッジ回路２１の各スイッチング素子には並列にスナバコンデンサが設けられ、高周波変圧器の漏れインダクタンスとこのスナバコンデンサの共振を利用してゼロ電圧スイッチングを行い、スイッチング損失を削減させている。
但し、スナバコンデンサを用いると、軽負荷時にスナバコンデンサの放電時間が長くなり、充電電荷が残った状態でスイッチング素子がオンして生じるハードスイッチングの発生が問題になるため、スナバコンデンサを用いた回路ではフルブリッジ回路の各スイッチング素子を制御するパルス幅やデッドタイムを調整し、損失が増えるのを防止する工夫が成されていた（例えば、特許文献１参照）。

特開２００２−２３８２５７号公報

フルブリッジ回路の損失は、スイッチが切り替わる際に発生するスイッチング損失と、スイッチがオンして電流が流れることで発生する定常損失に分けることができ、上記従来の技術では、スイッチング損失についてはスナバコンデンサやパルス幅の調整により負荷電流の大きさに拘わらず効果的に削減することができる。しかしながら、定常損失に関して成された対策ではないため、この点を改善すれば更に変換効率を上げることができる。
そこで、本発明はこのような問題点に鑑み、スイッチング損失及び定常損失の双方を改善できるＤＣ−ＤＣコンバータを提供することを目的とする。

上記課題を解決する為に、請求項１に記載の発明は、スナバコンデンサを並列に接続した半導体スイッチング素子で構成した第１のフルブリッジ回路と、該第１のフルブリッジ回路出力に接続した高周波変圧器と、該高周波変圧器の出力を整流する整流回路とを備えたＤＣ−ＤＣコンバータであって、前記第１のフルブリッジ回路の個々の半導体スイッチング素子に、別途半導体スイッチング素子を並列に接続して形成した第２のフルブリッジ回路を設けると共に、軽負荷時に前記第１のフルブリッジ回路をコンバータ回路から切り離すための開放手段を、前記第１のフルブリッジ回路の入力側に設けたことを特徴とする。
この構成によれば、半導体スイッチング素子が並列接続されているので、オン抵抗を削減できフルブリッジ回路通電時の損失を低減できる。また、スナバコンデンサが高周波変圧器の漏れインダクタンスと共振回路を形成するので、ゼロ電圧スイッチングを行うことができ、スイッチング損失も減らすことができる。
そして、第１のフルブリッジ回路をコンバータ回路から容易に切り離すことができ、軽負荷時にはスナバコンデンサのない第２のフルブリッジ回路でＤＣ−ＤＣ変換でき、軽負荷時に発生するスナバコンデンサの短絡による損失を無くすことができる。

請求項２の発明は、請求項１に記載の発明において、第１及び第２のフルブリッジ回路の各半導体スイッチング素子がＭＯＳ−ＦＥＴで形成され、双方のフルブリッジ回路入力部に夫々コンデンサを並列に設け、更に各ＭＯＳ−ＦＥＴのゲートにはゲート電流を規制するための抵抗素子を設けてなることを特徴とする。
この構成によれば、入力部に設けたコンデンサとゲート抵抗によりＭＯＳ−ＦＥＴの並列接続に伴う寄生発振を防ぐことができる。また、フルブリッジ回路毎にコンデンサを配置することで放電電路を短くでき、充放電に起因する損失及びノイズを抑制できる。よって、フルブリッジ回路を並列接続しても、良好に動作させることができる。

本発明によれば、半導体スイッチング素子が並列接続されるので、オン抵抗を削減できフルブリッジ回路通電時の損失を低減できる。また、スナバコンデンサが高周波変圧器の漏れインダクタンスと共振回路を形成するため、ゼロ電圧スイッチングを行うことができ、スイッチング損失も減らすことができる。

以下、本発明を具体化した実施の形態を、図面に基づいて詳細に説明する。図１は本発明に係るＤＣ−ＤＣコンバータの一例を示し、燃料電池のパワーコンディショナに使用するＤＣ−ＤＣコンバータの回路図を示している。図１において、１は燃料電池、２は第１のフルブリッジ回路、３は第２のフルブリッジ回路、４は高周波変圧器、５は整流回路、６は燃料電池１の出力部が接続される入力端子、７は図示しないインバータへ接続される出力端子、８（８ａ，８ｂ）は開閉スイッチ（開放手段）である。

第１のフルブリッジ回路２は、スナバコンデンサ１０が並列に接続された４個のスイッチング素子（第１ＳＷ１１ａ〜第４ＳＷ１１ｄ）で構成され、第２のフルブリッジ回路３は、４個のスイッチング素子（第５ＳＷ１１ｅ〜第８ＳＷ１１ｈ）で構成され、各スイッチング素子１１ａ〜１１ｈは、逆並列に接続されたダイオードを備えたＭＯＳ−ＦＥＴで構成されている。

双方のフルブリッジ回路２，３は、対応する個々のスイッチング素子（第１ＳＷ１１ａと第５ＳＷ１１ｅ、第２ＳＷ１１ｂと第６ＳＷ１１ｆ、・・）が並列に接続され、各スイッチング素子１１ａ〜１１ｈのゲートには電流を制限するための抵抗素子（ゲート抵抗）１２が挿入されている。また、夫々のフルブリッジ回路２，３は入力側に並列に入力コンデンサＣｉ１，Ｃｉ２が接続されている。

一方、高周波変圧器４の一次巻線の一方にはインダクタンスＬ１が設けられている。このインダクタンスＬ１は、スナバコンデンサ１０と共振させる高周波変圧器４の漏れインダクタンスが少ない時にそれを補うために設けられている。また、整流回路５の一方の出力にはインダクタンスＬ２が設けられている。このインダクタンスＬ２は、出力コンデンサＣｏと共に平滑回路を構成するもので、高周波変圧器４に流れるリプル電流のピーク値を抑制し、それに伴う損失低下を図るために設けられている。
尚、開閉スイッチ８は第１フルブリッジ回路２をコンバータ回路から開放するためのスイッチであり、第１のフルブリッジ回路２の入力側に設けられている。

このように構成された第１及び第２のフルブリッジ回路２，３は、並列に接続されたスイッチング素子が同一の制御信号で動作（第１ＳＷ１１ａと第５ＳＷ１１ｅが制御信号１Ｓで動作、第３ＳＷ１１ｂと第７ＳＷ１１ｆが制御信号２Ｓで動作、第２ＳＷ１１ｃと第６ＳＷ１１ｇが制御信号３Ｓで動作、第４ＳＷ１１ｄと第８ＳＷ１１ｈが制御信号４Ｓで動作）し、その出力の矩形波状の交流がインダクタンスＬ１を経て高周波変圧器４に入力される。

図２（ａ）は、この制御信号１Ｓ〜４Ｓの波形の一例を示している。また、図２（ｂ）は高周波変圧器の入力波形、図２（ｃ）は整流回路の整流波形、図２（ｄ）は出力端子波形を示している。高周波変圧器４は、ここでは例えば５０Ｖを４００Ｖに昇圧するよう巻数比が設定され、昇圧した交流電圧が整流回路５へ出力される。整流回路５では、全波整流が行われ、インダクタンスＬ２を経て出力コンデンサＣｏに昇圧した直流電圧が蓄えられる。

尚、制御信号１Ｓ〜４Ｓは、入力電流検出手段１３で検出した第１及び第２のフルブリッジ回路２，３の入力電流と、出力電圧検出手段１４で検出した出力コンデンサＣｏを経た出力電圧を基に、出力電圧が目標電圧となるように別途設けられた制御手段で制御される。

次に、上記の如く構成したＤＣ−ＤＣコンバータの効率（損失）について説明する。スイッチング素子１１ａ〜１１ｈの定常損失は次式で計算することができる。
（ドレイン電流Ｉｄ）^２×（ドレイン−ソース間オン抵抗Ｒｄｓ）
上記構成の場合、２つのスイッチング素子が並列に接続されるため、ドレイン−ソース間抵抗Ｒｄｓを半減させることができる。尚、第２のフルブリッジ回路３と同様の回路を更に並列に設けても良く、そうすれば定常損失を更に減らすことも可能である。

また、定常損失には入力コンデンサＣｉ１、Ｃｉ２の放電に伴う損失がある。入力コンデンサＣｉ１、Ｃｉ２を夫々のフルブリッジ回路２，３に独立に設けることで、損失を削減している。詳しくは、個々のスイッチング素子１１ａ〜１１ｈは対角配置された素子が共にオンになった時に大きな電流が流れるが、燃料電池１は自身の出力インピーダンスにより電流が制限されるため、電流の殆どは入力コンデンサＣｉ１，Ｃｉ２から供給されることになる。この点、上記構成の場合、第１のフルブリッジ回路２と第２フルブリッジ回路３に独立して入力コンデンサＣｉ１，Ｃｉ２を設けているため、１個の入力コンデンサを電源側に設けた場合に比べて双方のコンデンサの放電電流の電路を短くでき、電流の二乗と電路インピーダンスで決定される損失を削減することができる。その結果、ノイズの発生も削減できる。

一方、第１のフルブリッジ回路２の第１〜第４スイッチング素子１１ａ〜１１ｄにはスナバコンデンサ１０が設けられているため、各スイッチング素子１１ａ〜１１ｄはゼロ電圧スイッチングを実施でき、スイッチング損失を削減できる。具体的に、図３、図４のＭＯＳ−ＦＥＴのドレイン電流Ｉｄ−ドレインソース間電圧Ｖｄｓ関係図を基に説明する。

図３はターンオフの波形で、（ａ）はスナバコンデンサのない場合の波形、（ｂ）はスナバコンデンサを設けた場合の波形を示し、第１〜第４スイッチング素子１１ａ〜１１ｄがオフ動作する時には、図３（ｂ）に示すようにドレイン−ソース間電圧Ｖｄｓの立ち上がりが遅くなることにより、ドレイン電流との重なりが減り、ターンオフスイッチング損失が低下する。

図４はターンオンの波形で、（ａ）はスナバコンデンサの放電が正常の場合の波形、（ｂ）はスナバコンデンサをの放電が不十分の場合の波形を示し、第１〜第４スイッチング素子１１ａ〜１１ｄがオン動作する時には、スナバコンデンサ１０と高周波変圧器４の漏れインダクタンスによって発生する共振電流により、スナバコンデンサ１０の充電電荷がいち早く放出され、図４（ａ）に示すようにドレイン−ソース間電圧Ｖｄｓが０Ｖに成る。その後、スイッチング素子がオンになりドレイン電流ｄが流れ始めるため、損失は生じない。

但し、軽負荷の場合、上記背景技術でも述べたようにゼロ電圧スイッチングでの共振電流が少なくなるため、図４（ｂ）に示すようにスナバコンデンサ１０の充電電荷がまだ残っている状態でスイッチング素子がオンになる可能性がある。ところが、本発明では入力電流が予め設定した一定値以下のとなる軽負荷の場合、図示しない制御手段により第１のフルブリッジ回路２に設けた開閉スイッチ８がオフ操作され、第２のフルブリッジ回路３のみ動作するよう制御できる。その結果、スナバコンデンサ１０による上記悪影響を無くすことができる。

また、スイッチング素子１１ａ〜１１ｈが夫々並列に接続されることで、［入力端子−ａ−ｂ］のラインと［入力端子−ｉ−ｊ］のラインの配線インダクタンスにより生じる振動電圧が、スイッチング素子のゲート−ドレイン間容量、ゲート寄生インダクタンス、ゲート直列抵抗の直列共振回路により発振（寄生発振）を起こし、誤動作や故障に至る可能性があるが、入力コンデンサＣｉ１、Ｃｉ２が各配線インダクタンスを抑える作用を奏し、振動電圧を小さくできる。また、各スイッチング素子のゲートに抵抗素子１２を設けているので寄生発振が起きにくい。

このように、半導体スイッチング素子が並列接続されているので、オン抵抗を削減できフルブリッジ回路通電時の損失を低減できる。また、スナバコンデンサが高周波変圧器の漏れインダクタンスと共振回路を形成するので、ゼロ電圧スイッチングを行うことができ、スイッチング損失も減らすことができる。
更に、入力コンデンサとゲート抵抗によりＭＯＳ−ＦＥＴで構成したスイッチング素子の並列接続に伴う寄生発振を防ぐことができる。また、フルブリッジ回路毎に入力コンデンサを配置することで、放電電路を短くでき、充放電に起因する損失及びノイズを抑制でき、フルブリッジ回路を並列接続しても、良好に動作させることができる。
また開放手段を備えるので、第１のフルブリッジ回路をコンバータ回路から容易に切り離すことができ、軽負荷時にはスナバコンデンサのない第２のフルブリッジ回路でＤＣ−ＤＣ変換できる。よって、軽負荷時にスナバコンデンサを短絡して生じる損失を無くすことができる。

図５は、本発明の変更例を示している。上記図１の構成との違いは、コンバータに入力する電流の検出に加えて入力電圧検出手段１６を設けて入力電圧を検出し、出力電圧の検出に加えて出力電流検出手段１７を設けて出力電流も検出し、これらの検出値を基に制御するよう構成されている。これらの検出値から入力電力及び出力電力を求め、この電力データを基に各スイッチング素子１１ａ〜１１ｈを制御すれば、開閉スイッチ８を開いた時の入出力電力差と閉じた時の入出力電力差を比較して制御でき、差の小さい方の状態で運転することが可能となる。このように、軽負荷運転が発生した場合は、ゼロ電圧スイッチングを行った方が良いかどうかの判断を、実際の入出力電力差から判断して実施でき、確実な効率運転を実施できる。

尚、上記実施形態において、高周波変圧器４の一次巻線に設けられているインダクタンスＬ１は、スナバコンデンサ１０の容量や高周波変圧器４の特性によっては無くても良い。また、整流回路５の出力に設けられたインダクタンスＬ２に関しても、必ずしも必要とするものではない。
更に、スイッチング素子をＭＯＳ−ＦＥＴで構成した場合を施説明しているが、ＩＧＢＴで構成した場合は、定常損失はオン時のコレクタ−エミッタ間飽和電圧とコレクタ電流の積で決まることになり、同様にスナバコンデンサを設けたフリブリッジ回路とスナバコンデンサを持たないフルブリッジ回路を並列接続して、軽負荷時にはスナバコンデンサを設けたフルブリッジ回路をコンバータ回路から開放することで、定常損失を削減できる。

また配線に関して、高周波成分が重畳され且つ大電流が流れる回路にはリッツ線を使用して行うのが望ましい。具体的には、［入力端子６−ａ点−開閉スイッチ８ａ−ｂ点−ｃ点］の配線、［入力端子６−ｆ点−開閉スイッチ８ｂ−ｇ点−ｈ点］の配線、［入力端子６−ｉ点−ｊ点−ｋ点］の配線、［入力端子６−ｎ点−ｏ点−ｐ点］の配線、［ｄ点−ｌ点−インダクタンスＬ１］の配線、［インダクタンスＬ１−高周波変圧器４］の配線、［ｅ点，ｍ点−高周波変圧器４］の配線、［高周波変圧器４−整流回路５］の配線をリッツ線で行うと良い。
高周波になると、表皮効果や近接効果により線路の交流抵抗分が増加するが、リッツ線は細いエナメル線を複数本撚り合わせるため、導体を細分割して導体表面積を大きくしているため、交流抵抗分の増加を少なくできる。また可撓性が良いため、接続作業も容易である。

本発明の実施形態の一例を示すＤＣ−ＤＣコンバータの回路図である。図１の各部の電圧波形を示し、（ａ）は各スイッチング素子の制御信号、（ｂ）は高周波変圧器の入力電圧、（ｃ）は整流回路出力電圧、（ｄ）はＤＣ−ＤＣコンバータの出力電圧である。ＭＯＳ−ＦＥＴのターンオフ時のドレイン電流−ドレインソース間電圧の関係を示し、（ａ）はスナバコンデンサのない場合の波形、（ｂ）はスナバコンデンサを設けた場合の波形である。ＭＯＳ−ＦＥＴのターンオン時のドレイン電流−ドレインソース間電圧の関係を示し、（ａ）はスナバコンデンサの放電が正常の場合の波形、（ｂ）はスナバコンデンサをの放電が不十分の場合の波形である。本発明の他の例を示すＤＣ−ＤＣコンバータの回路図である。従来のＤＣ−ＤＣコンバータの回路図である。

符号の説明

２・・第１のフルブリッジ回路、３・・第２のフルブリッジ回路、４・・高周波変圧器、５・・整流回路、８・・開閉スイッチ、１０・・スナバコンデンサ、１１ａ〜１１ｈ・・スイッチング素子、１２・・抵抗素子。

Claims

スナバコンデンサを並列に接続した半導体スイッチング素子で構成した第１のフルブリッジ回路と、該第１のフルブリッジ回路出力に接続した高周波変圧器と、該高周波変圧器の出力を整流する整流回路とを備えたＤＣ−ＤＣコンバータであって、
前記第１のフルブリッジ回路の個々の半導体スイッチング素子に、別途半導体スイッチング素子を並列に接続して形成した第２のフルブリッジ回路を設けると共に、軽負荷時に前記第１のフルブリッジ回路をコンバータ回路から切り離すための開放手段を、前記第１のフルブリッジ回路の入力側に設けたことを特徴とするＤＣ−ＤＣコンバータ。
第１及び第２のフルブリッジ回路の各半導体スイッチング素子がＭＯＳ−ＦＥＴで形成され、双方のフルブリッジ回路入力部に夫々コンデンサを並列に設け、更に各ＭＯＳ−ＦＥＴのゲートにはゲート電流を規制するための抵抗素子を設けてなる請求項１記載のＤＣ−ＤＣコンバータ。