JP4433841B2 - スイッチング電源 - Google Patents
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このように、前段コンバータにおける制御信号の周波数を後段コンバータにおける制御信号の周波数の2倍に設定することにより、後段コンバータによるコンデンサの放電の度に、前段コンバータによりコンデンサを充電することができるので、コンデンサに流れる電流の実効値を小さくすることができ、コンデンサにおける電圧脈動や電流脈動を抑えることができる。
また、制御信号の周波数を低くする場合では、コンバータを構成する磁性部品(コイルやトランスなど)やコンデンサの容量を増やす必要があるため、磁性部品やコンデンサがサイズアップする。
すなわち、本発明のスイッチング電源は、第1のスイッチング素子を備えて構成され、入力される第1の制御信号に基づいて前記第1のスイッチング素子がオン、オフすることにより直流入力を昇圧または降圧する第1のコンバータ回路と、複数の第2のスイッチング素子と前記第1のコンバータ回路の後段に設けられるコンデンサとを備えて構成され、入力される第2の制御信号に基づいて前記複数の第2のスイッチング素子がそれぞれ交互にオン、オフすることにより前記第1のコンバータ回路の出力を交流に変換する第2のコンバータ回路と、前記第1の制御信号の周波数と前記第2の制御信号の周波数とを互いに等しくし、かつ、前記第1及び第2の制御信号のどちらか一方の制御信号を他方の制御信号に対して所定の位相差分ずらし、前記第1及び第2の制御信号を出力する制御回路と、を備えることを特徴とする。
図1(a)は、本発明の実施形態のスイッチング電源を示す図である。
図1(a)に示すように、スイッチング電源1は、直流入力を昇圧する前段コンバータ2(第1のコンバータ回路)と、前段コンバータ2の出力を交流に変換しその交流出力を整流及び平滑する後段コンバータ3(第2のコンバータ回路)と、前段コンバータ2及び後段コンバータ3のそれぞれの動作を制御する制御回路4とを備えて構成されている。
上記後段コンバータ3は、前段コンバータ2と共有のコンデンサ9及び10と、MOSFET11及び12と、トランス13と、ダイオード14及び15と、コイル16と、コンデンサ17とを備えて構成されている。
上記後段コンバータ3において、コンデンサ9の一方の端子はMOSFET11のドレインに接続されている。また、MOSFET11のソースはMOSFET12のドレインに接続されている。また、MOSFET12のソースはコンデンサ10の他方の端子に接続されている。また、トランス13の1次側コイルのプラス端子はコンデンサ9及び10の間に接続され、トランス13の1次側コイルのマイナス端子はMOSFET11及び12の間に接続されている。また、トランス13の2次側コイルのプラス端子はダイオード15のカソードに接続され、トランス13の2次側コイルのマイナス端子はダイオード14のカソードに接続されている。また、ダイオード14のアノードはダイオード15のアノードに接続されている。また、コイル16の一方の端子はトランス13の2次側コイルのセンタータップに接続され、コイル16の他方の端子はコンデンサ17の一方の端子及び負荷18の一方の端子にそれぞれ接続されている。また、コンデンサ17の他方の端子はダイオード14及び15のそれぞれのアノード及び負荷18の他方の端子にそれぞれ接続されている。
図1(b)は、制御回路4を示す図である。
また、ドライバ42、ドライバ43、及びAND回路50、51、Tフリップフロップ回路52、後段PWM信号生成器54により特許請求の範囲における第2のコントローラ回路を構成している。
上記位相制御回路45は、発振器46が出力する三角基準波S4を2分の1に分周し三角基準波S5(第3の基準波)として出力する分周回路47と、分周回路47から出力される三角基準波S5を所定時間遅延し三角基準波S6(第4の基準波)として出力する遅延回路48とを備えて構成されている。
上記前段PWM信号生成器53は、三角基準波S7(第1の基準波)を出力する発振器49を備え、その三角基準波S7と遅延回路48から出力される三角基準波S6とを同期させ、その三角基準波S7と基準電圧V2(第1の基準電圧)とを比較しその比較結果に基づいてパルス信号を1つ生成している。そして、前段コントローラ41は、生成したパルス信号(以下、パルス信号Cという)をドライバ40に出力し制御信号S1として出力させている。
また、基準電圧V2は、例えば、後段コンバータ3の出力に応じて可変させてもよく、本実施形態では、制御信号S1がPWM(Pulse Width Modulation)制御によって生成されるものとする。
このように、三角基準波S7の周波数が三角基準波S4の周波数の2分の1となるように三角基準波S4を2分の1に分周して三角基準波S5を生成し、その三角基準波S5を所定の時間遅延させて三角基準波S6を生成し、その三角基準波S6と三角基準波S7とを同期させているので、制御信号S1の位相を制御信号Sの位相を基準として所定の位相差分ずらすことができる。
すなわち、制御信号S2のオン期間と制御信号S1のオフ期間とが互いに重なる期間と、制御信号S3のオン期間と制御信号S1のオフ期間とが互いに重なる期間を有するように、制御信号Sの位相を基準として制御信号S1の位相を所定の位相差分ずらしている。
なお、図2(b)において、縦軸は実効電流の最大値(A)を、横軸は制御信号S1の位相差(deg)をそれぞれ示している。また、上記実効電流の最大値とは、コンデンサ9に流れる電流の実効値とコンデンサ10に流れる電流の実効値の2つの実効値のうち大きい方の値のことを示している。また、図2(b)に示すグラフ内の黒点は制御信号S1〜S3のそれぞれの周波数を100kHzに設定したときの実効電流の最大値と制御信号S1の位相差との関係を示している。また、図2(b)に示すグラフ内の白抜き点は制御信号S1の周波数を200kHz、制御信号S2及びS3のそれぞれの周波数を100kHzに設定したときの実効電流の最大値と制御信号S1の位相差との関係を示している。また、制御信号S1〜S3のそれぞれの周波数を100kHzに設定する場合において、実効電流の最大値と制御信号S1の位相差との関係はスイッチング電源1を構成する各部品の定数や制御信号S1のデューティなどにより変化するものとする。
一方、制御信号S1の周波数が200kHz、制御信号S2及びS3のそれぞれの周波数が100kHzに設定される場合の実効電流の最大値は、制御信号S1の位相差が0(deg)、180(deg)、または360(deg)のとき、制御信号S1〜S3のそれぞれの周波数が100kHzに設定される場合よりも低い値(例えば、後段コンバータ3の目標出力に対応する値)になっている。
すなわち、本実施形態では、制御信号S1〜S3のそれぞれの周波数を100kHzに設定すると共に、例えば、図2(b)に示すように、制御信号S1の位相差を108(deg)または288(deg)に設定することにより実効電流の最大値を、制御信号S1の周波数が200kHz、制御信号S2及びS3のそれぞれの周波数が100kHzに設定される場合の実効電流の最大値とほぼ等しい値に設定している。
また、例えば、制御信号S1の位相差が108(deg)または288(deg)となるように、上記遅延回路48の抵抗とコンデンサのそれぞれの定数を設定し、コンデンサ9及び10それぞれにおける電圧脈動や電流脈動を抑えるようにしてもよい。
そして、その制御信号S1の位相差を適当な値に設定することで、実効電流の最大値を小さくすることができ、コンデンサ9及び10それぞれにおける電圧脈動や電流脈動を抑えることができる。
また、コンデンサ9及び10それぞれにおける電圧脈動や電流脈動を抑えることができるので、コンデンサ9及び10における寿命を延ばすことができると共に、コンデンサ9及び10における発熱を抑えることができる。
また、制御信号S1の周波数を制御信号Sの周波数よりも高くする必要がないため、MOSFET7の損失を抑えることができる。
また、上記実施形態では、後段コンバータ3(第2のコンバータ回路)において前段コンバータ2の出力を交流に変換するコンバータとしてハーフブリッジ方式のコンバータを採用しているが、その後段コンバータ3における交流変換用コンバータとして、例えば、フルブリッジ方式のコンバータやプッシュプル方式のコンバータなどその他の方式のコンバータを採用してもよい。この場合、第1のコンバータ回路の後段に設けられるコンデンサは第1のコンバータ回路の平滑コンデンサとなる。
2 前段コンバータ
3 後段コンバータ
4 制御回路
5 直流電源
6 コイル
7 MOSFET
8 ダイオード
9、10 コンデンサ
11、12 MOSFET
13 トランス
14、15 ダイオード
16 コイル
17 コンデンサ
18 負荷
40 ドライバ
41 前段コントローラ
42、43 ドライバ
44 後段コントローラ
45 位相制御回路
46 発振器
47 分周回路
48 遅延回路
49 発振器
50、51 AND回路
52 Tフリップフロップ回路
53 前段PWM信号生成器
54 後段PWM信号生成器
Claims (4)
- 第1のスイッチング素子を備えて構成され、入力される第1の制御信号に基づいて前記第1のスイッチング素子がオン、オフすることにより直流入力を昇圧または降圧する第1のコンバータ回路と、
複数の第2のスイッチング素子と前記第1のコンバータ回路の後段に設けられるコンデンサとを備えて構成され、入力される第2の制御信号に基づいて前記複数の第2のスイッチング素子がそれぞれ交互にオン、オフすることにより前記第1のコンバータ回路の出力を交流に変換する第2のコンバータ回路と、
前記第1の制御信号の周波数と前記第2の制御信号の周波数とを互いに等しくし、かつ、前記第1及び第2の制御信号のどちらか一方の制御信号を他方の制御信号に対して所定の位相差分ずらし、前記第1及び第2の制御信号を出力する制御回路と、
を備え、
前記コンデンサは、前記複数の第2のスイッチング素子に並列に接続される1組のコンデンサであって、
前記所定の位相差は、前記1組のコンデンサにそれぞれ流れる電流の実効値が互いに等しくなるように設定されていることを特徴とするスイッチング電源。 - 請求項1に記載のスイッチング電源であって、
前記制御回路は、
第1の基準波と第1の基準電圧との比較結果に基づいて前記第1の制御信号を出力する第1のコントローラ回路と、
第2の基準波と第2の基準電圧との比較結果に基づいて前記第2の基準波の周波数の1/2倍の前記第2の制御信号を出力する第2のコントローラ回路と、
前記第1の基準波の周波数が前記第2の基準波の周波数の1/2倍で且つ前記第1の基準波と前記第2の基準波を前記所定の位相差分ずれた関係となる様に前記第1の基準波と前記第2の基準波のうち一方を制御する位相制御回路と、
を備えることを特徴とするスイッチング電源。 - 請求項1に記載のスイッチング電源であって、
前記制御回路は、
第1の基準波と第1の基準電圧との比較結果に基づいて前記第1の制御信号を出力する第1のコントローラ回路と、
第2の基準波と第2の基準電圧との比較結果に基づいて前記第2の基準波の周波数の1/2倍の前記第2の制御信号を出力する第2のコントローラ回路と、
前記第1の基準波の周波数が前記第2の基準波の周波数の1/2倍となるように前記第2の基準波を分周し第3の基準波として出力する分周回路と、
前記分周回路から出力される前記第3の基準波を前記所定の位相差に対応する時間分遅延し第4の基準波として出力する遅延回路と、
を備え、
前記第1のコントローラ回路は、前記遅延回路から出力される前記第4の基準波と前記第1の基準波とを同期させることを特徴とするスイッチング電源。 - 請求項1〜3の何れか1項に記載のスイッチング電源であって、
前記第2の制御信号は、互いに1/2周期ずれた1組の信号であって、
前記所定の位相差は、前記1組の信号のうちの一方の信号のオン期間と前記第1の制御信号のオフ期間とが互いに重なる期間と、前記1組の信号のうちの他方の信号のオン期間と前記第1の制御信号のオフ期間とが互いに重なる期間を有するように設定されていることを特徴とするスイッチング電源。
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