JPH0736476Y2

JPH0736476Y2 - パワーｍｏｓ・ｆｅｔドライブ回路

Info

Publication number: JPH0736476Y2
Application number: JP14343387U
Authority: JP
Inventors: 克実大川; 永清水
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1987-09-18
Filing date: 1987-09-18
Publication date: 1995-08-16
Anticipated expiration: 2002-09-18
Also published as: JPS6447593U

Description

【考案の詳細な説明】（イ）産業上の利用分野本考案はパワーMOS・FETドライブ回路に関し、特にスイ
ッチング・スピードを向上したパワーMOS・FETドライブ
回路に関するものである。

（ロ）従来の技術近年、省エネルギー、快適性の面より、誘導モータの可
変速化が強く要望されており、その手段として、インバ
ータ装置の小型化、低価格化に非常な期待が寄せられて
いる。

例えばパワーMOS・FETドライブ回路は、この特開昭60-7
0963号公報（第２図）に詳しく述べられており、先ず２
個直列に接続される第１および第２のパワーMOS・FET
（51），（52）と、この第１のパワーMOS・FET（51）の
ゲートに接続する信号入力端子（53）およびコンデンサ
接続端子（54）を持つMOS・FET（55）から成る第１ゲー
ト駆動部と、第２パワーMOS・FET（52）と接続される信
号入力端子（56）および電源端子（57）を持つMOS・FET
（58）から成る第２ゲート駆動部と、前記コンデンサ接
続端子（54）と電源端子（57）とを接続するダイオード
（59）とを同一半導体チップ上に構成するゲート駆動回
路内蔵パワーMOS・FETを用いることで、パワー端子（5
4）にコンデンサ（60）を、電源端子（57）に直流電源
部（61）を接続すれば、第２パワーMOS・FET（52）がON
時には、コンデンサ（60）は、ダイオード（59）を介し
て直流電源部により充電され、この充電電圧により、効
率よく第１パワーMOS・FET（51）をONすることとなり、
第１パワーMOS・FET（51）の直流電源部を不要とするも
のである。更に、パワーMOS・FETとゲート・ドライブ部
を一体化した構成により微小信号によるドライブが可能
となると共に浮遊容量や表皮インダクタンスの減少によ
る、パワーMOS・FETの高速スイッチングが可能となる。

（ハ）考案が解決しようとする問題点一般にMOS・FETのOFF時には、ゲートに逆バイアスを印
加する方が（ソースの電圧に対してゲートの電圧を負電
圧にする方が）、スイッチング・スピードが速くなる。
またノイズやC_GD等の寄生容量等による、MOS・FETの誤
動作を、抑制し動作安定性が向上する。しかし、逆バイ
アスを印加するためには複雑な回路となり部品数も増加
する問題を有している。

（ニ）問題点を解決するための手段本考案は上述の問題点に鑑みてなされ、２個直列に接続
される第１および第２のパワーMOS・FET（２），（３）
と、この第１のパワーMOS・FET（２）を駆動する第１の
駆動回路（４）と、前記第２のパワーMOS・FET（３）を
駆動する第２の駆動回路（５）と、前記第１の駆動回路
（４）に電源を供給する第１の電源と、前記第２の駆動
回路（５）に電源を供給する第２の電源とを備えたパワ
ーMOS・FETドライブ回路（１）に於いて、前記第１の電
源は前記第２の電源によって充電される第１のコンデン
サ（９）と、この第１のコンデンサ（９）の放電によっ
て充電される第２のコンデンサ（12）とを備え、この第
２のコンデンサ（12）の一方の端子を前記第１のパワー
MOS・FET（２）のソースに接続し、前記第１のパワーMO
S・FET（２）のソースより低い電圧となる他方の端子を
前記第１の駆動回路（４）の一方の電源とすることで解
決するものである。

（ホ）作用前述の如き構成に於いて、第１図より動作を考えると、
電源E₁＋E₂が印加されている第２の駆動回路（５）によ
って、第２のパワーMOS・FET（３）のゲートに電圧が印
加され、この第２のパワーMOS・FET（３）がONすると、
電流はダイオード（８）、第１のコンデンサ（９）、ツ
ェナーダイオード（10）および第２のパワーMOS・FET
（３）を通り、第１のコンデンサ（９）に充電をする。

次に前記第２のパワーMOS・FET（３）がOFFすると、ノ
ード（ａ）の電圧が上昇し、前述の電流の流れが遮断さ
れ、充電されている第１のコンデンサ（９）は、抵抗
（11）、第２のコンデンサ（12）およびダイオード（1
3）を通って放電し、今度は第２のコンデンサ（12）を
充電する。この時のツェナーダイオード（10）は、、第
２のコンデンサ（12）の充電電圧が、ツェナーダイオー
ド（10）のツェナー電圧以上に上昇するのを抑える役割
を果たす。更に第１の駆動回路（４）のマイナス電源の
電圧は、第１のパワーMOS・FET（２）のソースに対し第
２のコンデンサ（12）の充電電圧だけ下降し、第１の駆
動回路（４）が第１のパワーMOS・FET（２）をOFFする
時は、前記マイナス電源の電圧が第１のパワーMOS・FET
（２）のゲートに印加される。

従って第１のパワーMOS・FET（２）のOFF時に、ゲート
は逆バイアスされるためスイッチング・スピードが速く
なる。またOFF時に於いて、ゲートに加わる電圧が負で
あるため、ノイズが加わった場合でも、MOS・FETのスレ
ッショルド電圧に達することはないので、安定性が向上
する。

（ヘ）実施例以下に本考案のパワーMOS・FETドライブ回路（１）につ
いて、第１図を参照しながら詳述する。

先ず第１のパワーMOS・FET（２）と第２のパワーMOS・F
ET（３）が直列接続され、夫々のゲートに第１の駆動回
路（４）と第２の駆動回路（５）の出力部が接続されて
いる。

ここで第１および第２の駆動回路（４），（５）は、前
記MOS・FET（２），（３）のON、OFF時にプラス電源の
電圧およびマイナス電源の電圧が夫々のゲートに印加さ
れるようになっている。

次に第２の駆動回路（５）の電源は電源E₁とE₂により成
り、この電源のプラス側とマイナス側との間にコンデン
サ（６），（７）が接続され、コンデンサ（７）の一端
は第２のパワーMOS・FET（３）のソースに接続され、他
端は第２の駆動回路（５）のマイナスの電源に継がれて
いる。ここで電源E₁、E₂の接続点とコンデンサ（６）、
（７）の接続点とを共通接続しても良い。

次に前記電源はダイオード（８）を介して、前記第１の
駆動回路（４）の電源回路に接続されている。この電源
回路は、ダイオード（８）のアノードと第１の駆動回路
（４）のプラス側の電源との間より第１のパワーMOS・F
ET（２）のソースに第１のコンデンサ（９）とツェナー
ダイオード（10）が、直列に接続されており、抵抗（1
1）、第２のコンデンサ（12）およびダイオード（13）
は、第１の駆動回路（４）のプラス側の電源とツェナー
ダイオード（10）のカソード側に、接続されている。ま
た第２のコンデンサ（12）とダイオード（13）の間に前
記第１の駆動回路（４）のマイナス側の電源が接続され
ている。

次に動作について詳述する。先ず第２のパワーMOS・FET
（３）のON時には、電源（E₁＋E₂）より第２の駆動回路
（５）を介して、この第２のパワーMOS・FET（３）のゲ
ートに電圧が印加されている。一方OFF時は、コンデン
サ（７）の充電電圧分だけ、前記第２のパワーMOS・FET
（３）のソース電圧より低下した電圧が、第２の駆動回
路（５）のマイナス側の電源を介してゲートに接続され
ている。

従って前記第２のパワーMOS・FET（３）のOFF時はゲー
トが逆バイアスされるのでスイッチング・スピードが速
くなる。また安定性が増す。

一方、電源（E₁＋E₂）が印加されている第２の駆動回路
（５）によって、第２のパワーMOS・FET（３）のゲート
に電圧が印加され、この第２のパワーMOS・FET（３）が
ONすると、電流はダイオード（８）、第１のコンデンサ
（９）、ツェナーダイオード（10）および第２のパワー
MOS・FET（３）を通り、第１のコンデンサ（９）に充電
をする。

次に第２のパワーMOS・FET（３）がOFFすると、ノード
（ａ）電圧が上昇し、ダイオード（８）、第１のコンデ
ンサ（９）、ツェナーダイオード（10）および第２のパ
ワーMOS・FET（３）へと流れる電流は遮断され、充電さ
れたコンデンサ（９）は、抵抗（11）、第２のコンデン
サ（12）およびダイオード（13）の通路で放電し、第２
のコンデンサ（12）に充電をする。

従って、第１の駆動回路（４）のマイナス側の電源は、
前記第１のパワーMOS・FET（２）のソースに対し第２の
コンデンサ（12）の充電電圧だけ下降し、第１の駆動回
路（４）が第１のパワーMOS・FET（２）をOFFする時
は、前記下降したマイナス電源の電圧が第１のパワーMO
S・FET（２）のゲートに印加される。

その結果、第１のパワーMOS・FET（２）のOFF時に、ゲ
ートは逆バイアスされるため、第１のパワーMOS・FET
（２）のOFFするスピードが速くなる。またOFF時に於い
て、ゲートに加わる電圧が負であるため、ノイズが加わ
った場合でも、MOS・FETのスレッショルド電圧に達する
ことはないので、安定性が向上する。

（ト）考案の効果以上に述べた如く、充電された第１のコンデンサ（９）
の放電が、抵抗（11）、第２のコンデンサ（12）および
ダイオード（13）の通路で行なわれ、その結果、第２の
コンデンサ（12）が充電される。

この第２のコンデンサ（12）により、前記第１のパワー
MOS・FET（２）のゲートは、逆バイアスされて、OFFす
るスピードが速くなる。

またインバータ装置等にみられるブリッジ回路で、駆動
回路の電源を単一電源で構成でき、しかも逆バイアス駆
動させることができる。

従って、非常に簡単な回路でスイッチング・スピードが
速くなり、安定性の高いパワーMOS・FETドライブ回路が
実現できる。

【図面の簡単な説明】

第１図は本考案のパワーMOS・FETドライブ回路を示す
図、第２図は従来のパワーMOS・FETドライブ回路を示す
図である。（１）はパワーMOS・FETドライブ回路、（２）は第１の
パワーMOS・FET、（３）は第２のパワーMOS・FET、
（４）は第１の駆動回路、（５）は第２の駆動回路、
（６），（７）はコンデンサ、（８）はダイオード、
（９）は第１のコンデンサ、（10）はツェナーダイオー
ド、（11）は抵抗、（12）は第２のコンデンサ、（13）
はダイオードである。

Claims

【実用新案登録請求の範囲】

【請求項１】２個直列に接続される第１および第２のパ
ワーMOS・FETと、この第１のパワーMOS・FETを駆動する
第１の駆動回路と、前記第２のパワーMOS・FETを駆動す
る第２の駆動回路と、前記第２の駆動回路と並列接続さ
れる直列接続した第１の電源および第２の電源とを備え
たパワーMOS・FETドライブ回路に於いて、前記第１の電源と第１のパワーMOS・FETとの間には、前記第１の電源のプラス側とアノードが接続された第１
のダイオードと、前記第１のダイオードのカソードと前記第１のパワーMO
S・FETのソースとの間に接続された抵抗と、前記第１のダイオードのカソードと前記第１のパワーMO
S・FETのソース間に並列接続され、カソード側がこのソ
ースと接続されたツェナーダイオードおよびこのツェナ
ーダイオードのアノードと直列接続された第１のコンデ
ンサと、前記ツェナーダイオードと並列接続され、このツェナー
ダイオードのアノード側にはカソードが接続された第２
のダイオードおよびこの第２のダイオードと直列接続さ
れた第２のコンデンサと、前記第２のコンデンサと前記第２のダイオードとの間か
ら延在され、この間のの電圧をゲートに印加するための
第１の接続手段と、前記第１のコンデンサと前記抵抗との間から延在され、
この間の電圧をゲートに印加するための第２の接続手段
と、前記第１のパワーMOS・FETのゲートに、停止の際には前
記第１の接続手段の電圧を、動作時には前記第２の接続
手段の電圧を印加する第３の接続手段とを有することを
特徴とするパワーMOS・FETドライブ回路。