JP2998766B2 - 零電圧スイッチング方式駆動回路 - Google Patents
零電圧スイッチング方式駆動回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、スイッチングコンバー
タやスイッチング電源等のスイッチ素子の駆動に好適な
零電圧スイッチング方式駆動回路に関するものである。
タやスイッチング電源等のスイッチ素子の駆動に好適な
零電圧スイッチング方式駆動回路に関するものである。
【０００２】
【従来の技術】近年、集積回路の微細化により電子回路
の小形・軽量化が進められており、高品質な電力が得ら
れるスイッチングコンバータやスイッチング電源におい
ても小形化が必須の課題である。スイッチング電源等の
小形化には、変換周波数を高周波化し、磁性部品やコン
デンサを小形化する方法が有効であることから、スイッ
チング電源等の変換周波数は年々高周波化されている。
特に、ＭＯＳＦＥＴが主スイッチ素子として広く適用さ
れるようになると、小電力で大電力の制御が可能で、か
つ、電圧駆動素子なので高周波動作が比較的容易といっ
た特長を生かして、ＭＨｚ以上の変換周波数のコンバー
タが実現されるようになった。
の小形・軽量化が進められており、高品質な電力が得ら
れるスイッチングコンバータやスイッチング電源におい
ても小形化が必須の課題である。スイッチング電源等の
小形化には、変換周波数を高周波化し、磁性部品やコン
デンサを小形化する方法が有効であることから、スイッ
チング電源等の変換周波数は年々高周波化されている。
特に、ＭＯＳＦＥＴが主スイッチ素子として広く適用さ
れるようになると、小電力で大電力の制御が可能で、か
つ、電圧駆動素子なので高周波動作が比較的容易といっ
た特長を生かして、ＭＨｚ以上の変換周波数のコンバー
タが実現されるようになった。
【０００３】このようなＭＯＳＦＥＴを駆動するために
は、ゲート・ソース間にオンオフ用の電気信号を高速で
与える必要があり、このために従来は図４の回路図に示
すような駆動回路が用いられていた。図において、１は
直流電源、２は制御回路、３はＰＭＯＳＦＥＴ、４はＰ
ＭＯＳＦＥＴのボディダイオード、５は第一のＮＭＯＳ
ＦＥＴ、６は第一のＮＭＯＳＦＥＴのボディダイオー
ド、７は第二のＮＭＯＳＦＥＴ（主スイッチ素子）、８
は第二のＮＭＯＳＦＥＴのボディダイオードである。ま
た、図４に点線で示しているコンデンサ（Ｃａ，Ｃｂ，
Ｃｇｓ）は、各半導体（ＭＯＳＦＥＴ３，５，７）の接
合容量を等価的に集中定数で表わしたものである。
は、ゲート・ソース間にオンオフ用の電気信号を高速で
与える必要があり、このために従来は図４の回路図に示
すような駆動回路が用いられていた。図において、１は
直流電源、２は制御回路、３はＰＭＯＳＦＥＴ、４はＰ
ＭＯＳＦＥＴのボディダイオード、５は第一のＮＭＯＳ
ＦＥＴ、６は第一のＮＭＯＳＦＥＴのボディダイオー
ド、７は第二のＮＭＯＳＦＥＴ（主スイッチ素子）、８
は第二のＮＭＯＳＦＥＴのボディダイオードである。ま
た、図４に点線で示しているコンデンサ（Ｃａ，Ｃｂ，
Ｃｇｓ）は、各半導体（ＭＯＳＦＥＴ３，５，７）の接
合容量を等価的に集中定数で表わしたものである。
【０００４】駆動回路はボディダイオード４を有するＰ
ＭＯＳＦＥＴ３とボディダイオード６を有するＮＭＯＳ
ＦＥＴ５を直流電源１に直列接続したインバータ回路で
あり、インバータ回路の共通ドレインと主スイッチ用Ｎ
ＭＯＳＦＥＴ７のゲートを接続して、主スイッチを駆動
している。インバータ回路のＮＭＯＳＦＥＴ５及びＰＭ
ＯＳＦＥＴ３のゲートは共通に接続されており、この端
子に制御回路２から低レベルと高レベルの値を持つパル
ス電圧を加えて、インバータ回路を動作させている。
ＭＯＳＦＥＴ３とボディダイオード６を有するＮＭＯＳ
ＦＥＴ５を直流電源１に直列接続したインバータ回路で
あり、インバータ回路の共通ドレインと主スイッチ用Ｎ
ＭＯＳＦＥＴ７のゲートを接続して、主スイッチを駆動
している。インバータ回路のＮＭＯＳＦＥＴ５及びＰＭ
ＯＳＦＥＴ３のゲートは共通に接続されており、この端
子に制御回路２から低レベルと高レベルの値を持つパル
ス電圧を加えて、インバータ回路を動作させている。
【０００５】以上の構成において、インバータ回路の入
力に制御回路２から低レベルの信号が加えられたときに
ＰＭＯＳＦＥＴ３がオン、ＮＭＯＳＦＥＴ５がオフし、
インバータ回路が接続されている直流電源１から主スイ
ッチ用ＮＭＯＳＦＥＴ７のゲートにオン電圧が加えら
れ、主スイッチ用ＮＭＯＳＦＥＴ７はオンする。さら
に、インバータ回路から成る駆動回路に制御回路２から
高レベルの信号が加えられた時にＰＭＯＳＦＥＴ３がオ
フ、ＮＭＯＳＦＥＴ５がオンすることにより、主スイッ
チ用ＮＭＯＳＦＥＴ７のゲートに充電された電荷が引き
抜かれ、主スイッチＮＭＯＳＦＥＴ７はオフする。以上
の動作により、主スイッチ用ＮＭＯＳＦＥＴ７は非導
通，導通動作を繰り返して、負荷回路に伝わる電力をコ
ントロールする。
力に制御回路２から低レベルの信号が加えられたときに
ＰＭＯＳＦＥＴ３がオン、ＮＭＯＳＦＥＴ５がオフし、
インバータ回路が接続されている直流電源１から主スイ
ッチ用ＮＭＯＳＦＥＴ７のゲートにオン電圧が加えら
れ、主スイッチ用ＮＭＯＳＦＥＴ７はオンする。さら
に、インバータ回路から成る駆動回路に制御回路２から
高レベルの信号が加えられた時にＰＭＯＳＦＥＴ３がオ
フ、ＮＭＯＳＦＥＴ５がオンすることにより、主スイッ
チ用ＮＭＯＳＦＥＴ７のゲートに充電された電荷が引き
抜かれ、主スイッチＮＭＯＳＦＥＴ７はオフする。以上
の動作により、主スイッチ用ＮＭＯＳＦＥＴ７は非導
通，導通動作を繰り返して、負荷回路に伝わる電力をコ
ントロールする。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の技術による駆動回路では、図４の点線で示すコンデ
ンサ（Ｃａ：インバータ回路のＰＭＯＳＦＥＴ３の出力
容量、Ｃｂ：インバータ回路のＮＭＯＳＦＥＴ５の出力
容量、Ｃｇｓ：主スイッチ用ＮＭＯＳＦＥＴ７の入力容
量）に充電された電荷を直流電源１に回生せずに消費し
てしまうので、損失が周波数に比例して増大し、また、
各コンデンサの充電電流が過大になるという欠点があっ
た。
来の技術による駆動回路では、図４の点線で示すコンデ
ンサ（Ｃａ：インバータ回路のＰＭＯＳＦＥＴ３の出力
容量、Ｃｂ：インバータ回路のＮＭＯＳＦＥＴ５の出力
容量、Ｃｇｓ：主スイッチ用ＮＭＯＳＦＥＴ７の入力容
量）に充電された電荷を直流電源１に回生せずに消費し
てしまうので、損失が周波数に比例して増大し、また、
各コンデンサの充電電流が過大になるという欠点があっ
た。
【０００７】すなわち、インバータ回路のＰＭＯＳＦＥ
Ｔ３がオン、ＮＭＯＳＦＥＴ５がオフした場合に、容量
Ｃａが放電、容量ＣｂとＣｇｓが充電動作を行なう。こ
の場合、容量Ｃａの放電電荷はＰＭＯＳＦＥＴ３で直接
消費され、また、容量Ｃｂ，Ｃｇｓの充電電流は大きな
値となるのでＰＭＯＳＦＥＴ３のオン抵抗による損失が
増大する。次に、インバータ回路のＰＭＯＳＦＥＴ３が
オフ、ＮＭＯＳＦＥＴ５がオンした場合に、容量Ｃａが
充電、容量ＣｂとＣｇｓが放電動作を行なう。この場
合、容量ＣｂとＣｇｓの放電電荷はＮＭＯＳＦＥＴ５で
直接消費され、また、容量Ｃａの充電電流は大きな値と
なるのでＮＭＯＳＦＥＴ５のオン抵抗による損失が増加
する。
Ｔ３がオン、ＮＭＯＳＦＥＴ５がオフした場合に、容量
Ｃａが放電、容量ＣｂとＣｇｓが充電動作を行なう。こ
の場合、容量Ｃａの放電電荷はＰＭＯＳＦＥＴ３で直接
消費され、また、容量Ｃｂ，Ｃｇｓの充電電流は大きな
値となるのでＰＭＯＳＦＥＴ３のオン抵抗による損失が
増大する。次に、インバータ回路のＰＭＯＳＦＥＴ３が
オフ、ＮＭＯＳＦＥＴ５がオンした場合に、容量Ｃａが
充電、容量ＣｂとＣｇｓが放電動作を行なう。この場
合、容量ＣｂとＣｇｓの放電電荷はＮＭＯＳＦＥＴ５で
直接消費され、また、容量Ｃａの充電電流は大きな値と
なるのでＮＭＯＳＦＥＴ５のオン抵抗による損失が増加
する。
【０００８】本発明は、上記問題点を解決するためにな
されたものであり、その目的は、スイッチングコンバー
タやスイッチング電源等のスイッチ素子をインバータ回
路により高周波で駆動する場合において、高周波動作に
よる損失の増大を低減させ、省電力化を達成する零電圧
スイッチング方式駆動回路を提供することにある。
されたものであり、その目的は、スイッチングコンバー
タやスイッチング電源等のスイッチ素子をインバータ回
路により高周波で駆動する場合において、高周波動作に
よる損失の増大を低減させ、省電力化を達成する零電圧
スイッチング方式駆動回路を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の零電圧スイッチング方式駆動回路において
は、直流電源と並列にＰＭＯＳＦＥＴと第一のＮＭＯＳ
ＦＥＴを直列接続したインバータ回路を設け、前記イン
バータ回路の出力と駆動対象の第二のＮＭＯＳＦＥＴの
ゲートとをインダクタを介して接続し、第二のＮＭＯＳ
ＦＥＴのゲート・ソース間にソース側をアノードとする
方向で第一のダイオードを接続し、第二のＮＭＯＳＦＥ
Ｔのゲートと該直流電源の間にゲート側をアノードとす
る方向で第二のダイオードを接続し、前記ＰＭＯＳＦＥ
Ｔと第一のＮＭＯＳＦＥＴを両方がオフとなる休止期間
を挟んで交互にオンオフさせることを特徴としている。
め、本発明の零電圧スイッチング方式駆動回路において
は、直流電源と並列にＰＭＯＳＦＥＴと第一のＮＭＯＳ
ＦＥＴを直列接続したインバータ回路を設け、前記イン
バータ回路の出力と駆動対象の第二のＮＭＯＳＦＥＴの
ゲートとをインダクタを介して接続し、第二のＮＭＯＳ
ＦＥＴのゲート・ソース間にソース側をアノードとする
方向で第一のダイオードを接続し、第二のＮＭＯＳＦＥ
Ｔのゲートと該直流電源の間にゲート側をアノードとす
る方向で第二のダイオードを接続し、前記ＰＭＯＳＦＥ
Ｔと第一のＮＭＯＳＦＥＴを両方がオフとなる休止期間
を挟んで交互にオンオフさせることを特徴としている。
【００１０】
【作用】本発明の零電圧スイッチング方式駆動回路で
は、駆動回路のインバータ回路を構成するＰＭＯＳＦＥ
Ｔと第一のＮＭＯＳＦＥＴを、両者がオフとなる休止期
間を挟んで交互にオンオフさせることにより、ＰＭＯＳ
ＦＥＴと第一のＮＭＯＳＦＥＴを零電圧スイッチングさ
せる。すなわち、ＰＭＯＳＦＥＴまたは第一のＮＭＯＳ
ＦＥＴの出力容量において、上記の休止期間中に、イン
バータ回路の出力と駆動対象の第二のＮＭＯＳＦＥＴの
ゲートを接続するインダクタの電流によって零電圧まで
放電させ、オン時にインバータ回路の各ＭＯＳＦＥＴの
内部で消費される損失が生じないようにしている。ま
た、これにより、インバータ回路の一方のＭＯＳＦＥＴ
の出力容量の電圧が零とし、他方のＭＯＳＦＥＴの出力
容量の電圧は直流電源電圧として、一方のＭＯＳＦＥＴ
がオンした場合にも他方のＭＯＳＦＥＴには充電電流が
流れないようにしている。さらに、この休止期間ならび
に休止期間に続いておきる回路動作により、第二のＮＭ
ＯＳＦＥＴの入力容量に充電された電荷を直流電源に回
生させ、省電力の効果を得ている。
は、駆動回路のインバータ回路を構成するＰＭＯＳＦＥ
Ｔと第一のＮＭＯＳＦＥＴを、両者がオフとなる休止期
間を挟んで交互にオンオフさせることにより、ＰＭＯＳ
ＦＥＴと第一のＮＭＯＳＦＥＴを零電圧スイッチングさ
せる。すなわち、ＰＭＯＳＦＥＴまたは第一のＮＭＯＳ
ＦＥＴの出力容量において、上記の休止期間中に、イン
バータ回路の出力と駆動対象の第二のＮＭＯＳＦＥＴの
ゲートを接続するインダクタの電流によって零電圧まで
放電させ、オン時にインバータ回路の各ＭＯＳＦＥＴの
内部で消費される損失が生じないようにしている。ま
た、これにより、インバータ回路の一方のＭＯＳＦＥＴ
の出力容量の電圧が零とし、他方のＭＯＳＦＥＴの出力
容量の電圧は直流電源電圧として、一方のＭＯＳＦＥＴ
がオンした場合にも他方のＭＯＳＦＥＴには充電電流が
流れないようにしている。さらに、この休止期間ならび
に休止期間に続いておきる回路動作により、第二のＮＭ
ＯＳＦＥＴの入力容量に充電された電荷を直流電源に回
生させ、省電力の効果を得ている。
【００１１】
【実施例】以下、本発明の実施例を、図面を参照して詳
細に説明する。
細に説明する。
【００１２】図１は本発明の一実施例の構成を示す回路
図である。図中、１は直流電源、３はＰＭＯＳＦＥＴ、
４はＰＭＯＳＦＥＴ３のボディダイオード、５は第一の
ＮＭＯＳＦＥＴ、６は第一のＮＭＯＳＦＥＴ５のボディ
ダイオード、７は第二のＮＭＯＳＦＥＴ（主スイッチ素
子）、８は第二のＮＭＯＳＦＥＴ７のボディダイオー
ド、９は第一のダイオード、１０は第二のダイオード、
１１はインダクタ、１２はＮＭＯＳＦＥＴ動作信号発生
回路、１３はＰＭＯＳＦＥＴ動作信号発生回路を示す。
また、ＣａはＰＭＯＳＦＥＴ３の出力容量、ＣｂはＮＭ
ＯＳＦＥＴ５の出力容量、ＣｇｓはＮＭＯＳＦＥＴ７の
入力容量を示す。
図である。図中、１は直流電源、３はＰＭＯＳＦＥＴ、
４はＰＭＯＳＦＥＴ３のボディダイオード、５は第一の
ＮＭＯＳＦＥＴ、６は第一のＮＭＯＳＦＥＴ５のボディ
ダイオード、７は第二のＮＭＯＳＦＥＴ（主スイッチ素
子）、８は第二のＮＭＯＳＦＥＴ７のボディダイオー
ド、９は第一のダイオード、１０は第二のダイオード、
１１はインダクタ、１２はＮＭＯＳＦＥＴ動作信号発生
回路、１３はＰＭＯＳＦＥＴ動作信号発生回路を示す。
また、ＣａはＰＭＯＳＦＥＴ３の出力容量、ＣｂはＮＭ
ＯＳＦＥＴ５の出力容量、ＣｇｓはＮＭＯＳＦＥＴ７の
入力容量を示す。
【００１３】図１の実施例において、図４の従来回路と
異なるのは、ダイオード９，１０及びインダクタ１１を
加えたこと、及びＰＭＯＳＦＥＴ３とＮＭＯＳＦＥＴ５
に同時オフ期間（休止期間）を含む別々の動作信号を与
えていることである。
異なるのは、ダイオード９，１０及びインダクタ１１を
加えたこと、及びＰＭＯＳＦＥＴ３とＮＭＯＳＦＥＴ５
に同時オフ期間（休止期間）を含む別々の動作信号を与
えていることである。
【００１４】すなわち、本実施例の構成においては、直
流電源１と並列にＰＭＯＳＦＥＴ３と第一のＮＭＯＳＦ
ＥＴ５を直列接続したインバータ回路を設け、このイン
バータ回路の出力と駆動対象の第二のＮＭＯＳＦＥＴ７
のゲートとをインダクタ１１を介して接続し、第二のＮ
ＭＯＳＦＥＴ７のゲート・ソース間にソース側をアノー
ドとする方向で第一のダイオード９を接続し、第二のＮ
ＭＯＳＦＥＴ７のゲートと直流電源１の間にゲート側を
アノードとする方向で第二のダイオード１０を接続す
る。上記のＰＭＯＳＦＥＴ３のゲートにはＰＭＯＳＦＥ
Ｔ動作信号発生回路１３を接続し、第一のＮＭＯＳＦＥ
Ｔ５のゲートにはＮＭＯＳＦＥＴ動作信号発生回路１２
を接続する。これらの動作信号発生回路１２，１３は、
ＰＭＯＳＦＥＴ３と第一のＮＭＯＳＦＥＴ５を両方がオ
フとなる休止期間を挟んで交互にオンオフさせることに
より、ＰＭＯＳＦＥＴ３と第一のＮＭＯＳＦＥＴ５を零
電圧スイッチングさせるものである。
流電源１と並列にＰＭＯＳＦＥＴ３と第一のＮＭＯＳＦ
ＥＴ５を直列接続したインバータ回路を設け、このイン
バータ回路の出力と駆動対象の第二のＮＭＯＳＦＥＴ７
のゲートとをインダクタ１１を介して接続し、第二のＮ
ＭＯＳＦＥＴ７のゲート・ソース間にソース側をアノー
ドとする方向で第一のダイオード９を接続し、第二のＮ
ＭＯＳＦＥＴ７のゲートと直流電源１の間にゲート側を
アノードとする方向で第二のダイオード１０を接続す
る。上記のＰＭＯＳＦＥＴ３のゲートにはＰＭＯＳＦＥ
Ｔ動作信号発生回路１３を接続し、第一のＮＭＯＳＦＥ
Ｔ５のゲートにはＮＭＯＳＦＥＴ動作信号発生回路１２
を接続する。これらの動作信号発生回路１２，１３は、
ＰＭＯＳＦＥＴ３と第一のＮＭＯＳＦＥＴ５を両方がオ
フとなる休止期間を挟んで交互にオンオフさせることに
より、ＰＭＯＳＦＥＴ３と第一のＮＭＯＳＦＥＴ５を零
電圧スイッチングさせるものである。
【００１５】以上のように構成した一実施例の動作およ
び作用を述べる。図２は各部の動作波形図を示し、イン
バータを構成するＰＭＯＳＦＥＴ３及びＮＭＯＳＦＥＴ
５に動作信号を出すタイミングを示すものであって、主
スイッチ用ＮＭＯＳＦＥＴ７の入力容量Ｃｇｓ，インバ
ータ回路のＰＭＯＳＦＥＴ３の出力容量Ｃａ、ＮＭＯＳ
ＦＥＴ５の出力容量Ｃｂにおける電圧波形、インダクタ
１１（Ｌｃ）の電流波形及びＰＭＯＳＦＥＴ３とＮＭＯ
ＳＦＥＴ５の動作信号を表わしたものである。本実施例
では、状態１から状態８までの動作が繰り返される。
び作用を述べる。図２は各部の動作波形図を示し、イン
バータを構成するＰＭＯＳＦＥＴ３及びＮＭＯＳＦＥＴ
５に動作信号を出すタイミングを示すものであって、主
スイッチ用ＮＭＯＳＦＥＴ７の入力容量Ｃｇｓ，インバ
ータ回路のＰＭＯＳＦＥＴ３の出力容量Ｃａ、ＮＭＯＳ
ＦＥＴ５の出力容量Ｃｂにおける電圧波形、インダクタ
１１（Ｌｃ）の電流波形及びＰＭＯＳＦＥＴ３とＮＭＯ
ＳＦＥＴ５の動作信号を表わしたものである。本実施例
では、状態１から状態８までの動作が繰り返される。
【００１６】図２中の状態４の期間にＰＭＯＳＦＥＴ３
が零電圧スイッチングを行い、また、状態８でＮＭＯＳ
ＦＥＴ５が零電圧スイッチングを行なっていることかが
分かる。また、容量Ｃｇｓの電荷のエネルギーは状態４
と状態８で直流電源１に回生している。なお、状態４の
期間内において、ＮＭＯＳＦＥＴ５にオン信号を与える
タイミングは任意である。これは、ＮＭＯＳＦＥＴ５が
オンする以前にもボディダイオード６を通して電流が流
れるルートが存在するためである。同様の理由で状態８
の期間内でＰＭＯＳＦＥＴ３にオン信号を与えるタイミ
ングも任意である。
が零電圧スイッチングを行い、また、状態８でＮＭＯＳ
ＦＥＴ５が零電圧スイッチングを行なっていることかが
分かる。また、容量Ｃｇｓの電荷のエネルギーは状態４
と状態８で直流電源１に回生している。なお、状態４の
期間内において、ＮＭＯＳＦＥＴ５にオン信号を与える
タイミングは任意である。これは、ＮＭＯＳＦＥＴ５が
オンする以前にもボディダイオード６を通して電流が流
れるルートが存在するためである。同様の理由で状態８
の期間内でＰＭＯＳＦＥＴ３にオン信号を与えるタイミ
ングも任意である。
【００１７】次に、本発明の実施例回路において、ＰＭ
ＯＳＦＥＴ３，ＮＭＯＳＦＥＴ５が零電圧でスイッチン
グする理由を、図３（ａ）〜（ｈ）の等価回路を用いて
実施例回路の動作原理を解析することにより、明らかに
する。図３では、直流電源１の電圧をＥｉとし、簡単化
のため、ＭＯＳＦＥＴ３，５は理想スイッチ、ダイオー
ドＤ１（図１の９），Ｄ２（図１の１０）の電圧降下は
零として、回路の損失を無視する。図３（ｂ）〜（ｈ）
における構成要素の符号は、省略してあるが、図３
（ａ）と同様である。図３は、本実施例回路の動作が
（ａ）〜（ｈ）に示す状態１から状態８の８つの動作状
態で与えられることを示しており、各状態は図２の状態
に対応している。
ＯＳＦＥＴ３，ＮＭＯＳＦＥＴ５が零電圧でスイッチン
グする理由を、図３（ａ）〜（ｈ）の等価回路を用いて
実施例回路の動作原理を解析することにより、明らかに
する。図３では、直流電源１の電圧をＥｉとし、簡単化
のため、ＭＯＳＦＥＴ３，５は理想スイッチ、ダイオー
ドＤ１（図１の９），Ｄ２（図１の１０）の電圧降下は
零として、回路の損失を無視する。図３（ｂ）〜（ｈ）
における構成要素の符号は、省略してあるが、図３
（ａ）と同様である。図３は、本実施例回路の動作が
（ａ）〜（ｈ）に示す状態１から状態８の８つの動作状
態で与えられることを示しており、各状態は図２の状態
に対応している。
【００１８】状態１はＰＭＯＳＦＥＴ３がオン、ＮＭＯ
ＳＦＥＴ５がオフしており、容量Ｃｇｓを充電中の状態
を示している。この状態において容量Ｃｇｓの電圧が主
スイッチ（図１のＮＭＯＳＦＥＴ７）のしきい値電圧に
達すると主スイッチはオンする。状態１の期間が続くと
容量Ｃｇｓの充電電圧は直流電源の電圧（Ｅｉ）に達
し、さらに容量Ｃｇｓを充電しようとすると第二のダイ
オードＤ２が順バイアスされて導通する。この時から状
態２が始まる。
ＳＦＥＴ５がオフしており、容量Ｃｇｓを充電中の状態
を示している。この状態において容量Ｃｇｓの電圧が主
スイッチ（図１のＮＭＯＳＦＥＴ７）のしきい値電圧に
達すると主スイッチはオンする。状態１の期間が続くと
容量Ｃｇｓの充電電圧は直流電源の電圧（Ｅｉ）に達
し、さらに容量Ｃｇｓを充電しようとすると第二のダイ
オードＤ２が順バイアスされて導通する。この時から状
態２が始まる。
【００１９】状態２の期間中、インダクタＬｃ（図１の
１１）の電流は（ｂ）図示のループ（インダクタＬｃ→
ダイオードＤ２→ＰＭＯＳＦＥＴ３→インダクタＬｃ）
で流れ続けている。状態２の期間に図１の信号発生回路
１２，１３により、ＰＭＯＳＦＥＴ３をオフ、ＮＭＯＳ
ＦＥＴ５をオフ状態にとどめると、状態３が始まる。
１１）の電流は（ｂ）図示のループ（インダクタＬｃ→
ダイオードＤ２→ＰＭＯＳＦＥＴ３→インダクタＬｃ）
で流れ続けている。状態２の期間に図１の信号発生回路
１２，１３により、ＰＭＯＳＦＥＴ３をオフ、ＮＭＯＳ
ＦＥＴ５をオフ状態にとどめると、状態３が始まる。
【００２０】状態３では、インダクタＬｃの電流によ
り、容量Ｃａは充電動作、容量Ｃｂは放電動作を行うの
で、やがて容量Ｃａの電圧はＥｉ、容量Ｃｂの電圧は零
になる。この時から状態４が始まる。
り、容量Ｃａは充電動作、容量Ｃｂは放電動作を行うの
で、やがて容量Ｃａの電圧はＥｉ、容量Ｃｂの電圧は零
になる。この時から状態４が始まる。
【００２１】状態４の期間内にＮＭＯＳＦＥＴ５にオン
信号を与えるまでは、ボディダイオード６がオンしてイ
ンダクタＬｃの電流を直流電源１に回生している。従っ
てこの期間の容量Ｃｂの電圧は零であり、ＮＭＯＳＦＥ
Ｔ５が何時オンしても零電圧スイッチング動作となる。
また、出力容量ＣａはＮＭＯＳＦＥＴ５がオンする以前
に電圧Ｅｉまで充電されているので、ＮＭＯＳＦＥＴ５
がオンしても容量Ｃａに充電電流が流れることはない。
インダクタＬｃの電流が零になると動作は状態５に移
る。
信号を与えるまでは、ボディダイオード６がオンしてイ
ンダクタＬｃの電流を直流電源１に回生している。従っ
てこの期間の容量Ｃｂの電圧は零であり、ＮＭＯＳＦＥ
Ｔ５が何時オンしても零電圧スイッチング動作となる。
また、出力容量ＣａはＮＭＯＳＦＥＴ５がオンする以前
に電圧Ｅｉまで充電されているので、ＮＭＯＳＦＥＴ５
がオンしても容量Ｃａに充電電流が流れることはない。
インダクタＬｃの電流が零になると動作は状態５に移
る。
【００２２】状態５では容量Ｃｇｓの充電電荷が、イン
ダクタＬｃとＮＭＯＳＦＥＴ５を通して放電している。
従って、容量Ｃｇｓの電圧は徐々に降下し、この電圧が
主スイッチ（図１のＭＯＳＦＥＴ７）のしきい値電圧以
下になると主スイッチはオフする。状態５の期間が続く
と容量Ｃｇｓの電圧は零に達し、さらに負電圧に充電さ
れようとするとダイオードＤ１が順バイアスされて導通
する。この時から状態６が始まる。
ダクタＬｃとＮＭＯＳＦＥＴ５を通して放電している。
従って、容量Ｃｇｓの電圧は徐々に降下し、この電圧が
主スイッチ（図１のＭＯＳＦＥＴ７）のしきい値電圧以
下になると主スイッチはオフする。状態５の期間が続く
と容量Ｃｇｓの電圧は零に達し、さらに負電圧に充電さ
れようとするとダイオードＤ１が順バイアスされて導通
する。この時から状態６が始まる。
【００２３】状態６の期間中、インダクタＬｃの電流は
（ｆ）図示のループ（インダクタＬｃ→ＮＭＯＳＦＥＴ
５→ダイオードＤ１→インダクタＬｃ）で流れ続けてい
る。状態６の期間に図１の信号発生回路１２，１３によ
り、ＮＭＯＳＦＥＴ５をオフ、ＰＭＯＳＦＥＴ３をオフ
状態にとどめると、状態７が始まる。
（ｆ）図示のループ（インダクタＬｃ→ＮＭＯＳＦＥＴ
５→ダイオードＤ１→インダクタＬｃ）で流れ続けてい
る。状態６の期間に図１の信号発生回路１２，１３によ
り、ＮＭＯＳＦＥＴ５をオフ、ＰＭＯＳＦＥＴ３をオフ
状態にとどめると、状態７が始まる。
【００２４】状態７では、インダクタＬｃの電流によ
り、容量Ｃａは放電動作、容量Ｃｂは充電動作を行うの
で、やがて容量Ｃａの電圧は零、容量Ｃｂの電圧はＥｉ
になる。この時から状態８が始まる。
り、容量Ｃａは放電動作、容量Ｃｂは充電動作を行うの
で、やがて容量Ｃａの電圧は零、容量Ｃｂの電圧はＥｉ
になる。この時から状態８が始まる。
【００２５】状態８の期間内にＰＭＯＳＦＥＴ３にオン
信号を与えるまでは、ボディダイオード４がオンしてイ
ンダクタＬｃの電流を直流電源１に回生している。従っ
てこの期間の容量Ｃａの電圧は零であり、ＰＭＯＳＦＥ
Ｔ３が何時オンしても零電圧スイッチング動作となる。
また、容量ＣｂはＰＭＯＳＦＥＴ３がオンする以前に電
圧Ｅｉに充電されているので、ＰＭＯＳＦＥＴ３がオン
しても容量Ｃｂに充電電流が流れることはない。インダ
クタＬｃの電流が零になると、動作は状態１に戻る。後
は以上の繰り返しである。
信号を与えるまでは、ボディダイオード４がオンしてイ
ンダクタＬｃの電流を直流電源１に回生している。従っ
てこの期間の容量Ｃａの電圧は零であり、ＰＭＯＳＦＥ
Ｔ３が何時オンしても零電圧スイッチング動作となる。
また、容量ＣｂはＰＭＯＳＦＥＴ３がオンする以前に電
圧Ｅｉに充電されているので、ＰＭＯＳＦＥＴ３がオン
しても容量Ｃｂに充電電流が流れることはない。インダ
クタＬｃの電流が零になると、動作は状態１に戻る。後
は以上の繰り返しである。
【００２６】本発明による駆動回路を実際に動作させた
結果、損失が減少し、零電圧スイッチングの効果および
容量Ｃｇｓの充電電荷を入力に回生する方式の優位性が
確認され、明らかとなった。
結果、損失が減少し、零電圧スイッチングの効果および
容量Ｃｇｓの充電電荷を入力に回生する方式の優位性が
確認され、明らかとなった。
【００２７】なお、上記実施例では、インダクタを付加
する構成としたが、このインダクタとして各部品の配線
のインダクタを使用できることは言うまでもない。この
ように本発明は、その主旨に沿って種々に応用され、種
々の実施態様を取り得るものである。
する構成としたが、このインダクタとして各部品の配線
のインダクタを使用できることは言うまでもない。この
ように本発明は、その主旨に沿って種々に応用され、種
々の実施態様を取り得るものである。
【００２８】
【発明の効果】以上の説明で明らかなように、本発明の
零電圧スイッチング方式駆動回路によれば、ＰＭＯＳＦ
ＥＴとＮＭＯＳＦＥＴで構成したインバータ回路の出力
容量の充電に伴う損失を零にすることが可能な零電圧ス
イッチング動作が実現できると共に、駆動対象の主スイ
ッチ用ＮＭＯＳＦＥＴのゲートに充電された電荷を直流
電源に回生できるので、省電力の効果が得られる。
零電圧スイッチング方式駆動回路によれば、ＰＭＯＳＦ
ＥＴとＮＭＯＳＦＥＴで構成したインバータ回路の出力
容量の充電に伴う損失を零にすることが可能な零電圧ス
イッチング動作が実現できると共に、駆動対象の主スイ
ッチ用ＮＭＯＳＦＥＴのゲートに充電された電荷を直流
電源に回生できるので、省電力の効果が得られる。
【図１】本発明の一実施例を示す駆動回路図
【図２】上記実施例における各部の動作波形図
【図３】（ａ），（ｂ），（ｃ），（ｄ），（ｅ），
（ｆ），（ｇ），（ｈ）は上記実施例の動作原理を示す
等価回路図
（ｆ），（ｇ），（ｈ）は上記実施例の動作原理を示す
等価回路図
【図４】従来の駆動回路図
１…直流電源、３…ＰＭＯＳＦＥＴ、４…ＰＭＯＳＦＥ
Ｔのボディダイオード、５…第一のＮＭＯＳＦＥＴ、６
…第一のＮＭＯＳＦＥＴのボディダイオード、７…第二
のＮＭＯＳＦＥＴ（主スイッチ素子）、８…第二のＮＭ
ＯＳＦＥＴのボディダイオード、９…第一のダイオー
ド、１０…第二のダイオード、１１…インダクタ、１２
…ＮＭＯＳＦＥＴ動作信号発生回路、１３…ＰＭＯＳＦ
ＥＴ動作信号発生回路。
Ｔのボディダイオード、５…第一のＮＭＯＳＦＥＴ、６
…第一のＮＭＯＳＦＥＴのボディダイオード、７…第二
のＮＭＯＳＦＥＴ（主スイッチ素子）、８…第二のＮＭ
ＯＳＦＥＴのボディダイオード、９…第一のダイオー
ド、１０…第二のダイオード、１１…インダクタ、１２
…ＮＭＯＳＦＥＴ動作信号発生回路、１３…ＰＭＯＳＦ
ＥＴ動作信号発生回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−148864（ＪＰ，Ａ) 特開 平２−182010（ＪＰ，Ａ) 特開 平５−207731（ＪＰ，Ａ) 特開 平５−207732（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 1/08 H02M 3/155
Claims (1)
- 【請求項１】 直流電源と並列にＰＭＯＳＦＥＴと第一
のＮＭＯＳＦＥＴを直列接続したインバータ回路を設
け、前記インバータ回路の出力と駆動対象の第二のＮＭ
ＯＳＦＥＴのゲートとをインダクタを介して接続し、第
二のＮＭＯＳＦＥＴのゲート・ソース間にソース側をア
ノードとする方向で第一のダイオードを接続し、第二の
ＮＭＯＳＦＥＴのゲートと該直流電源の間にゲート側を
アノードとする方向で第二のダイオードを接続し、前記
ＰＭＯＳＦＥＴと第一のＮＭＯＳＦＥＴを両方がオフと
なる休止期間を挟んで交互にオンオフさせることを特徴
とする零電圧スイッチング方式駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159392A JP2998766B2 (ja) | 1992-01-27 | 1992-01-27 | 零電圧スイッチング方式駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159392A JP2998766B2 (ja) | 1992-01-27 | 1992-01-27 | 零電圧スイッチング方式駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05207730A JPH05207730A (ja) | 1993-08-13 |
| JP2998766B2 true JP2998766B2 (ja) | 2000-01-11 |
Family
ID=11782209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1159392A Expired - Fee Related JP2998766B2 (ja) | 1992-01-27 | 1992-01-27 | 零電圧スイッチング方式駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2998766B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8319529B2 (en) | 2010-03-10 | 2012-11-27 | Kabushiki Kaisha Toshiba | Drive circuit for a voltage control transistor |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169683B1 (en) * | 1999-10-07 | 2001-01-02 | Ericsson Inc. | Resonant gate drive for synchronous rectifiers |
| JP4755455B2 (ja) * | 2005-07-07 | 2011-08-24 | ローム株式会社 | パワートランジスタのオンオフを制御する制御回路およびそれを用いたスイッチングレギュレータならびに電子機器 |
| JP5603674B2 (ja) * | 2010-06-24 | 2014-10-08 | 株式会社アドバンテスト | スイッチ装置および試験装置 |
| JP5843299B1 (ja) * | 2015-01-13 | 2016-01-13 | 有限会社アイ・アール・ティー | インバータ駆動装置 |
| KR102315046B1 (ko) * | 2020-09-01 | 2021-10-20 | (주)에이프로 | 영전압 방전 장치 |
-
1992
- 1992-01-27 JP JP1159392A patent/JP2998766B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8319529B2 (en) | 2010-03-10 | 2012-11-27 | Kabushiki Kaisha Toshiba | Drive circuit for a voltage control transistor |
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| Publication number | Publication date |
|---|---|
| JPH05207730A (ja) | 1993-08-13 |
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