JPH08149826A - 電力変換装置 - Google Patents
電力変換装置Info
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- JPH08149826A JPH08149826A JP6290771A JP29077194A JPH08149826A JP H08149826 A JPH08149826 A JP H08149826A JP 6290771 A JP6290771 A JP 6290771A JP 29077194 A JP29077194 A JP 29077194A JP H08149826 A JPH08149826 A JP H08149826A
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Abstract
(57)【要約】
【目的】 スイッチング素子の劣化を防ぎ、高い回路効
率を有し、入力歪の少ない、スイッチドキャパシタを用
いた電力変換装置を提供する。 【構成】 直流電源Ｅからインダクタンス素子Ｌ1 を介
して電力供給用ャパシタンス素子Ｃ1 〜Ｃ5 をＶ10＜Ｖ
20＜Ｖ30＜Ｖ40＜Ｖ50の電圧関係で異なる電圧に充電
し、負荷回路１にインダクタンス素子Ｌ2 を介してキャ
パシタンス素子Ｃ1〜Ｃ5 を順番に接続すると共に、イ
ンダクタンス素子Ｌ1 , Ｌ2 を介して共振的に電力を伝
達する。スイッチング素子Ｓj2（ｊ＝１〜５）を構成す
るＭＯＳＦＥＴ（Ｑa ）, （Ｑb ）のゲ−ト，ソ−ス間
にそれぞれ独立に制御信号ＶＳa , ＶＳb を設けた。 【効果】 スイッチング素子の劣化を防ぎ、高い回路効
率を有し、入力歪の少ない、スイッチドキャパシタを用
いた電力変換装置を提供できる。
率を有し、入力歪の少ない、スイッチドキャパシタを用
いた電力変換装置を提供する。 【構成】 直流電源Ｅからインダクタンス素子Ｌ1 を介
して電力供給用ャパシタンス素子Ｃ1 〜Ｃ5 をＶ10＜Ｖ
20＜Ｖ30＜Ｖ40＜Ｖ50の電圧関係で異なる電圧に充電
し、負荷回路１にインダクタンス素子Ｌ2 を介してキャ
パシタンス素子Ｃ1〜Ｃ5 を順番に接続すると共に、イ
ンダクタンス素子Ｌ1 , Ｌ2 を介して共振的に電力を伝
達する。スイッチング素子Ｓj2（ｊ＝１〜５）を構成す
るＭＯＳＦＥＴ（Ｑa ）, （Ｑb ）のゲ−ト，ソ−ス間
にそれぞれ独立に制御信号ＶＳa , ＶＳb を設けた。 【効果】 スイッチング素子の劣化を防ぎ、高い回路効
率を有し、入力歪の少ない、スイッチドキャパシタを用
いた電力変換装置を提供できる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、直流電源から交流電力
を得る電力変換装置に関するものであり、更に詳しく
は、スイッチドキャパシタを用いて交流電力を得る電力
変換装置に関する。
を得る電力変換装置に関するものであり、更に詳しく
は、スイッチドキャパシタを用いて交流電力を得る電力
変換装置に関する。
【０００２】
【従来の技術】スイッチドキャパシタを用いて直流電源
から交流出力を得る回路として、特願平６−２４９７４
３号に示すものがあり、その回路図を図９に、動作波形
図を図１０に示す。
から交流出力を得る回路として、特願平６−２４９７４
３号に示すものがあり、その回路図を図９に、動作波形
図を図１０に示す。
【０００３】本回路は、直流電源Ｅからインダクタンス
素子Ｌ1 を介して電力供給用ャパシタンス素子（以下、
キャパシタンス素子と呼ぶ。）Ｃ1 〜Ｃ5 をＶ10＜Ｖ20
＜Ｖ 30＜Ｖ40＜Ｖ50の電圧関係で異なる電圧に充電し、
スイッチング素子Ｓz1〜Ｓz4とスイッチング素子Ｓz1〜
Ｓz4により極性反転される負荷Ｚと負荷用キャパシタン
ス素子ＣZ とから構成される負荷回路１に、インダクタ
ンス素子Ｌ2 を介してキャパシタンス素子Ｃ1 〜Ｃ5 を
順番に接続することにより、負荷Ｚの両端電圧（負荷電
圧）Ｖｚを滑らかに変化させて負荷電圧Ｖｚの歪を低減
するものであると共に、インダクタンス素子Ｌ1 , Ｌ2
を介して共振的に電力を伝達することにより電力伝達効
率を向上するものである。
素子Ｌ1 を介して電力供給用ャパシタンス素子（以下、
キャパシタンス素子と呼ぶ。）Ｃ1 〜Ｃ5 をＶ10＜Ｖ20
＜Ｖ 30＜Ｖ40＜Ｖ50の電圧関係で異なる電圧に充電し、
スイッチング素子Ｓz1〜Ｓz4とスイッチング素子Ｓz1〜
Ｓz4により極性反転される負荷Ｚと負荷用キャパシタン
ス素子ＣZ とから構成される負荷回路１に、インダクタ
ンス素子Ｌ2 を介してキャパシタンス素子Ｃ1 〜Ｃ5 を
順番に接続することにより、負荷Ｚの両端電圧（負荷電
圧）Ｖｚを滑らかに変化させて負荷電圧Ｖｚの歪を低減
するものであると共に、インダクタンス素子Ｌ1 , Ｌ2
を介して共振的に電力を伝達することにより電力伝達効
率を向上するものである。
【０００４】本従来例において、各キャパシタンス素子
Ｃ1 〜Ｃ5 から負荷回路１への電流Ｉ1 は、負荷電圧Ｖ
Z 上昇時には各キャパシタンス素子Ｃ1 〜Ｃ5 から負荷
回路１へ、負荷電圧ＶZ 下降時には負荷回路から各キャ
パシタンス素子Ｃ1 〜Ｃ5 へ流れる。つまりスイッチン
グ素子Ｓ12, Ｓ22, Ｓ32, Ｓ42, Ｓ52には双方向電流が
流れる。しかし、バイポ−ラトランジスタ，ＭＯＳＦＥ
Ｔ等は片方向素子の為、双方向電流が流れることによる
劣化が生じてしまう。ここで、片方向素子の劣化を防止
するスイッチング素子が必要となる。その為に例えば図
１１に示す様に、ゲ−ト，ソ−ス間にボディダイオ−ド
Ｄa , Ｄb を有するＭＯＳＦＥＴ（Ｑa）, （Ｑb ）の
ソ−ス同志を接続し、ＭＯＳＦＥＴ（Ｑa ）, （Ｑb ）
のドレインＡ，Ｂを電流径路に接続する回路が考えられ
る。図１１に示す様にＭＯＳＦＥＴ（Ｑa ）, （Ｑb ）
のゲ−ト，ソ−ス間に制御信号ＶＳを加えることによ
り、ＭＯＳＦＥＴ（Ｑa ）, （Ｑb ）に双方向電流を流
すことが可能となる。図１２に、図９に示す回路に於け
る全てのスイッチング素子をゲ−ト，ソ−ス間にボディ
ダイオ−ドを有するＭＯＳＦＥＴに置き換えた回路図を
示す。
Ｃ1 〜Ｃ5 から負荷回路１への電流Ｉ1 は、負荷電圧Ｖ
Z 上昇時には各キャパシタンス素子Ｃ1 〜Ｃ5 から負荷
回路１へ、負荷電圧ＶZ 下降時には負荷回路から各キャ
パシタンス素子Ｃ1 〜Ｃ5 へ流れる。つまりスイッチン
グ素子Ｓ12, Ｓ22, Ｓ32, Ｓ42, Ｓ52には双方向電流が
流れる。しかし、バイポ−ラトランジスタ，ＭＯＳＦＥ
Ｔ等は片方向素子の為、双方向電流が流れることによる
劣化が生じてしまう。ここで、片方向素子の劣化を防止
するスイッチング素子が必要となる。その為に例えば図
１１に示す様に、ゲ−ト，ソ−ス間にボディダイオ−ド
Ｄa , Ｄb を有するＭＯＳＦＥＴ（Ｑa）, （Ｑb ）の
ソ−ス同志を接続し、ＭＯＳＦＥＴ（Ｑa ）, （Ｑb ）
のドレインＡ，Ｂを電流径路に接続する回路が考えられ
る。図１１に示す様にＭＯＳＦＥＴ（Ｑa ）, （Ｑb ）
のゲ−ト，ソ−ス間に制御信号ＶＳを加えることによ
り、ＭＯＳＦＥＴ（Ｑa ）, （Ｑb ）に双方向電流を流
すことが可能となる。図１２に、図９に示す回路に於け
る全てのスイッチング素子をゲ−ト，ソ−ス間にボディ
ダイオ−ドを有するＭＯＳＦＥＴに置き換えた回路図を
示す。
【０００５】図１２に示す回路に於いて、ＭＯＳＦＥＴ
がソ−ス電位の不安定なハイサイドスイッチである場
合、図１３に示す様な制御信号伝達・駆動回路によりハ
イサイドスイッチを駆動する。また、図１１に示す様な
双方向スイッチング素子を構成するＭＯＳＦＥＴ（Ｓ
j2a ）, （Ｓj2b ）（ｊ＝１〜５）は、同時に制御信号
ＶＳを印加することでスイッチング素子Ｓj2（ｊ＝１〜
５）の如く動作をし、その動作は図１０に示す動作波形
図に準ずる。
がソ−ス電位の不安定なハイサイドスイッチである場
合、図１３に示す様な制御信号伝達・駆動回路によりハ
イサイドスイッチを駆動する。また、図１１に示す様な
双方向スイッチング素子を構成するＭＯＳＦＥＴ（Ｓ
j2a ）, （Ｓj2b ）（ｊ＝１〜５）は、同時に制御信号
ＶＳを印加することでスイッチング素子Ｓj2（ｊ＝１〜
５）の如く動作をし、その動作は図１０に示す動作波形
図に準ずる。
【０００６】
【発明が解決しようとする課題】しかし、上記従来例に
於いては、例えば時刻ｔ2 にスイッチング素子Ｓ12の制
御信号がロ−レベル、スイッチング素子Ｓ22の制御信号
がハイレベルになると、スイッチング素子Ｓ12はタ−ン
オフ時間があるため完全にオフしする前にスイッチング
素子Ｓ22がオンすることにより、キャパシタンス素子Ｃ
2 からスイッチング素子Ｓ22, Ｓ12を介してキャパシタ
ンス素子Ｃ1 に電流が流れてしまう、つまりスイッチン
グ素子Ｓj2（ｊ＝１〜５）のうち少なくとも２つが同時
にオンする状態になってしまうと、キャパシタンス素子
Ｃj （ｊ＝１〜５）のうち少なくとも２つが電気的に接
続されて、お互いの間に直接電流が流れてしまい、ノイ
ズが生じる、各キャパシタンス素子Ｃj （ｊ＝１〜５）
の電圧が設定電圧と異なってしまう、ロスが生じるとい
う第１の問題点が生じる。
於いては、例えば時刻ｔ2 にスイッチング素子Ｓ12の制
御信号がロ−レベル、スイッチング素子Ｓ22の制御信号
がハイレベルになると、スイッチング素子Ｓ12はタ−ン
オフ時間があるため完全にオフしする前にスイッチング
素子Ｓ22がオンすることにより、キャパシタンス素子Ｃ
2 からスイッチング素子Ｓ22, Ｓ12を介してキャパシタ
ンス素子Ｃ1 に電流が流れてしまう、つまりスイッチン
グ素子Ｓj2（ｊ＝１〜５）のうち少なくとも２つが同時
にオンする状態になってしまうと、キャパシタンス素子
Ｃj （ｊ＝１〜５）のうち少なくとも２つが電気的に接
続されて、お互いの間に直接電流が流れてしまい、ノイ
ズが生じる、各キャパシタンス素子Ｃj （ｊ＝１〜５）
の電圧が設定電圧と異なってしまう、ロスが生じるとい
う第１の問題点が生じる。
【０００７】上記第１の問題点を解決する為に、スイッ
チング素子Ｓj2（ｊ＝１〜５）のタ−ンオフ時間を見込
んで同時にオンしないように制御しなければならない、
もしくは、高速でタ−ンオン、タ−ンオフするスイッチ
ング素子を用いなければならないという第２の問題点が
生じる。
チング素子Ｓj2（ｊ＝１〜５）のタ−ンオフ時間を見込
んで同時にオンしないように制御しなければならない、
もしくは、高速でタ−ンオン、タ−ンオフするスイッチ
ング素子を用いなければならないという第２の問題点が
生じる。
【０００８】本発明は、上記問題点に鑑みてなされたも
ので、その目的とするところは、スイッチング素子の劣
化を防ぎ、高い回路効率を有し、入力歪の少ない、スイ
ッチドキャパシタを用いた電力変換装置を提供すること
である。
ので、その目的とするところは、スイッチング素子の劣
化を防ぎ、高い回路効率を有し、入力歪の少ない、スイ
ッチドキャパシタを用いた電力変換装置を提供すること
である。
【０００９】
【課題を解決するための手段】請求項１記載の発明によ
れば、負荷と、複数の電力供給用キャパシタンス素子
と、直流電源に直列接続された第１のインダクタンス素
子と、第１のインダクタンス素子を介して複数の電力供
給用キャパシタンス素子に所定の電圧を充電する充電手
段と、負荷への電源となる負荷用キャパシタンス素子
と、負荷用キャパシタンス素子に直列接続された第２の
インダクタンス素子と、負荷及び第２のインダクタンス
素子から成る直列回路と複数の電力供給用キャパシタン
ス素子との間に直列接続された複数のスイッチング素子
と、スイッチング素子を直列回路に順次択一的に接続す
ることにより負荷用キャパシタンス素子の両端電圧を略
脈流波状に変化させる制御手段とを備える電力変換装置
において、複数のスイッチング素子は、ボディダイオ−
ドを有する２つのＭＯＳＦＥＴのソ−ス電極同志、もし
くはドレイン電極同志を接続したものであると共に、２
つのＭＯＳＦＥＴを、同時にオンせずに片方ずつオンす
るＭＯＳＦＥＴ制御手段を備えたことを特徴とする。
れば、負荷と、複数の電力供給用キャパシタンス素子
と、直流電源に直列接続された第１のインダクタンス素
子と、第１のインダクタンス素子を介して複数の電力供
給用キャパシタンス素子に所定の電圧を充電する充電手
段と、負荷への電源となる負荷用キャパシタンス素子
と、負荷用キャパシタンス素子に直列接続された第２の
インダクタンス素子と、負荷及び第２のインダクタンス
素子から成る直列回路と複数の電力供給用キャパシタン
ス素子との間に直列接続された複数のスイッチング素子
と、スイッチング素子を直列回路に順次択一的に接続す
ることにより負荷用キャパシタンス素子の両端電圧を略
脈流波状に変化させる制御手段とを備える電力変換装置
において、複数のスイッチング素子は、ボディダイオ−
ドを有する２つのＭＯＳＦＥＴのソ−ス電極同志、もし
くはドレイン電極同志を接続したものであると共に、２
つのＭＯＳＦＥＴを、同時にオンせずに片方ずつオンす
るＭＯＳＦＥＴ制御手段を備えたことを特徴とする。
【００１０】請求項２記載の発明によれば、ＭＯＳＦＥ
Ｔは、縦型構造を有する縦型ＭＯＳＦＥＴであると共
に、縦型ＭＯＳＦＥＴのドレイン電極同志を接続するこ
とを特徴とする。
Ｔは、縦型構造を有する縦型ＭＯＳＦＥＴであると共
に、縦型ＭＯＳＦＥＴのドレイン電極同志を接続するこ
とを特徴とする。
【００１１】請求項３記載の発明によれば、複数のスイ
ッチング素子は、２つのバイポ−ラトランジスタのエミ
ッタ電極同志、もしくはコレクタ電極同志を接続したも
のであると共に、２つのバイポ−ラトランジスタの各々
のコレクタ・エミッタ間に逆並列接続されたダイオ−ド
を有するものとしたことを特徴とする。
ッチング素子は、２つのバイポ−ラトランジスタのエミ
ッタ電極同志、もしくはコレクタ電極同志を接続したも
のであると共に、２つのバイポ−ラトランジスタの各々
のコレクタ・エミッタ間に逆並列接続されたダイオ−ド
を有するものとしたことを特徴とする。
【００１２】請求項４記載の発明によれば、複数のスイ
ッチング素子は、ボディダイオ−ドを有しない２つのＭ
ＯＳＦＥＴのドレイン電極同志、もしくはソ−ス電極同
志を接続したものであると共に、ボディダイオ−ドを有
しない２つのＭＯＳＦＥＴの各々のドレイン・ソ−ス間
に逆並列接続されたダイオ−ドを有するものとしたこと
を特徴とする。
ッチング素子は、ボディダイオ−ドを有しない２つのＭ
ＯＳＦＥＴのドレイン電極同志、もしくはソ−ス電極同
志を接続したものであると共に、ボディダイオ−ドを有
しない２つのＭＯＳＦＥＴの各々のドレイン・ソ−ス間
に逆並列接続されたダイオ−ドを有するものとしたこと
を特徴とする。
【００１３】請求項５記載の発明によれば、負荷は、複
数のスイッチング素子と、負荷用キャパシタンス素子
と、第２のインダクタンス素子とから少なくとも構成さ
れるブリッジ回路であることを特徴とする。
数のスイッチング素子と、負荷用キャパシタンス素子
と、第２のインダクタンス素子とから少なくとも構成さ
れるブリッジ回路であることを特徴とする。
【００１４】請求項６記載の発明によれば、負荷は、放
電灯であることを特徴とする。請求項７記載の発明によ
れば、負荷は、少なくともブリッジ回路と放電灯とから
構成されることを特徴とする。
電灯であることを特徴とする。請求項７記載の発明によ
れば、負荷は、少なくともブリッジ回路と放電灯とから
構成されることを特徴とする。
【００１５】
【作用】請求項１記載の発明によれば、複数の電力供給
用キャパシタンス素子から負荷回路に電流を流す場合
は、ボディダイオ−ドを有する第１のＭＯＳＦＥＴをオ
フ、ボディダイオ−ドを有する第２のＭＯＳＦＥＴをオ
ンして、第１のＭＯＳＦＥＴのボディダイオ−ド，第２
のインダクタンス素子を介して複数の電力供給用キャパ
シタンス素子を負荷回路に接続する。また、負荷回路よ
り複数の電力供給用キャパシタンス素子に電流を流す場
合は、第１のＭＯＳＦＥＴをオン，第２のＭＯＳＦＥＴ
をオフして、第２のＭＯＳＦＥＴのボディダイオ−ド、
第２のインダクタンス素子を介して負荷回路に複数の電
力供給用キャパシタンス素子を接続する。
用キャパシタンス素子から負荷回路に電流を流す場合
は、ボディダイオ−ドを有する第１のＭＯＳＦＥＴをオ
フ、ボディダイオ−ドを有する第２のＭＯＳＦＥＴをオ
ンして、第１のＭＯＳＦＥＴのボディダイオ−ド，第２
のインダクタンス素子を介して複数の電力供給用キャパ
シタンス素子を負荷回路に接続する。また、負荷回路よ
り複数の電力供給用キャパシタンス素子に電流を流す場
合は、第１のＭＯＳＦＥＴをオン，第２のＭＯＳＦＥＴ
をオフして、第２のＭＯＳＦＥＴのボディダイオ−ド、
第２のインダクタンス素子を介して負荷回路に複数の電
力供給用キャパシタンス素子を接続する。
【００１６】請求項２記載の発明によれば、複数のスイ
ッチング素子の半導体構造に於いて、第１の縦型ＭＯＳ
ＦＥＴ及び第２の縦型ＭＯＳＦＥＴのドレイン電極を共
通にする。
ッチング素子の半導体構造に於いて、第１の縦型ＭＯＳ
ＦＥＴ及び第２の縦型ＭＯＳＦＥＴのドレイン電極を共
通にする。
【００１７】請求項３記載の発明によれば、複数の電力
供給用キャパシタンス素子から負荷回路に電流を流す場
合は、第１のバイポ−ラトランジスタをオフ、第２のバ
イポ−ラトランジスタをオンして、第１のバイポ−ラト
ランジスタに逆並列接続された第１のダイオ−ド，第２
のインダクタンス素子を介して複数の電力供給用キャパ
シタンス素子を負荷回路に接続する。また、負荷回路よ
り複数の電力供給用キャパシタンス素子に電流を流す場
合は、第１のバイポ−ラトランジスタをオン，第２のバ
イポ−ラトランジスタをオフして、第２のバイポ−ラト
ランジスタに逆並列接続された第２のダイオ−ド、第２
のインダクタンス素子を介して負荷回路に複数の電力供
給用キャパシタンス素子を接続する。
供給用キャパシタンス素子から負荷回路に電流を流す場
合は、第１のバイポ−ラトランジスタをオフ、第２のバ
イポ−ラトランジスタをオンして、第１のバイポ−ラト
ランジスタに逆並列接続された第１のダイオ−ド，第２
のインダクタンス素子を介して複数の電力供給用キャパ
シタンス素子を負荷回路に接続する。また、負荷回路よ
り複数の電力供給用キャパシタンス素子に電流を流す場
合は、第１のバイポ−ラトランジスタをオン，第２のバ
イポ−ラトランジスタをオフして、第２のバイポ−ラト
ランジスタに逆並列接続された第２のダイオ−ド、第２
のインダクタンス素子を介して負荷回路に複数の電力供
給用キャパシタンス素子を接続する。
【００１８】請求項４記載の発明によれば、複数の電力
供給用キャパシタンス素子から負荷回路に電流を流す場
合は、ボディダイオ−ドを有しない第１のＭＯＳＦＥＴ
をオフ、ボディダイオ−ドを有しない第２のＭＯＳＦＥ
Ｔをオンして、第１のＭＯＳＦＥＴに逆並列接続された
第１のダイオ−ド，第２のインダクタンス素子を介して
複数の電力供給用キャパシタンス素子を負荷回路に接続
する。また、負荷回路より複数の電力供給用キャパシタ
ンス素子に電流を流す場合は、第１のＭＯＳＦＥＴをオ
ン，第２のＭＯＳＦＥＴをオフして、第２のＭＯＳＦＥ
Ｔに逆並列接続された第２のダイオ−ド、第２のインダ
クタンス素子を介して負荷回路に複数の電力供給用キャ
パシタンス素子を接続する。
供給用キャパシタンス素子から負荷回路に電流を流す場
合は、ボディダイオ−ドを有しない第１のＭＯＳＦＥＴ
をオフ、ボディダイオ−ドを有しない第２のＭＯＳＦＥ
Ｔをオンして、第１のＭＯＳＦＥＴに逆並列接続された
第１のダイオ−ド，第２のインダクタンス素子を介して
複数の電力供給用キャパシタンス素子を負荷回路に接続
する。また、負荷回路より複数の電力供給用キャパシタ
ンス素子に電流を流す場合は、第１のＭＯＳＦＥＴをオ
ン，第２のＭＯＳＦＥＴをオフして、第２のＭＯＳＦＥ
Ｔに逆並列接続された第２のダイオ−ド、第２のインダ
クタンス素子を介して負荷回路に複数の電力供給用キャ
パシタンス素子を接続する。
【００１９】請求項５記載の発明によれば、複数の電力
供給用キャパシタンス素子から負荷回路に電流を流す場
合は、ボディダイオ−ドを有する第１のＭＯＳＦＥＴを
オフ、ボディダイオ−ドを有する第２のＭＯＳＦＥＴを
オンして、第１のＭＯＳＦＥＴのボディダイオ−ド，第
２のインダクタンス素子を介して複数の電力供給用キャ
パシタンス素子を負荷回路に接続する。また、負荷回路
より複数の電力供給用キャパシタンス素子に電流を流す
場合は、第１のＭＯＳＦＥＴをオン，第２のＭＯＳＦＥ
Ｔをオフして、第２のＭＯＳＦＥＴのボディダイオ−
ド、第２のインダクタンス素子を介して負荷回路に複数
の電力供給用キャパシタンス素子を接続する。
供給用キャパシタンス素子から負荷回路に電流を流す場
合は、ボディダイオ−ドを有する第１のＭＯＳＦＥＴを
オフ、ボディダイオ−ドを有する第２のＭＯＳＦＥＴを
オンして、第１のＭＯＳＦＥＴのボディダイオ−ド，第
２のインダクタンス素子を介して複数の電力供給用キャ
パシタンス素子を負荷回路に接続する。また、負荷回路
より複数の電力供給用キャパシタンス素子に電流を流す
場合は、第１のＭＯＳＦＥＴをオン，第２のＭＯＳＦＥ
Ｔをオフして、第２のＭＯＳＦＥＴのボディダイオ−
ド、第２のインダクタンス素子を介して負荷回路に複数
の電力供給用キャパシタンス素子を接続する。
【００２０】さらに、負荷から複数の電力供給用キャパ
シタンス素子を切り離すことにより負荷用キャパシタン
ス素子の電圧をゼロにする。
シタンス素子を切り離すことにより負荷用キャパシタン
ス素子の電圧をゼロにする。
【００２１】請求項６、７記載の発明によれば、放電灯
に交流の高周波電力を供給することより、放電灯を安定
点灯する。
に交流の高周波電力を供給することより、放電灯を安定
点灯する。
【００２２】
（実施例１）本発明に係る第１実施例の回路図を図１
に、スイッチング素子Ｓj2（ｊ＝１〜５）の回路図を図
２に、動作波形図を図３に示す。
に、スイッチング素子Ｓj2（ｊ＝１〜５）の回路図を図
２に、動作波形図を図３に示す。
【００２３】図１０〜図１２に示す従来例と異なる点
は、スイッチング素子Ｓj2（ｊ＝１〜５）を構成するボ
ディダイオ−ドを有するＭＯＳＦＥＴ（Ｑa ）,
（Ｑb ）のゲ−ト，ソ−ス間にそれぞれ独立に制御信号
ＶＳa , ＶＳb を設けたことであり、その他の従来例と
同一構成には同一符号を付すことにより説明を省略す
る。
は、スイッチング素子Ｓj2（ｊ＝１〜５）を構成するボ
ディダイオ−ドを有するＭＯＳＦＥＴ（Ｑa ）,
（Ｑb ）のゲ−ト，ソ−ス間にそれぞれ独立に制御信号
ＶＳa , ＶＳb を設けたことであり、その他の従来例と
同一構成には同一符号を付すことにより説明を省略す
る。
【００２４】次に、図３を参照して動作を簡単に説明す
る。キャパシタンス素子Ｃ1 〜Ｃ5 から負荷回路１に電
流Ｉ1 を流す時刻ｔ0 〜ｔ 5 は、ＭＯＳＦＥＴ
（Ｓj2a ）（ｊ＝１〜５）をオフ，ＭＯＳＦＥＴ（Ｓ
j2b ）（ｊ＝１〜５）をオンして、インダクタンス素子
Ｌ2 を介してキャパシタンス素子Ｃj （ｊ＝１〜５）を
負荷回路１に接続する。例えば、時刻ｔ2 にＭＯＳＦＥ
Ｔ（Ｓ32b ）の制御信号をハイレベルにすると、キャパ
シタンス素子Ｃ3 →ＭＯＳＦＥＴ（Ｓ32b ）→ＭＯＳＦ
ＥＴ（Ｓ32a ）のボディダイオ−ド→インダクタンス素
子Ｌ2 →負荷回路１と電流が流れる。このとき、時刻ｔ
1 〜ｔ2 までオンしていたＳ22b が完全にタ−ンオフし
ていなくてもＭＯＳＦＥＴ（Ｓ22a ）はオフしているた
め、キャパシタンス素子Ｃ3 からキャパシタンス素子Ｃ
2 には電流が流れ込まない。
る。キャパシタンス素子Ｃ1 〜Ｃ5 から負荷回路１に電
流Ｉ1 を流す時刻ｔ0 〜ｔ 5 は、ＭＯＳＦＥＴ
（Ｓj2a ）（ｊ＝１〜５）をオフ，ＭＯＳＦＥＴ（Ｓ
j2b ）（ｊ＝１〜５）をオンして、インダクタンス素子
Ｌ2 を介してキャパシタンス素子Ｃj （ｊ＝１〜５）を
負荷回路１に接続する。例えば、時刻ｔ2 にＭＯＳＦＥ
Ｔ（Ｓ32b ）の制御信号をハイレベルにすると、キャパ
シタンス素子Ｃ3 →ＭＯＳＦＥＴ（Ｓ32b ）→ＭＯＳＦ
ＥＴ（Ｓ32a ）のボディダイオ−ド→インダクタンス素
子Ｌ2 →負荷回路１と電流が流れる。このとき、時刻ｔ
1 〜ｔ2 までオンしていたＳ22b が完全にタ−ンオフし
ていなくてもＭＯＳＦＥＴ（Ｓ22a ）はオフしているた
め、キャパシタンス素子Ｃ3 からキャパシタンス素子Ｃ
2 には電流が流れ込まない。
【００２５】一方、負荷回路１を構成するＭＯＳＦＥＴ
（ＳZ1）〜（ＳZ4）のボディダイオ−ドを介してキャパ
シタンス素子Ｃj （ｊ＝１〜５）に電流Ｉ1 を流す時刻
ｔ5〜ｔ10は、ＭＯＳＦＥＴ（Ｓj2a ）（ｊ＝１〜５）
をオン，ＭＯＳＦＥＴ（Ｓj2 b ）（ｊ＝１〜５）をオフ
して、インダクタンス素子Ｌ2 を介して負荷回路１にキ
ャパシタンス素子Ｃj （ｊ＝１〜５）を接続する。例え
ば時刻ｔ6 〜ｔ7 までＭＯＳＦＥＴ（Ｓ42a ）がオン
し、時刻ｔ7 にＭＯＳＦＥＴ（Ｓ42a ）の制御信号がロ
−レベル、ＭＯＳＦＥＴ（Ｓ32a ）の制御信号がハイレ
ベルになると、ＭＯＳＦＥＴ（Ｓ32a ）がオンする。こ
のときは、ＭＯＳＦＥＴ（Ｓ42a ）が完全にオフし切っ
ていなくてもＭＯＳＦＥＴ（Ｓ42b ）はオフしているた
め、キャパシタンス素子Ｃ4 からキャパシタンス素子Ｃ
3 に電流は流れない。キャパシタンス素子Ｃ3 の方が負
荷回路１より電圧が低いため、負荷回路１からキャパシ
タンス素子Ｃ3 に電流は流れる。
（ＳZ1）〜（ＳZ4）のボディダイオ−ドを介してキャパ
シタンス素子Ｃj （ｊ＝１〜５）に電流Ｉ1 を流す時刻
ｔ5〜ｔ10は、ＭＯＳＦＥＴ（Ｓj2a ）（ｊ＝１〜５）
をオン，ＭＯＳＦＥＴ（Ｓj2 b ）（ｊ＝１〜５）をオフ
して、インダクタンス素子Ｌ2 を介して負荷回路１にキ
ャパシタンス素子Ｃj （ｊ＝１〜５）を接続する。例え
ば時刻ｔ6 〜ｔ7 までＭＯＳＦＥＴ（Ｓ42a ）がオン
し、時刻ｔ7 にＭＯＳＦＥＴ（Ｓ42a ）の制御信号がロ
−レベル、ＭＯＳＦＥＴ（Ｓ32a ）の制御信号がハイレ
ベルになると、ＭＯＳＦＥＴ（Ｓ32a ）がオンする。こ
のときは、ＭＯＳＦＥＴ（Ｓ42a ）が完全にオフし切っ
ていなくてもＭＯＳＦＥＴ（Ｓ42b ）はオフしているた
め、キャパシタンス素子Ｃ4 からキャパシタンス素子Ｃ
3 に電流は流れない。キャパシタンス素子Ｃ3 の方が負
荷回路１より電圧が低いため、負荷回路１からキャパシ
タンス素子Ｃ3 に電流は流れる。
【００２６】時刻ｔ4 〜ｔ6 の間は、キャパシタンス素
子Ｃ5 が負荷回路１に接続されており、共振的に電流が
流れるため、キャパシタンス素子Ｃ5 から負荷回路１に
電流が流れる期間と負荷回路１からキャパシタンス素子
Ｃ5 に電流が流れる期間とを正確に分けることが難しい
場合がある。この場合、時刻ｔ5 〜ｔ6 の間に、且つ時
刻ｔ6 に完全にオンする様にＭＯＳＦＥＴ（Ｓ52b ）を
オンし、時刻ｔ5 以前に、且つＭＯＳＦＥＴ（Ｓ42b ）
が完全にオフした後に、ＭＯＳＦＥＴ（Ｓ52a）をオン
することにより、ＭＯＳＦＥＴ（Ｓ52a ）とＭＯＳＦＥ
Ｔ（Ｓ52b ）とを同時にオンする期間を設け、双方向ス
イッチ動作を行なわせる。
子Ｃ5 が負荷回路１に接続されており、共振的に電流が
流れるため、キャパシタンス素子Ｃ5 から負荷回路１に
電流が流れる期間と負荷回路１からキャパシタンス素子
Ｃ5 に電流が流れる期間とを正確に分けることが難しい
場合がある。この場合、時刻ｔ5 〜ｔ6 の間に、且つ時
刻ｔ6 に完全にオンする様にＭＯＳＦＥＴ（Ｓ52b ）を
オンし、時刻ｔ5 以前に、且つＭＯＳＦＥＴ（Ｓ42b ）
が完全にオフした後に、ＭＯＳＦＥＴ（Ｓ52a）をオン
することにより、ＭＯＳＦＥＴ（Ｓ52a ）とＭＯＳＦＥ
Ｔ（Ｓ52b ）とを同時にオンする期間を設け、双方向ス
イッチ動作を行なわせる。
【００２７】以上の様に構成したことにより、双方向ス
イッチのタ−ンオフ遅延を考慮しなくてもよく、制御の
簡略化が図れると共に、タ−ンオフの遅いスイッチング
素子を用いることも可能となる。なお、ＭＯＳＦＥＴ
（Ｑa ）, （Ｑb ）の代わりに、図４に示す様に、バイ
ポ−ラトランジスタとバイポ−ラトランジスタに逆並列
接続されたダイオ−ドＤj2a ，Ｄj2b （ｊ＝１〜５）と
で構成してもよい。更に、バイポ−ラトランジスタの代
りにボディダイオ−ドを持たないＭＯＳＦＥＴでもよ
い。
イッチのタ−ンオフ遅延を考慮しなくてもよく、制御の
簡略化が図れると共に、タ−ンオフの遅いスイッチング
素子を用いることも可能となる。なお、ＭＯＳＦＥＴ
（Ｑa ）, （Ｑb ）の代わりに、図４に示す様に、バイ
ポ−ラトランジスタとバイポ−ラトランジスタに逆並列
接続されたダイオ−ドＤj2a ，Ｄj2b （ｊ＝１〜５）と
で構成してもよい。更に、バイポ−ラトランジスタの代
りにボディダイオ−ドを持たないＭＯＳＦＥＴでもよ
い。
【００２８】（実施例２）本発明に係る第２実施例の回
路図を図５に、動作波形図を図６に示す。
路図を図５に、動作波形図を図６に示す。
【００２９】図１に示した第１実施例と異なる点は、負
荷Ｚと並列に負荷用キャパシタンス素子ＣZ を接続し、
インダクタンス素子Ｌ2 を負荷Ｚと直列接続して、少な
くともＭＯＳＦＥＴ（ＳZ1）〜（ＳZ4）から構成される
フルブリッジ回路内に配置したことにより、負荷回路１
から電力供給用キャパシタンス素子Ｃ1 〜Ｃ5 へ電力を
戻すときに、ＭＯＳＦＥＴ（ＳZ1）〜（ＳZ4）には双方
向スイッチング素子を用いなくてもよいものであり、そ
の他の第１実施例と同一構成には同一符号を付すことに
より説明を省略する。
荷Ｚと並列に負荷用キャパシタンス素子ＣZ を接続し、
インダクタンス素子Ｌ2 を負荷Ｚと直列接続して、少な
くともＭＯＳＦＥＴ（ＳZ1）〜（ＳZ4）から構成される
フルブリッジ回路内に配置したことにより、負荷回路１
から電力供給用キャパシタンス素子Ｃ1 〜Ｃ5 へ電力を
戻すときに、ＭＯＳＦＥＴ（ＳZ1）〜（ＳZ4）には双方
向スイッチング素子を用いなくてもよいものであり、そ
の他の第１実施例と同一構成には同一符号を付すことに
より説明を省略する。
【００３０】次に、図６を用いて動作を簡単に説明す
る。時刻ｔ0 〜ｔ10の間は、ＭＯＳＦＥＴ（ＳZ1），
（ＳZ2）がオンしてＶZ が正電圧となっている。
る。時刻ｔ0 〜ｔ10の間は、ＭＯＳＦＥＴ（ＳZ1），
（ＳZ2）がオンしてＶZ が正電圧となっている。
【００３１】例えば時刻ｔ0 に於いて、ＭＯＳＦＥＴ
（Ｓ12b ）がオンすると、キャパシタンス素子Ｃ1 →Ｍ
ＯＳＦＥＴ（Ｓ12b ）→ＭＯＳＦＥＴ（Ｓ12a ）のボデ
ィダイオ−ド→ＭＯＳＦＥＴ（ＳZ1）→インダクタンス
素子Ｌ2 →負荷用キャパシタンス素子ＣZ ，負荷Ｚから
成る並列回路→ＭＯＳＦＥＴ（ＳZ2）→キャパシタンス
素子Ｃ1 の径路で電流が流れて、負荷Ｚに電力を供給す
る。時刻ｔ1 〜ｔ5 に於いても、同様にキャパシタンス
素子Ｃ2 〜Ｃ5 からＭＯＳＦＥＴ（ＳZ1），（Ｓ Z2）を
介して負荷Ｚに電力を供給する。負荷用キャパシタンス
素子ＣZ からキャパシタンス素子Ｃ5 に電力を戻す場合
（時刻ｔ5 ）、ＭＯＳＦＥＴ（Ｓ52a ）をオンすると、
インダクタンス素子Ｌ2 →ＭＯＳＦＥＴ（ＳZ1）のボデ
ィダイオ−ド→ＭＯＳＦＥＴ（Ｓ52a ）→ＭＯＳＦＥＴ
（Ｓ52b ）のボディダイオ−ド→キャパシタンス素子Ｃ
5 →ＭＯＳＦＥＴ（ＳZ2）のボディダイオ−ドの径路で
電流が流れる。このときＭＯＳＦＥＴ（ＳZ3），
（ＳZ4）はオフしているため、負荷用キャパシタンス素
子ＣZ →インダクタンス素子Ｌ2 →ＭＯＳＦＥＴ
（ＳZ1）のボディダイオ−ド→ＭＯＳＦＥＴ（ＳZ3）→
負荷用キャパシタンス素子ＣZ 、もしくは負荷用キャパ
シタンス素子ＣZ →インダクタンス素子Ｌ2 →ＭＯＳＦ
ＥＴ（ＳZ4）→ＭＯＳＦＥＴ（ＳZ2）のボディダイオ−
ド→負荷用キャパシタンス素子ＣZ の径路での電流は流
れない。
（Ｓ12b ）がオンすると、キャパシタンス素子Ｃ1 →Ｍ
ＯＳＦＥＴ（Ｓ12b ）→ＭＯＳＦＥＴ（Ｓ12a ）のボデ
ィダイオ−ド→ＭＯＳＦＥＴ（ＳZ1）→インダクタンス
素子Ｌ2 →負荷用キャパシタンス素子ＣZ ，負荷Ｚから
成る並列回路→ＭＯＳＦＥＴ（ＳZ2）→キャパシタンス
素子Ｃ1 の径路で電流が流れて、負荷Ｚに電力を供給す
る。時刻ｔ1 〜ｔ5 に於いても、同様にキャパシタンス
素子Ｃ2 〜Ｃ5 からＭＯＳＦＥＴ（ＳZ1），（Ｓ Z2）を
介して負荷Ｚに電力を供給する。負荷用キャパシタンス
素子ＣZ からキャパシタンス素子Ｃ5 に電力を戻す場合
（時刻ｔ5 ）、ＭＯＳＦＥＴ（Ｓ52a ）をオンすると、
インダクタンス素子Ｌ2 →ＭＯＳＦＥＴ（ＳZ1）のボデ
ィダイオ−ド→ＭＯＳＦＥＴ（Ｓ52a ）→ＭＯＳＦＥＴ
（Ｓ52b ）のボディダイオ−ド→キャパシタンス素子Ｃ
5 →ＭＯＳＦＥＴ（ＳZ2）のボディダイオ−ドの径路で
電流が流れる。このときＭＯＳＦＥＴ（ＳZ3），
（ＳZ4）はオフしているため、負荷用キャパシタンス素
子ＣZ →インダクタンス素子Ｌ2 →ＭＯＳＦＥＴ
（ＳZ1）のボディダイオ−ド→ＭＯＳＦＥＴ（ＳZ3）→
負荷用キャパシタンス素子ＣZ 、もしくは負荷用キャパ
シタンス素子ＣZ →インダクタンス素子Ｌ2 →ＭＯＳＦ
ＥＴ（ＳZ4）→ＭＯＳＦＥＴ（ＳZ2）のボディダイオ−
ド→負荷用キャパシタンス素子ＣZ の径路での電流は流
れない。
【００３２】時刻ｔ10〜ｔ11の間は、ＭＯＳＦＥＴ（Ｓ
Z2），（ＳZ4）がオンしてキャパシタンス素子Ｃ1 〜Ｃ
5 を負荷Ｚから切り離すことにより負荷用キャパシタン
ス素子ＣZ →インダクタンス素子Ｌ2 →ＭＯＳＦＥＴ
（ＳZ4）→ＭＯＳＦＥＴ（ＳZ2）→負荷用キャパシタン
ス素子ＣZ の径路で電流が流れて負荷用キャパシタンス
素子ＣZ の電圧をゼロにする。
Z2），（ＳZ4）がオンしてキャパシタンス素子Ｃ1 〜Ｃ
5 を負荷Ｚから切り離すことにより負荷用キャパシタン
ス素子ＣZ →インダクタンス素子Ｌ2 →ＭＯＳＦＥＴ
（ＳZ4）→ＭＯＳＦＥＴ（ＳZ2）→負荷用キャパシタン
ス素子ＣZ の径路で電流が流れて負荷用キャパシタンス
素子ＣZ の電圧をゼロにする。
【００３３】時刻ｔ11〜ｔ22の間は、ＭＯＳＦＥＴ（Ｓ
Z3），（ＳZ4）がオンしてＶZ が負電圧となっている。
Z3），（ＳZ4）がオンしてＶZ が負電圧となっている。
【００３４】なお、ＭＯＳＦＥＴ（Ｑa ）, （Ｑb ）の
代わりに、図４に示す様に、バイポ−ラトランジスタと
バイポ−ラトランジスタに逆並列接続されたダイオ−ド
Ｄj2 a ，Ｄj2b （ｊ＝１〜５）とで構成してもよい。更
に、バイポ−ラトランジスタの代りにボディダイオ−ド
を持たないＭＯＳＦＥＴでもよい。
代わりに、図４に示す様に、バイポ−ラトランジスタと
バイポ−ラトランジスタに逆並列接続されたダイオ−ド
Ｄj2 a ，Ｄj2b （ｊ＝１〜５）とで構成してもよい。更
に、バイポ−ラトランジスタの代りにボディダイオ−ド
を持たないＭＯＳＦＥＴでもよい。
【００３５】（実施例３）本発明に係る第３実施例の回
路図を図７に、その半導体構造を図８に示す。
路図を図７に、その半導体構造を図８に示す。
【００３６】図２に示す第１実施例と異なる点は、縦型
構造を有する縦型ＭＯＳＦＥＴ（Ｑ a ）, （Ｑb ）を用
いて、縦型ＭＯＳＦＥＴのドレイン同志を接続したこと
であり、その他の第１実施例と同一構成には同一符号を
付すことにより説明を省略する。
構造を有する縦型ＭＯＳＦＥＴ（Ｑ a ）, （Ｑb ）を用
いて、縦型ＭＯＳＦＥＴのドレイン同志を接続したこと
であり、その他の第１実施例と同一構成には同一符号を
付すことにより説明を省略する。
【００３７】この様に構成したことにより、図８に示す
様に縦型ＭＯＳＦＥＴ（Ｑa ）, （Ｑb ）はドレイン電
極を共通にできるので、縦型ＭＯＳＦＥＴ（Ｑa ）,
（Ｑb）を１チップ化して、１つのデバイスの様に用い
ることが容易に可能となる。なお、本実施例に於いて
は、図８にはＶＤＭＯＳ構造を示しているが、縦型構造
のものであればどの様な構造でもよく、上記第１実施例
及び第２実施例に用いてもよい。
様に縦型ＭＯＳＦＥＴ（Ｑa ）, （Ｑb ）はドレイン電
極を共通にできるので、縦型ＭＯＳＦＥＴ（Ｑa ）,
（Ｑb）を１チップ化して、１つのデバイスの様に用い
ることが容易に可能となる。なお、本実施例に於いて
は、図８にはＶＤＭＯＳ構造を示しているが、縦型構造
のものであればどの様な構造でもよく、上記第１実施例
及び第２実施例に用いてもよい。
【００３８】更に、上記第１乃至第３実施例に於いて
は、タ−ンオフの遅いスイッチング素子を用いてもよ
い。
は、タ−ンオフの遅いスイッチング素子を用いてもよ
い。
【００３９】
【発明の効果】請求項１，３，４記載の発明によれば、
スイッチング素子の劣化を防ぎ、高い回路効率を有し、
入力歪の少ない、スイッチドキャパシタを用いた電力変
換装置を提供できる。
スイッチング素子の劣化を防ぎ、高い回路効率を有し、
入力歪の少ない、スイッチドキャパシタを用いた電力変
換装置を提供できる。
【００４０】請求項２記載の発明によれば、スイッチン
グ素子の劣化を防ぎ、高い回路効率を有し、入力歪の少
ないと共に、２つの縦型ＭＯＳＦＥＴのドレイン電極を
共通にでき、２つの縦型ＭＯＳＦＥＴを１チップ化し
て、１つのデバイスの様に用いることが容易に可能な、
スイッチドキャパシタを用いた電力変換装置を提供でき
る。
グ素子の劣化を防ぎ、高い回路効率を有し、入力歪の少
ないと共に、２つの縦型ＭＯＳＦＥＴのドレイン電極を
共通にでき、２つの縦型ＭＯＳＦＥＴを１チップ化し
て、１つのデバイスの様に用いることが容易に可能な、
スイッチドキャパシタを用いた電力変換装置を提供でき
る。
【００４１】請求項５記載の発明によれば、スイッチン
グ素子の劣化を防ぎ、高い回路効率を有し、入力歪の少
ないと共に、負荷回路を構成するスイッチング素子には
双方向スイッチング素子を用いる必要がない、スイッチ
ドキャパシタを用いた電力変換装置を提供できる。
グ素子の劣化を防ぎ、高い回路効率を有し、入力歪の少
ないと共に、負荷回路を構成するスイッチング素子には
双方向スイッチング素子を用いる必要がない、スイッチ
ドキャパシタを用いた電力変換装置を提供できる。
【００４２】請求項６記載の発明によれば、スイッチン
グ素子の劣化を防ぎ、高い回路効率を有し、入力歪の少
ない、放電灯の安定点灯可能な、スイッチドキャパシタ
を用いた電力変換装置を提供できる。
グ素子の劣化を防ぎ、高い回路効率を有し、入力歪の少
ない、放電灯の安定点灯可能な、スイッチドキャパシタ
を用いた電力変換装置を提供できる。
【００４３】請求項７記載の発明によれば、スイッチン
グ素子の劣化を防ぎ、高い回路効率を有し、入力歪の少
ない、放電灯の安定点灯可能であると共に、負荷回路を
構成するスイッチング素子には双方向スイッチング素子
を用いる必要がない、スイッチドキャパシタを用いた電
力変換装置を提供できる。
グ素子の劣化を防ぎ、高い回路効率を有し、入力歪の少
ない、放電灯の安定点灯可能であると共に、負荷回路を
構成するスイッチング素子には双方向スイッチング素子
を用いる必要がない、スイッチドキャパシタを用いた電
力変換装置を提供できる。
【図１】本発明に係る第１実施例の回路図を示す。
【図２】上記実施例に係るスイッチング素子の回路図を
示す。
示す。
【図３】上記実施例に係る動作波形図を示す。
【図４】上記実施例に係る別の回路図を示す。
【図５】本発明に係る第２実施例の回路図を示す。
【図６】上記実施例に係る動作波形図を示す。
【図７】本発明に係る第３実施例の回路図を示す。
【図８】上記実施例に係る半導体構造図を示す。
【図９】本発明に係る従来例の回路図を示す。
【図１０】上記従来例に係る動作波形図を示す。
【図１１】上記従来例に係るスイッチング素子の回路図
を示す。
を示す。
【図１２】本発明に係る従来例の別の回路図を示す。
【図１３】上記従来例に係る制御信号伝達・駆動回路の
回路図を示す。
回路図を示す。
Ｃ キャパシタンス素子 Ｄ ダイオ−ド Ｅ 電源 Ｌ インダクタンス素子 Ｓ スイッチング素子 Ｚ 負荷 １ 負荷回路
Claims (7)
- 【請求項１】 負荷と、複数の電力供給用キャパシタン
ス素子と、直流電源に直列接続された第１のインダクタ
ンス素子と、前記第１のインダクタンス素子を介して前
記複数の電力供給用キャパシタンス素子に所定の電圧を
充電する充電手段と、前記負荷への電源となる負荷用キ
ャパシタンス素子と、前記負荷用キャパシタンス素子に
直列接続された第２のインダクタンス素子と、前記負荷
及び前記第２のインダクタンス素子から成る直列回路と
前記複数の電力供給用キャパシタンス素子との間に直列
接続された複数のスイッチング素子と、前記スイッチン
グ素子を前記直列回路に順次択一的に接続することによ
り前記負荷用キャパシタンス素子の両端電圧を略脈流波
状に変化させる制御手段とを備える電力変換装置におい
て、 前記複数のスイッチング素子は、ボディダイオ−ドを有
する２つのＭＯＳＦＥＴのソ−ス電極同志、もしくはド
レイン電極同志を接続したものであると共に、前記２つ
のＭＯＳＦＥＴを、同時にオンせずに片方ずつオンする
ＭＯＳＦＥＴ制御手段を備えたことを特徴とする電力変
換装置。 - 【請求項２】 前記ＭＯＳＦＥＴは、縦型構造を有する
縦型ＭＯＳＦＥＴであると共に、前記縦型ＭＯＳＦＥＴ
のドレイン電極同志を接続することを特徴とする請求項
１記載の電力変換装置。 - 【請求項３】 請求項１記載の前記複数のスイッチング
素子は、２つのバイポ−ラトランジスタのエミッタ電極
同志、もしくはコレクタ電極同志を接続したものである
と共に、前記２つのバイポ−ラトランジスタの各々のコ
レクタ・エミッタ間に逆並列接続されたダイオ−ドを有
するものとしたことを特徴とする電力変換装置。 - 【請求項４】 請求項１記載の前記複数のスイッチング
素子は、ボディダイオ−ドを有しない２つのＭＯＳＦＥ
Ｔのドレイン電極同志、もしくはソ−ス電極同志を接続
したものであると共に、前記ボディダイオ−ドを有しな
い２つのＭＯＳＦＥＴの各々のドレイン・ソ−ス間に逆
並列接続されたダイオ−ドを有するものとしたことを特
徴とする電力変換装置。 - 【請求項５】 前記負荷は、前記複数のスイッチング素
子と、前記負荷用キャパシタンス素子と、前記第２のイ
ンダクタンス素子とから少なくとも構成されるブリッジ
回路であることを特徴とする請求項１乃至請求項４のい
ずれかに記載の電力変換装置。 - 【請求項６】 前記負荷は、放電灯であることを特徴と
する請求項１乃至請求項４のいずれかに記載の電力変換
装置。 - 【請求項７】 前記負荷は、少なくとも前記ブリッジ回
路と放電灯とから構成されることを特徴とする請求項１
乃至請求項５のいずれかに記載の電力変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29077194A JP3327011B2 (ja) | 1994-11-25 | 1994-11-25 | 電力変換装置 |
| US08/536,125 US5610807A (en) | 1994-10-14 | 1995-09-29 | Power converting system with a plurality of charging capacitors |
| CN95116775A CN1042382C (zh) | 1994-10-14 | 1995-10-13 | 电源变换系统 |
| DE1995138259 DE19538259C2 (de) | 1994-10-14 | 1995-10-13 | Wechselrichter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29077194A JP3327011B2 (ja) | 1994-11-25 | 1994-11-25 | 電力変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08149826A true JPH08149826A (ja) | 1996-06-07 |
| JP3327011B2 JP3327011B2 (ja) | 2002-09-24 |
Family
ID=17760323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29077194A Expired - Fee Related JP3327011B2 (ja) | 1994-10-14 | 1994-11-25 | 電力変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3327011B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000013318A1 (fr) * | 1998-08-28 | 2000-03-09 | Matsushita Electric Industrial Co., Ltd. | Regulateur de commutation et systeme lsi |
| JPWO2004114508A1 (ja) * | 2003-06-23 | 2006-07-27 | サンケン電気株式会社 | 交流スイッチ |
| JP2008153748A (ja) * | 2006-12-14 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 双方向スイッチ及び双方向スイッチの駆動方法 |
| WO2010146433A1 (ja) * | 2009-06-17 | 2010-12-23 | パナソニック電工株式会社 | 交流・直流両用スイッチ |
| JP2013051843A (ja) * | 2011-08-31 | 2013-03-14 | Denso Corp | ハーフブリッジ回路 |
-
1994
- 1994-11-25 JP JP29077194A patent/JP3327011B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000013318A1 (fr) * | 1998-08-28 | 2000-03-09 | Matsushita Electric Industrial Co., Ltd. | Regulateur de commutation et systeme lsi |
| US6429633B1 (en) | 1998-08-28 | 2002-08-06 | Matsushita Electric Industrial Co., Ltd. | Switching regulator and LSI system |
| JPWO2004114508A1 (ja) * | 2003-06-23 | 2006-07-27 | サンケン電気株式会社 | 交流スイッチ |
| JP2008153748A (ja) * | 2006-12-14 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 双方向スイッチ及び双方向スイッチの駆動方法 |
| WO2010146433A1 (ja) * | 2009-06-17 | 2010-12-23 | パナソニック電工株式会社 | 交流・直流両用スイッチ |
| JP2011004493A (ja) * | 2009-06-17 | 2011-01-06 | Panasonic Electric Works Co Ltd | 交流・直流両用スイッチ |
| KR101364913B1 (ko) * | 2009-06-17 | 2014-02-19 | 파나소닉 주식회사 | 교류 및 직류 양용 스위치 |
| US8890371B2 (en) | 2009-06-17 | 2014-11-18 | Panasonic Corporation | Alternating current/direct current two-way switch |
| JP2013051843A (ja) * | 2011-08-31 | 2013-03-14 | Denso Corp | ハーフブリッジ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3327011B2 (ja) | 2002-09-24 |
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