JP2751961B2 - Ｄｃ／ｄｃコンバータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＨｚ領域における高
スイッチング周波数化を可能にした、いわゆる共振形の
ＤＣ／ＤＣコンバータに関する。

【０００２】

【従来の技術】従来、ＤＣ／ＤＣコンバータ技術の動向
は、磁気またはフィルター素子の形状および重量を減ら
すための、ＭＨｚ領域における高スイッチング周波数化
に向けられている。しかし、従来のパルス幅変調（ＰＷ
Ｍ）コンバータにおいては、非常に高いスイッチング損
失によって、一般にこうした高周波数領域で使用するこ
とが不可能であった。このような理由により、最近は、
ＩＥＥＥ パワーエレクトロニクス会報 Ｖｏ．１．Ｐ
Ｅ−１，１９８７年１月号の第６２〜７１頁に記載され
た、Ｋ．Ｈ．リウ，オルガンティ，Ｆ．Ｃ．リーによる
「準共振形コンバータのトポロジーおよびその特性」
や、Ｋ．Ｈ．リウ，Ｆ．Ｃ．リーに与えられた、米国特
許４７２０６６７号の「全波モードにおけるゼロ電流ス
イッチ準共振形コンバータの動作」により紹介された、
ゼロ電流スイッチング準共振形コンバータ（ＺＣＳ−Ｑ
ＲＣ）、あるいは、ＩＥＥＥ ＰＥＳＣレコード １９
８６年６月号の第５８〜７０頁に記載された、Ｋ．Ｈ．
リウ，Ｆ．Ｃ．リーによる「ＤＣ／ＤＣコンバータにお
けるゼロ電圧スイッチング技術」や、ＩＥＥＥ パワー
エレクトロニクス スペシャリスト会議，ブラックスバ
ーグ，Ｖａ，１９８７年の第４０４〜４１３頁に記載さ
れた、Ｗ．Ａ．ダビッツ，Ｐ．グラツキー，Ｆ．Ｃ．リ
ーによる「ゼロ電圧スイッチ準共振形バック型またはフ
ライバック型コンバータ− １０ＭＨｚでの実験結果」
により紹介された、ゼロ電圧スイッチング準共振形コン
バータ（ＺＶＳ−ＱＲＣ）、あるいは、ＩＥＥＥ／ＰＥ
ＳＣ会議１９８８年の、Ｗ．Ａ．ダビッツ，Ｆ．Ｃ．リ
ーによる「ゼロ電圧スイッチングマルチ共振技術 高周
波準共振形コンバータにおける性能改良のための新規な
アプローチ」や、パワーエレクトロニクス ＮＯ−１，
１９９１年１月号の第１４１〜１５０頁に記載された、
ドラカン マクシモビッチ，スロボダン クックによる
「準共振形コンバータの定周波制御」により紹介され
た、最新形であるゼロ電圧スイッチングマルチ共振形コ
ンバータのような共振スイッチに、研究者の注意が向け
られている。また、４個のスイッチが必要とされる、Ｉ
ＥＥＥ パワーエレクトロニクス スペシャリスト会
議，１９８７年の第４２４〜４３０頁に記載された、
Ｏ．Ｄ．パターソン，Ｄ．Ｍ．ディーバンによる「疑似
共振フルブリッジＤＣ／ＤＣコンバータ」や、バセッ
ト，ジョン Ａ．に与えられた、欧州特許０ ４２８
３７７ Ａ２号により公知の「ゼロ電圧スイッチングと
定スイッチング周波数を特徴とする新規なＰＷＭトポロ
ジー」も、注目すべき価値のあるコンバータである。

【０００３】図１２は、前記欧州特許０ ４２８ ３７
７ Ａ２号において提案された、絶縁型トランスを用い
たＤＣ／ＤＣコンバータを示すものである。１は一次側
に一次巻線１Ａと、二次側に二次巻線１Ｂとを備えた絶
縁型トランスであり、この一次巻線１ＡとＭＯＳ型ＦＥ
Ｔ２との直列回路が直流入力電源３の両端に接続される
ことで、直流入力電源３からの直流入力電圧ＶINが、選
択的にトランス１の一次巻線１Ａに印加される。また、
一次巻線１Ａ間には、容量性素子たるキャパシタ４とＭ
ＯＳ型ＦＥＴ５との直列回路が接続され、これらＦＥＴ
２，５は、それぞれ固有のキャパシタンスたるキャパシ
タ６，７と、ダイオード８，９が含まれ、ＦＥＴ２とダ
イオード８とにより第１のスイッチング手段が構成さ
れ、一方、ＦＥＴ５とダイオード９とにより第２のスイ
ッチング手段が構成される。

【０００４】一方、トランス１の二次側において、二次
巻線１Ｂには整流ダイオード11，12を介してフィルター
回路10が接続されており、このフィルター回路10は、イ
ンダクタ13と、平滑用キャパシタ14とからなる。そし
て、図示しない制御回路により前記ＦＥＴ２，５をスイ
ッチングすることで、二次巻線１Ｂに誘起された電圧が
ダイオード11，12およびフィルター回路10を介して、直
流出力電圧Ｖout として出力される。このとき、ＦＥＴ
２をターンオンする前に、前記トランス１の一次巻線１
Ａに蓄積されたエネルギーによってキャパシタ６が放電
され、ＦＥＴ５をターンオンする前に、一次巻線１Ａに
蓄積されたエネルギーによってキャパシタ７が放電され
るように構成すれば、ゼロ電圧スイッチングが達成され
ると同時に、各ＦＥＴ２，５におけるスイッチング損失
は最小になる。

【０００５】こうした各コンバータの背景にある原理
は、ＭＯＳ型ＦＥＴからなる能動素子２，５がターンオ
ンする前に、電流あるいは電圧のいずれか一方をゼロに
し、かつ、このスイッチング素子２，５がターンオフさ
れる間にソフトスイッチングを行うことにある。すなわ
ち、絶縁型トランスにおいて固有に存在する漏れインダ
クタンスと、スイッチング素子２，５の寄生キャパシタ
ンス６，７が、ゼロ電圧／電流スイッチングのメカニズ
ムを達成するのに一般的に利用され、ターンオンおよび
スイッチオフ時におけるスイッチング損失は、これらの
コンバータにおいては略ゼロとなる。

【０００６】

【発明が解決しようとする課題】前記従来技術に示され
た回路において、キャパシタ４の両端間の電圧Ｖｃは、
ＦＥＴ２，５に対するデューティをＤとすれば、Ｖｃ＝
ＶIN×Ｄ／（１−Ｄ）となる。仮に、デューティＤが
０．５であり、キャパシタ４の電圧Ｖｃが入力電圧ＶIN
に等しいものとすると、ＦＥＴ２がオンの場合には、キ
ャパシタ４が充電されることによって、ＦＥＴ５のドレ
イン電位はＦＥＴ２のソースを基準電位とすると＋ＶIN
となるため、ＦＥＴ５のソース・ドレイン間には入力電
圧ＶINの２倍の電圧が印加される。一方、ＦＥＴ２がオ
フの場合には、キャパシタ４が放電されることによっ
て、ＦＥＴ５のドレイン電位はＦＥＴ２のソースを基準
電位とすると−ＶINとなるため、ＦＥＴ２のソース・ド
レイン間にも入力電圧ＶINの２倍の電圧が印加される。
つまり、ＦＥＴ２，５のスイッチングにより、このＦＥ
Ｔ２，５のソース・ドレイン間には、少なくとも入力電
圧ＶINの２倍の電圧ストレスが加わるため、定格電圧の
より大きなスイッチング素子２，５を使用しなければな
らず、しかも、これに伴ってＦＥＴ２，５のオン抵抗が
大きくなるため、トランス１の一次側電力の損失が増加
するといった欠点を有していた。

【０００７】そこで、本発明は上記問題点を解決して、
共振形コンバータの利点を損なうことなく、各スイッチ
ング手段間に加えられる電圧ストレスを最小にして、そ
の定格電圧を小さくするとともに、トランスのコアを完
全利用することの可能なＤＣ／ＤＣコンバータを提供す
ることを目的とする。

【０００８】

【課題を解決するための手段】本発明は直流入力電源
と、一次巻線と二次巻線とを備えたトランスと、固有の
キャパシタンスを含み前記直流入力電源からの電力を選
択的に前記トランスの一次巻線に印加する第１のスイッ
チング手段と、前記トランスの一次巻線と前記第１のス
イッチング手段間に挿入接続された容量性素子と、固有
のキャパシタンスを含み前記トランスの一次巻線と前記
容量性素子との直列回路の両端に接続された第２のスイ
ッチング手段と、前記トランスの二次巻線に接続される
整流回路と、この整流回路に接続される容量性または誘
導性のフィルター回路とを備え、前記第１のスイッチン
グ手段および前記第２のスイッチング手段はそれぞれ所
定の時間間隔で交互にオンオフされ、かつ、その間に前
記双方のスイッチング手段がオフとなる一定のデッドバ
ンドが存在し、このデッドバンドに、前記トランスの漏
れインダクタンス若しくは外付けのインダクタと前記双
方のスイッチング手段に含まれる前記各キャパシタンス
との共振により、前記キャパシタンスの一方を充電する
とともに、前記キャパシタンスの他方を放電するように
構成し、さらに前記容量性素子は、前記トランスの一次
巻線に対して正方向および負方向に電流を流すものであ
る。

【０００９】

【作用】上記構成により、双方のスイッチング手段がオ
フとなるデッドバンドに、トランスの漏れインダクタン
ス若しくは外付けのインダクタと双方のスイッチング手
段に含まれる各キャパシタンスとの共振により、共振型
コンバータの利点であるゼロ電流／電圧スイッチングを
達成することができる。また、第１のスイッチング手段
および第２のスイッチング手段は容量性素子が介在しな
いトーテムポール形に接続されるため、第１のスイッチ
ング手段および第２のスイッチング手段をスイッチング
する際において、これら各スイッチング手段間に加えら
れる電圧は、直流入力電源からの入力電圧に略等しくな
り、この状態でゼロ電流／電圧スイッチングが達成され
る。さらに、容量性素子は、トランスの一次巻線に対し
て正方向および負方向に電流を流すものであるため、こ
のトランスのコアを完全利用することが可能になる。

【００１０】

【実施例】以下、本発明の各実施例につき、図１乃至図
１１を参照して説明する。

【００１１】図１乃至図６は、本発明におけるＤＣ／Ｄ
Ｃコンバータの第１実施例を示すものである。図１は容
量性のフィルターを備えたソフトスイッチコンバータの
回路図を示すものであり、周波数制御と、提案される新
規な非対称パルス幅変調（ＰＷＭ）制御（Ｄ，１−Ｄ）
との双方に適応可能な、新しいＤＣ／ＤＣコンバータト
ポロジーである。同図において、ＶS は電源たる直流入
力電源であり、この直流入力電源ＶS からの電力は、Ｍ
ＯＳ型ＦＥＴＳ１により選択的にトランスＴ１の一次巻
線に印加される。また、トランスＴ１の一次巻線とＦＥ
ＴＳ１との間には、容量性素子たるブロッキングキャパ
シタＣ３が挿入接続されるとともに、このキャパシタＣ
３と、トランスＴ１の一次巻線とにより構成される直列
回路の両端には、ＭＯＳ型ＦＥＴＳ２が接続される。各
ＦＥＴＳ１，Ｓ２は、それぞれ固有のキャパシタンスと
してのキャパシタＣ１，Ｃ２と、ダイオードＤ１，Ｄ２
を含み、このダイオードＤ１，Ｄ２はＭＯＳ型ＦＥＴＳ
１，Ｓ２に内蔵のボディーダイオードか、あるいは、外
付けのダイオードで構成することが可能である。また、
キャパシタＣ１，Ｃ２は、出力側のキャパシター素子Ｃ
o で構成することが可能である。ダイオードＤ１および
ＦＥＴＳ１全体を表わすのに、第１のスイッチング手段
たるスイッチＱ１を用い、同様に、ダイオードＤ２およ
びＦＥＴＳ２を、第２のスイッチング手段たるスイッチ
Ｑ２として表わす。

【００１２】スイッチＱ１，Ｑ２はキャパシタＣ３が介
在しないトーテムポール形に接続されているために、素
子の定格電圧上における付加的な損失はなくなる。この
スイッチＱ１，Ｑ２は交互にターンオンされ、その間に
電圧の転移を可能にするためのデッドバンドが存在する
ことで、ゼロ電圧スイッチングが達成され得る。前記キ
ャパシタＣ３は、動作サイクルの一部分に対するエネル
ギー源として作用するものである。このキャパシタＣ３
の他の機能は、トランスＴ１が飽和するのを避けるため
の、ブロッキングキャパシタとして作用することにあ
る。また、定常動作状態の下では、キャパシタＣ３によ
って吸収／排出される平均のチャージ量が１サイクルを
通してゼロに等しくなるように、トランスＴ１の磁化電
流が適当な値で自動的にセットされる。インダクタＬは
トランスＴ１の漏れインダクタンスを用いることが可能
であり、必要ならば、外付けのインダクタにより増加さ
せることができる。このインダクタＬは、素子のゼロ電
圧スイッチングを達成するのに利用される。

【００１３】トランスＴ１の二次側電流は、このトラン
スＴ１の二次巻線の両端にダイオードＤ３，Ｄ４を接続
してなるセンタータップ形の整流回路によって整流さ
れ、直接容量性のフィルター回路たるキャパシタＣO に
供給される。この出力方式における重要な利点とは、出
力側ダイオードＤ３，Ｄ４が、出力電圧Ｖｏの２倍に理
想的に制限されることにある。したがって、ダイオード
Ｄ３，Ｄ４の低い順方向電圧降下は、総合効率を向上さ
せることに用いられる。

【００１４】スイッチＱ１は時間ＤＴの間隔で、また、
スイッチＱ２は時間（１−Ｄ）Ｔの間隔で交互にターン
オンし、その間にある一定のデッドバンドが存在するよ
うにする。Ｄの可変は、動作時におけるデューティーサ
イクルに基づくものであり、このデューティーサイクル
Ｄを変化させることによって、出力の制御が達成され
る。こうした制御は、それぞれ対をなすスイッチが時間
ＤＴの間隔でターンオンする、従来例の「疑似共振フル
ブリッジＤＣ／ＤＣコンバータ」とは異なる。回路の動
作は、デューティーサイクルＤが０％から５０％の間
と、５０％から１００％の間で、実際に非対称となる。
したがって、制御の全範囲はデューティーサイクルＤが
５０％から１００％と、０％から５０％とで達成され得
るものであり、コンバータの動作はデューティーサイク
ルＤの範囲の一方に対してのみ解析されることが必要で
ある。次の説明は、デューティーサイクルＤの範囲が０
％から５０％の場合に基づくものである。

【００１５】次に、図１における回路の動作原理を説明
する。先ず、本回路における基本的な動作として、次の
仮定が成り立つものとする。 ・トランスＴ１の二次側漏れインダクタンスは無視す
る。 ・出力側ダイオードＤ３，Ｄ４の順方向降下、および、
接合キャパシタンスは無視されるものとする。 ・ブロッキングキャパシタＣ３は、キャパシタＣ３間電
圧Ｖc が略一定となり、リプルを無視できる程大きなも
のを用いる。 ・キャパシタＣｏは、出力電圧Ｖｏが一定となるような
大きなものを用いる。 ・磁化インダクタンスＬM は、磁化電流ＩM が略一定と
なるような大きなものを用いる。 ・電圧リプルを無視することにより、ブロッキングキャ
パシタＣ３に印加する電圧ＶC は、Ｄ×ＶS と略等しい
直流電圧となる。

【００１６】動作状態に基づく図１における回路の各波
形を、図２および図３に示す。これらの各状態におい
て、図１の回路は１サイクルの動作中に、種々のトポロ
ジー的モードを経る。図２および図３に対して、回路の
概略の電流変換比率は、次の数式に示される。

【００１７】

【数１】

【００１８】

【数２】

【００１９】但し、ＶO ＝出力側電圧、ＶS ＝入力側直
流電圧、ｎ＝トランス巻線比、ｆｓ＝スイッチング周波
数、Ｄ＝スイッチＱ１のデューティーサイクルである。

【００２０】図４は、図１の回路が経過する、種々のト
ポロジー的モードに対する方式を示すものである。回路
の動作は次のようにして説明され得る。最初に、回路は
図４ａにおけるモード１の状態にあるものと仮定する。
なぜならば、このモードは図２および図３の双方に共通
するからである。モード１において、スイッチＱ１（Ｆ
ＥＴＳ１あるいはダイオードＤ１）とダイオードＤ３は
オンとなり、一方、スイッチＱ２（ＦＥＴＳ２あるいは
ダイオードＤ２）とダイオードＤ４はオフとなる。イン
ダクタ電流ｉL は、スイッチＱ１がスイッチオフする時
まで、次の数式に示すように、磁化電流ＩM のレベルよ
り所定の割合で上昇傾斜する。

【００２１】

【数３】

【００２２】

【数４】

【００２３】但し、ＶO'＝一次側に反射された出力電
圧、ＶC ＝キャパシタＣ３に印加する一定の直流電圧、
ｉL ＝一次側インダクタンス電流である。

【００２４】直ちに、インダクタＬはキャパシタＣ１，
Ｃ２と共振し、コンバータは図４ｂのモード２の状態と
なる。初めにＦＥＴＳ１に流れる電流は切換えられ、キ
ャパシタＣ１，Ｃ２をそれぞれ充電／放電する。キャパ
シタＣ１はＦＥＴＳ１に対して無損失スナバとして作用
し、これによって、スイッチがターンオフの状態で、ソ
フトスイッチングが達成される。普通キャパシタＣ１，
Ｃ２は非常に小さな値であるため、この共振が持続して
いる時間は通常、非常に短い。最初に入力供給電圧ＶS
が印加されるキャパシタＣ２は放電してゼロボルトとな
り、キャパシタＣ１は充電して入力電圧ＶS となる。キ
ャパシタＣ２が完全に放電すると、回路は図４ｃのモー
ド３に移行して、スイッチＱ２のダイオードＤ２が導通
し始める。その後、インダクタ電流ｉL がその極性を変
える前に、ＦＥＴＳ２はゼロ電圧スイッチングを行う。
ここで、インダクタ電流ｉL は、次の数式に示す下降傾
斜をなす。

【００２５】

【数５】

【００２６】このモードは、インダクタ電流ｉL が磁化
電流ＩM と等しくなり、ダイオードＤ３を流れる電流ｉ
D3がゼロアンペアに一致するまで継続する。この状態か
ら、ブロッキングキャパシタＣ３の電圧ＶC （Ｄ×ＶS
）が、一次側に反射された出力電圧ＶO'よりも大きい
か、あるいは小さいかによって、回路は図４ｄのモード
４、あるいは、図４ｇのモード７のいずれかに移行す
る。おそらく、デューティーの小さい軽負荷状態であれ
ば、ブロッキングキャパシタＣ３の電圧Ｖｃは一次側に
反射された出力電圧ＶO'よりも小さくなり、結果的に回
路はモード７に移行することになる。一方、ブロッキン
グキャパシタＣ３の電圧Ｖｃが一次側に反射された出力
電圧ＶO'よりも大きければ、モード４に移行することに
なる。図４ｄのモード４に移行するものと仮定すると、
ダイオードＤ４は導通し始める。インダクタ電流ｉL
は、次の数式に示す新たな割合で下降傾斜する。

【００２７】

【数６】

【００２８】ＦＥＴＳ２がターンオフするとこのモード
は停止し、回路は図４ｅのモード５に移行する。再度こ
のモード５においては、インダクタＬがキャパシタＣ
１，Ｃ２と共振するが、モード２と比較して反対の方向
をなす。このモードにおいては、ＦＥＴＳ２はソフトに
ターンオンするとともに、ＦＥＴＳ１は無損失状態でタ
ーンオンする。キャパシタＣ１の電圧がゼロボルトに達
すると、直ちにダイオードＤ１は導通し始め、かつ、回
路は図４ｆのモード６になる。このポイントでは、イン
ダクタ電流ｉL が再び磁化電流ＩM と等しくなり、ダイ
オードＤ４を流れる電流ｉD4がゼロに減少するまで、イ
ンダクタ電流ｉL は次の数式のように上昇傾斜して、回
路はその動作の１サイクルを完了する。

【００２９】

【数７】

【００３０】モード３に引続き、ブロッキングキャパシ
タＣ３の電圧ＶC が一次側に反射された出力電圧ＶO'と
等しいか、あるいはそれ以下の場合には、回路は選択的
に図４ｇのモード７に移行する。磁化インダクタンスＬ
M はインダクタＬよりもはるかに大きいため、トランス
Ｔ１の電圧ＶX はブロッキングキャパシタＣ３の電圧Ｖ
C の負電圧に等しくなる。磁化インダクタンスＬM は大
きく、これによって、インダクタ電流ｉL は次の数式の
ように減少して略ゼロとなる。

【００３１】

【数８】

【００３２】したがって、インダクタ電流ｉL は略一定
値を示し、磁化電流ＩM と等しくなる。そして、スイッ
チＱ２が再びスイッチオフとなるまで、この一定の状態
を保持する。その後、回路は図４ｂのモード２に移行
し、インダクタＬは再度キャパシタＣ１，Ｃ２と共振す
る。キャパシタＣ２に印加する電圧がゼロボルトに達す
ると回路はモード１に戻り、これによってその動作の１
サイクルが完了する。

【００３３】上述のように、図１の回路は固定されたデ
ューティーサイクルＤの下で、周波数を可変制御しなが
ら動作することも可能である。デューティーサイクルＤ
はあらゆる値となり得るが、実効電流が最低となり、し
かも、これによって最高の効率を達成する約５０％程度
のデューティーＤが賢明である、しかしながら、ＩＥＥ
Ｅ パワーエレクトロニクス会報 Ｖｏｌ．４，ＮＯ．
４，１９８７年１０月号の第４５９〜４６９頁、Ｍ．
Ｍ．ヨバノビッチ，Ｗ．Ａ．ダビッツ，Ｆ．Ｃ．リーに
よる、「ゼロ電圧スイッチング準共振形およびマルチ共
振形技術を用いた高周波オフラインパワー変換」に記載
されたハーフブリッジ型のゼロ電圧スイッチング準共振
形コンバータにおいては、周波数制御の方法が、入力電
圧ＶS や負荷ＲL の変動のために広い周波数の範囲上に
及ぶ可能性がある。したがって、この制御方法は、制限
された負荷範囲における利用に対してのみ、良い候補と
なる。

【００３４】上述の周波数範囲が広いという問題点を解
決するために提案された方法は、入力電圧ＶS の変動に
対してのみ変化する、周波数制御の機構を紹介するため
のものである。これは、制御する周波数の範囲をより狭
くさせるものである、すなわち、コンバータは、ＰＷＭ
制御の下で負荷変動に対して動作する。

【００３５】また、ＦＥＴＳ１がオン、ＦＥＴＳ２がオ
フの状態では、ＦＥＴＳ２のソース・ドレイン間電圧
は、入力電圧ＶS にスイッチＱ１のダイオードＤ１によ
る電圧降下分が加えられるとともに、ＦＥＴＳ１がオ
フ、ＦＥＴＳ２がオンの状態においても、ＦＥＴＳ１の
ソース・ドレイン間電圧は、同様に入力電圧ＶS にスイ
ッチＱ２のダイオードＤ２による電圧降下分が加えられ
る。すなわち、ＦＥＴＳ１，Ｓ２のソース・ドレイン間
は、いかなる場合においても、キャパシタＣ３の充放電
電圧が直接印加されることがなく、各ＦＥＴＳ１，Ｓ２
に対する電圧ストレスは、従来例の回路に比べてはるか
に小さくなる。

【００３６】次に、図１に示す回路に対する実験結果に
ついて説明する。新規なソフトスイッチコンバータとし
て、出力５０Ｗのコンバータが、入力範囲４２Ｖ〜６３
Ｖ、出力５Ｖ、負荷範囲０〜１０Ａ用に設計される。パ
ワーステージ用に使用された各部品は、以下の表の通り
である。

【００３７】

【表１】

【００３８】図５は、図１における回路の電流並びに電
圧波形である。図中、上段はインダクタ電流ｉL 、中段
はスイッチＱ１のゲート・ソース間電圧ＶGS1 およびド
レイン・ソース間電圧ＶDS1 、下段はスイッチＱ２のゲ
ート・ソース間電圧ＶGS2 およびドレイン・ソース間電
圧ＶDS2 であり、各波形は入力４２Ｖ、出力５Ｖ、およ
び負荷範囲１０Ａの条件の下で測定されたものである。
さらに、デューティーは動作状態において約５０％であ
る。

【００３９】図５における上段の波形はインダクタ電流
ｉL のものであり、その形は理論的な分析において予測
された三角波形状をなす。図５の中段の電圧波形は、ス
イッチＱ１がターンオンする前にゼロに降下し、かつ、
ターンオン時に除々に上昇するスイッチＱ１のドレイン
・ソース間電圧ＶDS1 を示している。これは、スイッチ
Ｑ１に対して無損失スイッチングが行われていることを
証明するものである。一方、下段の波形は、スイッチＱ
２に対してゼロ電圧スイッチングが行われていることを
示すものである。

【００４０】図６は各入力電圧ＶS における効率対出力
電力曲線を示している。実線はコンバータが入力電圧Ｖ
S 全体に対して、固定周波数動作の下で運転しているこ
とを示し、また、点線は異なる入力電圧ＶS に対して、
異なる周波数の下での動作を示している。この回路で
は、入力電圧ＶS が４２Ｖ、周波数１４２ｋＨｚ、全負
荷状態において、最も効率が良いことがわかる。これに
よって、ゲート駆動の損失を除いて、約８５％の効率を
達成できる。しかし、入力電圧ＶS が５０Ｖおよび６３
Ｖにおける他の２本の実線は、入力電圧ＶS の増加によ
る効率の低下を示している。これは、より高い入力電圧
ＶS によって、全負荷状態で回路がより小さなデューテ
ィーで動作することに起因する。回路の実効電流は、デ
ューティーが約５０％で入力電圧ＶS が４２Ｖの時と比
較して高くなり、結果的に効率の悪化を招く。

【００４１】点線は、スイッチング周波数をそれぞれ２
４５ｋＨｚと３３５ｋＨｚに上昇した場合の、入力電圧
ＶS が５０Ｖと４３Ｖに対する改善された効率を示すも
のである。周波数の上昇によって、回路はより高いデュ
ーティーで実際に動作することが可能となり、回路の実
効電流を最終的に減少する。すなわち、スイッチング周
波数が入力電圧ＶS に基づいて変化するならば、回路に
とって好適である。

【００４２】次に、図７乃至図１１に基づいて、本発明
の第２実施例を説明する。図７は誘導性フィルタータイ
プのトポロジーを示すものであり、図８は、提案された
非対称のデューティーサイクルＰＷＭ制御の下での、異
なる動作モードに対する各電流および電圧波形を示すも
のである。図１における出力側のフィルターは、容量性
から誘導性のフィルターに変更される。トランスＴ１の
二次側電流は整流され、インダクタＬO と、キャパシタ
ＣO とにより構成される誘導性フィルターに供給され
る。この方式では、追加のインダクタＬO が必要であ
る、本トポロジーにおける重要な利点とは、一次側およ
び二次側の電流が略方形波に近づくことにある。本実施
例における回路に対して提案された制御方法は、新規な
非対称タイプのパルス幅変調制御方法（Ｄ，１−Ｄ）で
あり、前述のハーフブリッジ型のゼロ電圧スイッチング
準共振形コンバータにおける、大きな制御周波数の変化
を伴うといった問題点を解決するものである。各スイッ
チＱ１，Ｑ２の動作時において、ゼロ電圧スイッチン
グ、一定の周波数、および低い電圧ストレスという第１
実施例における回路の特徴の殆どが、本回路に継続され
る。さらに、一次側および二次側の矩形の電流波形が、
より低い実効電流を与え、これによって、パワー半導体
素子やその他の素子に対して導通損を低くすることを可
能にする。概略の電圧変換比率は、次の数式のように示
される。

【００４３】

【数９】

【００４４】但し、Ｄ＝Ｑ１のデューティーサイクルで
ある。図８に示すように、回路はその動作を行うため
に、１個のシーケンスのみを備えているに過ぎないが、
本回路における実際の動作モードは、非常に複雑であ
る。しかしながら、これは、８つの基本的な動作モード
によって明確に説明され得るとともに、各トポロジー的
モードに対する説明図は、図７において示される。回路
１でキャパシタＣ３，磁化インダクタンスＬM および順
電圧降下ＶF に対してなされた仮説を、次の説明におい
てそのまま使用する。

【００４５】図９ａに示すように、回路はモード１の状
態にあるものと仮定する。このモードにおいて、ＦＥＴ
Ｓ１はターンオンするとともに、ＦＥＴＳ２はオフす
る。出力電流はダイオードＤ３を流れ、一次側インダク
タ電流ｉＬはＬｏの傾斜に基づいて上昇傾斜する。この
傾斜は、次の数式のように近似される。

【００４６】

【数１０】

【００４７】但し、Ｌｏ＝出力側フィルターのインダク
タンスである。ＦＥＴＳ１がターンオフすると、回路は
図９ｂに示すモード２に移行し、インダクタＬの連続電
流が、キャパシタＣ２，Ｃ１をリニアーに放電／充電す
る。キャパシタＣ２の電圧、すなわち入力電圧ＶS は、
素早くキャパシタＣ３の電圧Ｖｃに放電され、一方、キ
ャパシタＣ１は（ＶS −ＶC ）なる電圧に充電される。
その後、コンバータは図９ｃに示すモード３に移行し、
トランスＴ１の電圧Ｖｘがゼロボルトにクランプされる
とともに、インダクタＬはキャパシタＣ２の電圧がゼロ
ボルトに達するまでに、キャパシタＣ１，Ｃ２と共振す
る。キャパシタＣ１，Ｃ２の値が低く、しかも、インダ
クタ電流ｉL が適度に高いことから、モード２およびモ
ード３の間隔時間は通常、非常に短い。キャパシタＣ２
が放電してゼロボルトとなると、スイッチＱ２のボディ
ーダイオードＤ２は電流を流し出す。ダイオードＤ２が
導通状態にある間、ＦＥＴＳ２はターンオンされ、これ
によって、ゼロ電圧スイッチングが行われる。

【００４８】ダイオードＤ２とＦＥＴＳ２との導通は、
図９ｄに示す本コンバータのモード４における動作を記
す。このモードでは、トランスＴ１は短絡状態のままで
あるため、双方の出力側ダイオードＤ３，Ｄ４は導通し
て、出力側インダクタＬO のコアがリセットするのを可
能にする。このモードの間、一次側インダクタンスＬの
電圧はＶC でクランプされ、かつ、インダクタ電流ｉL
は次の数式に示すように、所定の割合で下降傾斜する。

【００４９】

【数１１】

【００５０】このインダクタ電流ｉL が変化している
間、ダイオードＤ４を流れる電流ｉD4＝ｉO となるま
で、ダイオードＤ３における電流ｉD3は下降傾斜し、一
方、ダイオードＤ４における電流ｉD4は上昇傾斜する。
図９ｅに示すモード５において、ダイオードＤ３は完全
にオフし、トランスＴ１の電圧ＶX は、ゼロボルトから
キャパシタＣ３の電圧ＶC の負電圧にその極性を反転す
る。このとき、インダクタ電流ｉL は、次の数式に示す
ような緩やかな割合でさらに下降傾斜する。

【００５１】

【数１２】

【００５２】図９ｆに示すモード６においてＳ２はスイ
ッチオフし、モード２のように、負の連続インダクタ電
流ｉL がキャパシタＣ１／Ｃ２を（ＶS −ＶC ）／Ｖｃ
なる電圧にそれぞれ充電／放電する。その後、図７ｇに
示すモード７に移行し、一方、キャパシタＣ２は共振に
よってＶS に充電される。

【００５３】ボディーダイオードＤ１が導通すると、ス
イッチＱ１はモード８にてターンオンする。このモード
においては、モード４のように出力側フィルターのイン
ダクタＬO がリセットされ得るように、トランスＴ１の
電圧ＶX が短絡される。しかしながら、このときのイン
ダクタ電流ｉL は，次の数式に示す割合で上昇傾斜す
る。

【００５４】

【数１３】

【００５５】ここに、動作全体のサイクルが完了する。
また、動作中においては、図１における回路と同様に、
ＦＥＴＳ１がオン、ＦＥＴＳ２がオフの状態では、ＦＥ
ＴＳ２のソース・ドレイン間電圧は、入力電圧ＶS にス
イッチＱ１のダイオードＤ１による電圧降下分が加えら
れ、ＦＥＴＳ１がオフ、ＦＥＴＳ２がオンの状態では、
ＦＥＴＳ１のソース・ドレイン間電圧は、入力電圧ＶS
にスイッチＱ２のダイオードＤ２による電圧降下分が加
えられる。したがって、いかなる場合でも、ＦＥＴＳ
１，Ｓ２のソース・ドレイン間にキャパシタＣ３の充放
電電圧が直接印加されず、各ＦＥＴＳ１，Ｓ２への電圧
ストレスは、従来例の回路に比べてはるかに小さくな
る。

【００５６】次に、本実施例における図７に示す回路の
実験結果について説明する。本実施例においては、図１
に示す回路に９６２ｎＨの出力側インダクタＬO を追加
することによって、同様に、出力５０Ｗのコンバータが
設計される。変更点は、以下の表の通りである。

【００５７】

【表２】

【００５８】図１０は、図７に示す回路の電流および電
圧に対する実験波形を示すものである。図中、上段はイ
ンダクタ電流ｉL 、中段はスイッチＱ１のゲート・ソー
ス間電圧ＶGS1 およびドレイン・ソース間電圧ＶDS1 、
下段はスイッチＱ２のゲート・ソース間電圧ＶGS2 およ
びドレイン・ソース間電圧ＶDS2 である。図１０におい
て、上段の波形はインダクタ電流ｉL のものである。下
段の４つの波形は、この回路も同様に、双方のスイッチ
Ｑ１，Ｑ２に対して、ゼロ電圧スイッチングが達成され
ていることを示すものである。

【００５９】図１１は、各入力電圧ＶS における効率対
出力電力曲線を示している。この回路では、出力側が全
負荷電流時で、かつ、入力電圧ＶS が４２Ｖの場合、効
率８７．６％を達成する。しかしながら、第１実施例の
回路と同様に、入力電圧ＶSが高くなるにしたがって、
効率が低下する。すわわち、入力電圧ＶS が６０Ｖでは
効率は８７．１％になり、入力電圧ＶS が６３Ｖでは効
率は８５．８％になる。しかし、準方形波の形状をなす
電流によって、この低下はそれほど急激なものとはなら
ない。効率の低下は、入力電圧ＶS が高くなることによ
り、磁化電流ＩM のリプルがより高くなることに起因す
るものと推量する。

【００６０】以上のように、上記各実施例では、共振回
路の一部分として、絶縁型トランスＴ１の漏れインダク
タンスと、ＭＯＳ型ＦＥＴＳ１，Ｓ２の寄生キャパシタ
ンスとを利用した、新規な非対称のＰＷＭ制御を伴う新
たなソフトスイッチコンバータが紹介された。図１およ
び図７における各実施例の回路は、いずれもＦＥＴＳ
１，Ｓ２がキャパシタＣ３の介在しないトーテムポール
形に接続されているため、このＦＥＴＳ１，Ｓ２のソー
ス・ドレイン間に印加される電圧は、入力電圧ＶS にダ
イオードＤ１，Ｄ２の電圧降下分を加えたものに過ぎな
い。すなわち、ＦＥＴＳ１，Ｓ２に対する電圧ストレス
は、従来例に比べてはるかに小さいため、共振形コンバ
ータの利点を損なうことなく、より小さな定格電圧のＦ
ＥＴＳ１，Ｓ２を使用することが可能となり、しかも、
同時にＦＥＴＳ１，Ｓ２のオン抵抗も小さくなるため、
トランスＴ１の一次側の電力損失を減少させ、かつ、回
路の全体的な効率を改良することもできる。

【００６１】上記各回路における利点、効果は、次の通
りである。 ・図１に示す回路において、出力側ダイオードＤ３，Ｄ
４に対する電圧ストレスを低下でき、ダイオードＤ３，
Ｄ４に対する導通損を低下することができる。 ・図７に示す回路において、回路の実効電流を低下でき
るため、ダイオードＤ１，Ｄ２やＭＯＳ型ＦＥＴＳ１，
Ｓ２に対する導通損を低下できる。 ・各ＦＥＴＳ１，Ｓ２がキャパシタＣ３の介在しないト
ーテムポール形に接続されるため、このＦＥＴＳ１，Ｓ
２に対する電圧ストレスを低下できる。すなわち、ＭＯ
Ｓ型ＦＥＴＳ１，Ｓ２の定格電圧および導通損を低く抑
えることができる。 ・全負荷状態における、入力側の回路電流を低下させる
ことができる。すなわち、入力側の各素子に対する電流
ストレスを低下できる。 ・特に、図１に示す回路において、少ない部品点数で構
成できる。 ・トランスＴ１に対して、正方向および負方向に電流を
流すことにより、このトランスＴ１のコアを完全利用す
ることが可能となる。 ・負荷変動に対する動作周波数の固定化を図ることがで
きる。 ・無負荷を含む広範囲な負荷状態に対応できる。 ・不完全な負荷状態であっても、全体の効率が高い。

【００６２】

【発明の効果】本発明は直流入力電源と、一次巻線と二
次巻線とを備えたトランスと、固有のキャパシタンスを
含み前記直流入力電源からの電力を選択的に前記トラン
スの一次巻線に印加する第１のスイッチング手段と、前
記トランスの一次巻線と前記第１のスイッチング手段間
に挿入接続された容量性素子と、固有のキャパシタンス
を含み前記トランスの一次巻線と前記容量性素子との直
列回路の両端に接続された第２のスイッチング手段と、
前記トランスの二次巻線に接続される整流回路と、この
整流回路に接続される容量性または誘導性のフィルター
回路とを備え、前記第１のスイッチング手段および前記
第２のスイッチング手段はそれぞれ所定の時間間隔で交
互にオンオフされ、かつ、その間に前記双方のスイッチ
ング手段がオフとなる一定のデッドバンドが存在し、こ
のデッドバンドに、前記トランスの漏れインダクタンス
若しくは外付けのインダクタと前記双方のスイッチング
手段に含まれる前記各キャパシタンスとの共振により、
前記キャパシタンスの一方を充電するとともに、前記キ
ャパシタンスの他方を放電するように構成し、さらに前
記容量性素子は、前記トランスの一次巻線に対して正方
向および負方向に電流を流すものであり、共振形コンバ
ータの利点を損なうことなく、各スイッチング手段間に
加えられる電圧ストレスを最小にして、その定格電圧を
小さくするとともに、トランスのコアを完全利用するこ
との可能なＤＣ／ＤＣコンバータを提供することができ
る。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す回路図である。

【図２】同上各部の波形図である。

【図３】同上各部の波形図である。

【図４】同上回路の動作状態を示す説明図である。

【図５】同上回路の電流および電圧を示す波形図であ
る。

【図６】同上各入力電圧における効率対出力電力の特性
を示すグラフである。

【図７】本発明の第２実施例を示す回路図である。

【図８】同上各部の波形図である。

【図９】同上回路の動作状態を示す説明図である。

【図１０】同上回路の電流および電圧を示す波形図であ
る。

【図１１】同上各入力電圧における効率対出力電力の特
性を示すグラフである。

【図１２】従来例を示す回路図である。

【符号の説明】

ＶS 直流入力電源 Ｔ１ トランス Ｑ１ スイッチ（第１のスイッチ手段） Ｑ２ スイッチ（第２のスイッチ手段）Ｃ１，Ｃ２ キャパシタ（キャパシタンス） Ｃ３ キャパシタ（容量性素子） Ｄ３，Ｄ４ ダイオード（整流回路）Ｌ インダクタ ＣO キャパシタ（フィルター回路） ＬO インダクタ（フィルター回路）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 実開 平５−84186（ＪＰ，Ｕ) 特公 昭54−43168（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H02M 3/00 - 3/44

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 直流入力電源と、一次巻線と二次巻線と
   を備えたトランスと、固有のキャパシタンスを含み前記
   直流入力電源からの電力を選択的に前記トランスの一次
   巻線に印加する第１のスイッチング手段と、前記トラン
   スの一次巻線と前記第１のスイッチング手段間に挿入接
   続された容量性素子と、固有のキャパシタンスを含み前
   記トランスの一次巻線と前記容量性素子との直列回路の
   両端に接続された第２のスイッチング手段と、前記トラ
   ンスの二次巻線に接続される整流回路と、この整流回路
   に接続される容量性または誘導性のフィルター回路とを
   備え、前記第１のスイッチング手段および前記第２のス
   イッチング手段はそれぞれ所定の時間間隔で交互にオン
   オフされ、かつ、その間に前記双方のスイッチング手段
   がオフとなる一定のデッドバンドが存在し、このデッド
   バンドに、前記トランスの漏れインダクタンス若しくは
   外付けのインダクタと前記双方のスイッチング手段に含
   まれる前記各キャパシタンスとの共振により、前記キャ
   パシタンスの一方を充電するとともに、前記キャパシタ
   ンスの他方を放電するように構成し、さらに前記容量性
   素子は、前記トランスの一次巻線に対して正方向および
   負方向に電流を流すものであることを特徴とするＤＣ／
   ＤＣコンバータ。