JP2998767B2 - 共振形駆動回路 - Google Patents
共振形駆動回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、スイッチングコンバー
タやスイッチング電源等のスイッチ素子の駆動に好適な
共振形駆動回路に関するものである。
タやスイッチング電源等のスイッチ素子の駆動に好適な
共振形駆動回路に関するものである。
【０００２】
【従来の技術】近年、集積回路の微細化により電子回路
の小形・軽量化が進められており、高品質な電力が得ら
れるスイッチングコンバータやスイッチング電源におい
ても小形化が必須の課題である。スイッチング電源等の
小形化には、変換周波数を高周波化し、磁性部品やコン
デンサを小形化する方法が有効であることから、スイッ
チング電源等の変換周波数は年々高周波化されている。
特に、ＭＯＳＦＥＴが主スイッチ素子として広く適用さ
れるようになると、小電力で大電力の制御が可能で、か
つ、電圧駆動素子なので高周波動作が比較的容易といっ
た特長を生かして、ＭＨｚ以上の変換周波数のコンバー
タが実現されるようになった。
の小形・軽量化が進められており、高品質な電力が得ら
れるスイッチングコンバータやスイッチング電源におい
ても小形化が必須の課題である。スイッチング電源等の
小形化には、変換周波数を高周波化し、磁性部品やコン
デンサを小形化する方法が有効であることから、スイッ
チング電源等の変換周波数は年々高周波化されている。
特に、ＭＯＳＦＥＴが主スイッチ素子として広く適用さ
れるようになると、小電力で大電力の制御が可能で、か
つ、電圧駆動素子なので高周波動作が比較的容易といっ
た特長を生かして、ＭＨｚ以上の変換周波数のコンバー
タが実現されるようになった。
【０００３】このようなＭＯＳＦＥＴを駆動するために
は、ゲート・ソース間にオンオフ用の電気信号を高速で
与える必要があり、このために従来は、図５の回路図に
示すような駆動回路が用いられていた。図において、１
は直流電源、２は制御回路、３はＰＭＯＳＦＥＴ、４は
ＰＭＯＳＦＥＴ３のボディダイオード、５は第一のＮＭ
ＯＳＦＥＴ、６は第一のＮＭＯＳＦＥＴ５のボディダイ
オード、７は配線のインダクタンス、８は第二のＮＭＯ
ＳＦＥＴ（主スイッチ素子）、９は第二のＮＭＯＳＦＥ
Ｔ８のボディダイオードを示している。図５の点線内が
駆動回路であり、この回路の周辺に駆動回路を動作させ
るための制御回路２が設けられている。
は、ゲート・ソース間にオンオフ用の電気信号を高速で
与える必要があり、このために従来は、図５の回路図に
示すような駆動回路が用いられていた。図において、１
は直流電源、２は制御回路、３はＰＭＯＳＦＥＴ、４は
ＰＭＯＳＦＥＴ３のボディダイオード、５は第一のＮＭ
ＯＳＦＥＴ、６は第一のＮＭＯＳＦＥＴ５のボディダイ
オード、７は配線のインダクタンス、８は第二のＮＭＯ
ＳＦＥＴ（主スイッチ素子）、９は第二のＮＭＯＳＦＥ
Ｔ８のボディダイオードを示している。図５の点線内が
駆動回路であり、この回路の周辺に駆動回路を動作させ
るための制御回路２が設けられている。
【０００４】駆動回路はボディダイオード４を有するＰ
ＭＯＳＦＥＴ３とボディダイオード６を有する第一のＮ
ＭＯＳＦＥＴ５を直列にして直流電源１に接続したイン
バータ回路であり、このインバータ回路の共通ドレイン
と主スイッチ用ＮＭＯＳＦＥＴ８のゲートを接続して、
主スイッチ用ＮＭＯＳＦＥＴ８を駆動している。インバ
ータ回路のＮＭＯＳＦＥＴ５及びＰＭＯＳＦＥＴ３のゲ
ートは共通に接続されており、この端子に制御回路２か
ら図６に示す低レベルと高レベルの値を持つパルス電圧
を加えて、インバータ回路を動作させている。
ＭＯＳＦＥＴ３とボディダイオード６を有する第一のＮ
ＭＯＳＦＥＴ５を直列にして直流電源１に接続したイン
バータ回路であり、このインバータ回路の共通ドレイン
と主スイッチ用ＮＭＯＳＦＥＴ８のゲートを接続して、
主スイッチ用ＮＭＯＳＦＥＴ８を駆動している。インバ
ータ回路のＮＭＯＳＦＥＴ５及びＰＭＯＳＦＥＴ３のゲ
ートは共通に接続されており、この端子に制御回路２か
ら図６に示す低レベルと高レベルの値を持つパルス電圧
を加えて、インバータ回路を動作させている。
【０００５】以上の構成において、駆動回路のインバー
タ回路の共通ゲートに、制御回路２から低レベルの信号
が加えられたときにＰＭＯＳＦＥＴ３がオン、ＮＭＯＳ
ＦＥＴがオフし、インバータ回路が接続されている直流
電源１から主スイッチ用ＮＭＯＳＦＥＴ８のゲートにオ
ン電圧が加えられ、主スイッチ用ＮＭＯＳＦＥＴ８はオ
ンする。さらに、駆動回路のインバータ回路に制御回路
２から高レベルの信号が加えられた時にＰＭＯＳＦＥＴ
３がオフ、ＮＭＯＳＦＥＴ５がオンすることにより、主
スイッチ用ＮＭＯＳＦＥＴ８のゲートに充電された電荷
が引き抜かれ、主スイッチ用ＮＭＯＳＦＥＴ８はオフす
る。以上の動作により主スイッチ用ＮＭＯＳＦＥＴ８は
非導通，導通を繰り返して、負荷回路に伝わる電力をコ
ントロールする。
タ回路の共通ゲートに、制御回路２から低レベルの信号
が加えられたときにＰＭＯＳＦＥＴ３がオン、ＮＭＯＳ
ＦＥＴがオフし、インバータ回路が接続されている直流
電源１から主スイッチ用ＮＭＯＳＦＥＴ８のゲートにオ
ン電圧が加えられ、主スイッチ用ＮＭＯＳＦＥＴ８はオ
ンする。さらに、駆動回路のインバータ回路に制御回路
２から高レベルの信号が加えられた時にＰＭＯＳＦＥＴ
３がオフ、ＮＭＯＳＦＥＴ５がオンすることにより、主
スイッチ用ＮＭＯＳＦＥＴ８のゲートに充電された電荷
が引き抜かれ、主スイッチ用ＮＭＯＳＦＥＴ８はオフす
る。以上の動作により主スイッチ用ＮＭＯＳＦＥＴ８は
非導通，導通を繰り返して、負荷回路に伝わる電力をコ
ントロールする。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来技術による駆動回路では、駆動回路のインバータ回路
を構成するＮＭＯＳＦＥＴ５とＰＭＯＳＦＥＴ３の共通
に接続されたドレインと主スイッチ用ＮＭＯＳＦＥＴ８
のゲートとを結ぶ配線、あるいは、インバータ回路のＮ
ＭＯＳＦＥＴ５のソースと主スイッチ用ＮＭＯＳＦＥＴ
８のソース間とを結ぶ配線が長い場合には、これらの配
線のインダクタンス（例えば図１の７）と主スイッチ用
ＮＭＯＳＦＥＴ８のゲート・ソース間の接合容量（入力
容量）とが共振してしまう。この場合の主スイッチ用Ｎ
ＭＯＳＦＥＴ８のゲート・ソース間に加わる電圧は、正
負の振動波形となり、これに合わせて主スイッチ用ＮＭ
ＯＳＦＥＴ８がオンあるいはオフする動作を繰り返すの
で、制御回路２によって主スイッチ用ＮＭＯＳＦＥＴ８
をコントロールできないという問題が生じる。
来技術による駆動回路では、駆動回路のインバータ回路
を構成するＮＭＯＳＦＥＴ５とＰＭＯＳＦＥＴ３の共通
に接続されたドレインと主スイッチ用ＮＭＯＳＦＥＴ８
のゲートとを結ぶ配線、あるいは、インバータ回路のＮ
ＭＯＳＦＥＴ５のソースと主スイッチ用ＮＭＯＳＦＥＴ
８のソース間とを結ぶ配線が長い場合には、これらの配
線のインダクタンス（例えば図１の７）と主スイッチ用
ＮＭＯＳＦＥＴ８のゲート・ソース間の接合容量（入力
容量）とが共振してしまう。この場合の主スイッチ用Ｎ
ＭＯＳＦＥＴ８のゲート・ソース間に加わる電圧は、正
負の振動波形となり、これに合わせて主スイッチ用ＮＭ
ＯＳＦＥＴ８がオンあるいはオフする動作を繰り返すの
で、制御回路２によって主スイッチ用ＮＭＯＳＦＥＴ８
をコントロールできないという問題が生じる。
【０００７】例えば、表１に示すの部品で駆動回路と主
スイッチ用ＮＭＯＳＦＥＴ８を構成すると、主スイッチ
用ＮＭＯＳＦＥＴ８のゲート・ソース間には図７に示す
電圧波形が印加される。主スイッチ用ＮＭＯＳＦＥＴ８
のゲート・ソース間電圧はオンすべき期間中（制御回路
２により、インバータ回路のゲートに低レベルの信号電
圧を与えている期間）に負電圧になったり、オフすべき
期間中（制御回路２によりインバータ回路のゲートに高
レベルの信号電圧を与えている期間）に正の値になった
りして、主スイッチ用ＮＭＯＳＦＥＴ８を誤動作させる
ことが分かる。この寄生振動による問題は、スナバ回路
を付加することにより軽減できるが、損失が増加すると
いう欠点が新たに生じる。
スイッチ用ＮＭＯＳＦＥＴ８を構成すると、主スイッチ
用ＮＭＯＳＦＥＴ８のゲート・ソース間には図７に示す
電圧波形が印加される。主スイッチ用ＮＭＯＳＦＥＴ８
のゲート・ソース間電圧はオンすべき期間中（制御回路
２により、インバータ回路のゲートに低レベルの信号電
圧を与えている期間）に負電圧になったり、オフすべき
期間中（制御回路２によりインバータ回路のゲートに高
レベルの信号電圧を与えている期間）に正の値になった
りして、主スイッチ用ＮＭＯＳＦＥＴ８を誤動作させる
ことが分かる。この寄生振動による問題は、スナバ回路
を付加することにより軽減できるが、損失が増加すると
いう欠点が新たに生じる。
【０００８】
【表１】
【０００９】本発明は、上記問題点を解決するためにな
されたものであり、その目的は、スイッチングコンバー
タやスイッチング電源等のスイッチ素子をインバータ回
路により高周波で駆動する場合において、配線のインダ
クタンス等による寄生振動を防止し、高速で低損失な共
振形駆動回路を提供することにある。
されたものであり、その目的は、スイッチングコンバー
タやスイッチング電源等のスイッチ素子をインバータ回
路により高周波で駆動する場合において、配線のインダ
クタンス等による寄生振動を防止し、高速で低損失な共
振形駆動回路を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の共振形駆動回路においては、インバータ回
路を構成するＰＭＯＳＦＥＴと第一のＮＭＯＳＦＥＴの
共通のドレインに、駆動対象の第二のＮＭＯＳＦＥＴの
ゲートを接続し、前記第一及び第二のＮＭＯＳＦＥＴの
ソースを直流電源の負極に接続し、前記ＰＭＯＳＦＥＴ
のソースを該直流電源の正極に接続し、前記ＰＭＯＳＦ
ＥＴと前記第一のＮＭＯＳＦＥＴの共通のゲートにオン
オフ用の電気信号を与える手段を接続し、前記第二のＮ
ＭＯＳＦＥＴのゲートとソース間にソース側をアノード
とする方向で第一のダイオードを接続し、前記第二のＮ
ＭＯＳＦＥＴのゲートと前記直流電源の正極間にゲート
側をアノードとする方向で第二のダイオードを接続し、
前記第一のダイオードのアノードと前記第二のダイオー
ドのカソード間にコンデンサを接続したことを特徴とし
ている。
め、本発明の共振形駆動回路においては、インバータ回
路を構成するＰＭＯＳＦＥＴと第一のＮＭＯＳＦＥＴの
共通のドレインに、駆動対象の第二のＮＭＯＳＦＥＴの
ゲートを接続し、前記第一及び第二のＮＭＯＳＦＥＴの
ソースを直流電源の負極に接続し、前記ＰＭＯＳＦＥＴ
のソースを該直流電源の正極に接続し、前記ＰＭＯＳＦ
ＥＴと前記第一のＮＭＯＳＦＥＴの共通のゲートにオン
オフ用の電気信号を与える手段を接続し、前記第二のＮ
ＭＯＳＦＥＴのゲートとソース間にソース側をアノード
とする方向で第一のダイオードを接続し、前記第二のＮ
ＭＯＳＦＥＴのゲートと前記直流電源の正極間にゲート
側をアノードとする方向で第二のダイオードを接続し、
前記第一のダイオードのアノードと前記第二のダイオー
ドのカソード間にコンデンサを接続したことを特徴とし
ている。
【００１１】
【作用】本発明の共振形駆動回路では、インバータ回路
と第二のＮＭＯＳＦＥＴを接続する配線のインダクタン
ス及び第二のＮＭＯＳＦＥＴのゲート・ソース間の容量
に蓄積されるエネルギーを共振動作で直流電源に回生す
る。これにより、インバータ回路と主スイッチ素子用Ｎ
ＭＯＳＦＥＴ間を接続する配線のインダクタンス等によ
る高周波の寄生振動を防止した高速な駆動信号を得ると
ともに、余剰なエネルギーの直流電源への回生によって
低損失化を図る。
と第二のＮＭＯＳＦＥＴを接続する配線のインダクタン
ス及び第二のＮＭＯＳＦＥＴのゲート・ソース間の容量
に蓄積されるエネルギーを共振動作で直流電源に回生す
る。これにより、インバータ回路と主スイッチ素子用Ｎ
ＭＯＳＦＥＴ間を接続する配線のインダクタンス等によ
る高周波の寄生振動を防止した高速な駆動信号を得ると
ともに、余剰なエネルギーの直流電源への回生によって
低損失化を図る。
【００１２】
【実施例】以下、本発明の実施例を、図面を参照して詳
細に説明する。
細に説明する。
【００１３】図１は本発明の一実施例の構成を示す回路
図である。図中、１は直流電源、２は制御回路、３はＰ
ＭＯＳＦＥＴ、４はＰＭＯＳＦＥＴ３のボディダイオー
ド、５は第一のＮＭＯＳＦＥＴ、６は第一のＮＭＯＳＦ
ＥＴ５のボディダイオード、７は配線のインダクタン
ス、８は第二のＮＭＯＳＦＥＴ（主スイッチ素子）、９
は第二のＮＭＯＳＦＥＴ８のボディダイオード、１０は
第一のダイオード、１１は第二のダイオード、１２はコ
ンデンサを示す。
図である。図中、１は直流電源、２は制御回路、３はＰ
ＭＯＳＦＥＴ、４はＰＭＯＳＦＥＴ３のボディダイオー
ド、５は第一のＮＭＯＳＦＥＴ、６は第一のＮＭＯＳＦ
ＥＴ５のボディダイオード、７は配線のインダクタン
ス、８は第二のＮＭＯＳＦＥＴ（主スイッチ素子）、９
は第二のＮＭＯＳＦＥＴ８のボディダイオード、１０は
第一のダイオード、１１は第二のダイオード、１２はコ
ンデンサを示す。
【００１４】本実施例が、図５の従来回路と異なる点
は、図５の従来回路に加えて第一のダイオード１０，第
二のダイオード１１を図示の方向に接続し、この第一の
ダイオードのアノードと第二のダイオードのカソード間
にコンデンサ１２を接続していることである。
は、図５の従来回路に加えて第一のダイオード１０，第
二のダイオード１１を図示の方向に接続し、この第一の
ダイオードのアノードと第二のダイオードのカソード間
にコンデンサ１２を接続していることである。
【００１５】すなわち、本実施例の構成においては、イ
ンバータ回路を構成しているＰＭＯＳＦＥＴ３と第一の
ＮＭＯＳＦＥＴ５の共通のドレインに、駆動対象の主ス
イッチ用の第二のＮＭＯＳＦＥＴ８のゲートを接続し、
第一のＮＭＯＳＦＥＴ５及び第２のＮＭＯＳＦＥＴ８の
ソースを直流電源１の負極に接続し、ＰＭＯＳＦＥＴ３
のソースを直流電源１の正極に接続し、ＰＭＯＳＦＥＴ
３と第一のＮＭＯＳＦＥＴ５の共通のゲートにオンオフ
用の電気信号を与える制御回路２を接続し、第二のＮＭ
ＯＳＦＥＴ９のゲートとソース間にソース側をアノード
とする方向で第一のダイオード１０を接続し、第二のＮ
ＭＯＳＦＥＴ９のゲートと直流電源１の正極間にゲート
側をアノードとする方向で第二のダイオード１１を接続
し、第一のダイオード１０のアノードと第二のダイオー
ド１１のカソード間にコンデンサ１２を接続する。
ンバータ回路を構成しているＰＭＯＳＦＥＴ３と第一の
ＮＭＯＳＦＥＴ５の共通のドレインに、駆動対象の主ス
イッチ用の第二のＮＭＯＳＦＥＴ８のゲートを接続し、
第一のＮＭＯＳＦＥＴ５及び第２のＮＭＯＳＦＥＴ８の
ソースを直流電源１の負極に接続し、ＰＭＯＳＦＥＴ３
のソースを直流電源１の正極に接続し、ＰＭＯＳＦＥＴ
３と第一のＮＭＯＳＦＥＴ５の共通のゲートにオンオフ
用の電気信号を与える制御回路２を接続し、第二のＮＭ
ＯＳＦＥＴ９のゲートとソース間にソース側をアノード
とする方向で第一のダイオード１０を接続し、第二のＮ
ＭＯＳＦＥＴ９のゲートと直流電源１の正極間にゲート
側をアノードとする方向で第二のダイオード１１を接続
し、第一のダイオード１０のアノードと第二のダイオー
ド１１のカソード間にコンデンサ１２を接続する。
【００１６】上記において、コンデンサ１２の目的は、
駆動回路のインバータ回路と主スイッチ素子間のインダ
クタンスのエネルギーの吸収と主スイッチ用ＮＭＯＳＦ
ＥＴ８の入力容量すなわちゲート・ソース間の容量（Ｃ
ｇｓ）のエネルギーの吸収にあるので、コンデンサ１２
には、通常、容量Ｃｇｓの１０００〜１００００倍程度
の値のものを用いる。
駆動回路のインバータ回路と主スイッチ素子間のインダ
クタンスのエネルギーの吸収と主スイッチ用ＮＭＯＳＦ
ＥＴ８の入力容量すなわちゲート・ソース間の容量（Ｃ
ｇｓ）のエネルギーの吸収にあるので、コンデンサ１２
には、通常、容量Ｃｇｓの１０００〜１００００倍程度
の値のものを用いる。
【００１７】以上のように構成した本発明の実施例の動
作および作用を述べる。まず、本実施例の回路動作を、
図２（ａ）〜（ｆ）の等価回路および図３の各部波形図
を用いて以下に説明する。この等価回路は、主スイッチ
用ＮＭＯＳＦＥＴ８のゲート・ソース間の容量をＣｇ
ｓ、インバータ回路と主スイッチ用ＮＭＯＳＦＥＴ８間
のインタグタンス（図１の７）をＬｃ、インバータ回路
のＰＭＯＳＦＥＴ３及びＮＭＯＳＦＥＴ５を理想スイッ
チで記述する。また、この等価回路では、図１のダイオ
ード１０，１１をＤ１，Ｄ２で表している。図２（ｂ）
〜（ｆ）においては、構成要素の符号を省略している
が、図２（ａ）と同様である。本発明の実施例における
動作は、図２，図３に示す６個の動作状態で示される。
作および作用を述べる。まず、本実施例の回路動作を、
図２（ａ）〜（ｆ）の等価回路および図３の各部波形図
を用いて以下に説明する。この等価回路は、主スイッチ
用ＮＭＯＳＦＥＴ８のゲート・ソース間の容量をＣｇ
ｓ、インバータ回路と主スイッチ用ＮＭＯＳＦＥＴ８間
のインタグタンス（図１の７）をＬｃ、インバータ回路
のＰＭＯＳＦＥＴ３及びＮＭＯＳＦＥＴ５を理想スイッ
チで記述する。また、この等価回路では、図１のダイオ
ード１０，１１をＤ１，Ｄ２で表している。図２（ｂ）
〜（ｆ）においては、構成要素の符号を省略している
が、図２（ａ）と同様である。本発明の実施例における
動作は、図２，図３に示す６個の動作状態で示される。
【００１８】状態１は、インバータ回路のＰＭＯＳＦＥ
Ｔ３がオン、ＮＭＯＳＦＥＴ５がオフしており、容量Ｃ
ｇｓを充電中の状態を示している。この状態１において
容量Ｃｇｓの電圧が主スイッチ用ＮＭＯＳＦＥＴ８のし
きい値電圧に達すると、主スイッチ用ＮＭＯＳＦＥＴ８
はオンする。状態１の期間が続くと容量Ｃｇｓの充電電
圧は直流電源１の電圧に達し、さらに容量Ｃｇｓを充電
しようとすると第二のダイオードＤ２が順バイアスされ
て導通する。この時から状態２が始まる。
Ｔ３がオン、ＮＭＯＳＦＥＴ５がオフしており、容量Ｃ
ｇｓを充電中の状態を示している。この状態１において
容量Ｃｇｓの電圧が主スイッチ用ＮＭＯＳＦＥＴ８のし
きい値電圧に達すると、主スイッチ用ＮＭＯＳＦＥＴ８
はオンする。状態１の期間が続くと容量Ｃｇｓの充電電
圧は直流電源１の電圧に達し、さらに容量Ｃｇｓを充電
しようとすると第二のダイオードＤ２が順バイアスされ
て導通する。この時から状態２が始まる。
【００１９】状態２の期間中、インダクタンスＬｃの電
流は、（ｂ）図示のループ（インダクタンスＬｃ→ダイ
オードＤ２→ＰＭＯＳＦＥＴ３→インダクタンスＬｃ）
で流れ続けている。状態２の期間に制御回路２によりイ
ンバータ回路のＰＭＯＳＦＥＴ３をオフ、ＮＭＯＳＦＥ
Ｔ５をオンさせると状態３が始まる。
流は、（ｂ）図示のループ（インダクタンスＬｃ→ダイ
オードＤ２→ＰＭＯＳＦＥＴ３→インダクタンスＬｃ）
で流れ続けている。状態２の期間に制御回路２によりイ
ンバータ回路のＰＭＯＳＦＥＴ３をオフ、ＮＭＯＳＦＥ
Ｔ５をオンさせると状態３が始まる。
【００２０】状態３では、インダクタンスＬｃの電流
が、インバータ回路のＮＭＯＳＦＥＴ５のボディダイオ
ード６とダイオードＤ２を通して、直流電源１に回生し
ている。インダクタンスＬｃの電流が零になると、動作
は状態４に移る。
が、インバータ回路のＮＭＯＳＦＥＴ５のボディダイオ
ード６とダイオードＤ２を通して、直流電源１に回生し
ている。インダクタンスＬｃの電流が零になると、動作
は状態４に移る。
【００２１】状態４では容量Ｃｇｓの充電電荷が、イン
ダクタンスＬｃとインバータ回路のＮＭＯＳＦＥＴ５を
通して放電している。従って、容量Ｃｇｓの電圧は徐々
に降下し、この電圧が主スイッチ用ＮＭＯＳＦＥＴ８の
しきい値電圧以下になると主スイッチ用ＮＭＯＳＦＥＴ
８はオフする。状態４の期間が続くと容量Ｃｇｓの電圧
は零に達し、さらに負電圧に充電されようとすると、第
一のダイオードＤ１が順バイアスされて導通する。この
時から状態５が始まる。
ダクタンスＬｃとインバータ回路のＮＭＯＳＦＥＴ５を
通して放電している。従って、容量Ｃｇｓの電圧は徐々
に降下し、この電圧が主スイッチ用ＮＭＯＳＦＥＴ８の
しきい値電圧以下になると主スイッチ用ＮＭＯＳＦＥＴ
８はオフする。状態４の期間が続くと容量Ｃｇｓの電圧
は零に達し、さらに負電圧に充電されようとすると、第
一のダイオードＤ１が順バイアスされて導通する。この
時から状態５が始まる。
【００２２】状態５の期間中、インダクタンスＬｃの電
流は、（ｅ）図示のループ（インダクタンスＬｃ→ＮＭ
ＯＳＦＥＴ５→ダイオードＤ１→インダクタンスＬｃ）
で流れ続けている。状態５の期間に制御回路２により、
インバータ回路のＰＭＯＳＦＥＴ３をオン、ＮＭＯＳＦ
ＥＴ５をオフさせると、状態６が始まる。
流は、（ｅ）図示のループ（インダクタンスＬｃ→ＮＭ
ＯＳＦＥＴ５→ダイオードＤ１→インダクタンスＬｃ）
で流れ続けている。状態５の期間に制御回路２により、
インバータ回路のＰＭＯＳＦＥＴ３をオン、ＮＭＯＳＦ
ＥＴ５をオフさせると、状態６が始まる。
【００２３】状態６では、インダクタンスＬｃの電流
が、インバータ回路のＰＭＯＳＦＥＴ３のボディダイオ
ード４とダイオードＤ１と通して直流電源１に回生して
いる。インダクタンスＬｃの電流が零になると、動作は
状態１に戻る。後は以上の繰り返しである。
が、インバータ回路のＰＭＯＳＦＥＴ３のボディダイオ
ード４とダイオードＤ１と通して直流電源１に回生して
いる。インダクタンスＬｃの電流が零になると、動作は
状態１に戻る。後は以上の繰り返しである。
【００２４】以上の一連の動作中の、容量Ｃｇｓの電圧
波形及びインダクタＬｃの電流波形は図３に示すとおり
である。容量Ｃｇｓには振動電圧の重畳されていない高
速のパルス波形が得られ、しかも状態３及び状態６でイ
ンダクタンスＬｃの電流が直流電源１に回生されるので
省電力の効果が期待できる。
波形及びインダクタＬｃの電流波形は図３に示すとおり
である。容量Ｃｇｓには振動電圧の重畳されていない高
速のパルス波形が得られ、しかも状態３及び状態６でイ
ンダクタンスＬｃの電流が直流電源１に回生されるので
省電力の効果が期待できる。
【００２５】図４は前掲の表１の部品と第一のダイオー
ド１０（Ｄ１）及び第二のダイオード１１（Ｄ２）にユ
ニトロードのＵＥＳ１１０３、コンデンサ１２に０．４
７μＦのセラミックコンデンサを用いて本発明の実施例
回路を構成した場合の主スイッチ用ＮＭＯＳＦＥＴ８の
ゲート・ソース間の電圧波形を示す。上記回路動作解析
から期待されたように、高速で振動電圧の無いパルス波
形が得られており、損失も従来例の場合より２０％減少
することが確認できた。
ド１０（Ｄ１）及び第二のダイオード１１（Ｄ２）にユ
ニトロードのＵＥＳ１１０３、コンデンサ１２に０．４
７μＦのセラミックコンデンサを用いて本発明の実施例
回路を構成した場合の主スイッチ用ＮＭＯＳＦＥＴ８の
ゲート・ソース間の電圧波形を示す。上記回路動作解析
から期待されたように、高速で振動電圧の無いパルス波
形が得られており、損失も従来例の場合より２０％減少
することが確認できた。
【００２６】
【発明の効果】以上の説明で明らかなように、本発明の
共振形駆動回路によれば、インバータ回路と主スイッチ
用ＮＭＯＳＦＥＴ間を接続する配線のインダクタンス等
による高周波の寄生振動を防止した高速な駆動信号が得
られるばかりでなく、余剰なエネルギーを直流電源に回
生できるので、駆動回路の低損失化が図れる。
共振形駆動回路によれば、インバータ回路と主スイッチ
用ＮＭＯＳＦＥＴ間を接続する配線のインダクタンス等
による高周波の寄生振動を防止した高速な駆動信号が得
られるばかりでなく、余剰なエネルギーを直流電源に回
生できるので、駆動回路の低損失化が図れる。
【図１】本発明の一実施例を示す回路図
【図２】（ａ），（ｂ），（ｃ），（ｄ），（ｅ），
（ｆ）は上記実施例の回路の動作状態を示す等価回路図
（ｆ）は上記実施例の回路の動作状態を示す等価回路図
【図３】上記実施例における各部波形図
【図４】上記実施例の効果を示す実験波形図
【図５】駆動回路の従来例を示す回路図
【図６】上記従来例における制御回路で出力するパルス
電圧を示す波形図
電圧を示す波形図
【図７】上記従来例の主スイッチ用ＮＭＯＳＦＥＴのゲ
ート・ソース間電圧を示す実測波形図
ート・ソース間電圧を示す実測波形図
１…直流電源、２…制御回路、３…ＰＭＯＳＦＥＴ、４
…ＰＭＯＳＦＥＴのボディダイオード、５…第一のＮＭ
ＯＳＦＥＴ、６…第一のＮＭＯＳＦＥＴのボディダイオ
ード、７…配線のインダクタンス、８…第二のＮＭＯＳ
ＦＥＴ（主スイッチ素子）、９…第二のＮＭＯＳＦＥＴ
のボディダイオード、１０…第一のダイオード、１１…
第二のダイオード、１２…コンデンサ。
…ＰＭＯＳＦＥＴのボディダイオード、５…第一のＮＭ
ＯＳＦＥＴ、６…第一のＮＭＯＳＦＥＴのボディダイオ
ード、７…配線のインダクタンス、８…第二のＮＭＯＳ
ＦＥＴ（主スイッチ素子）、９…第二のＮＭＯＳＦＥＴ
のボディダイオード、１０…第一のダイオード、１１…
第二のダイオード、１２…コンデンサ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−148864（ＪＰ，Ａ) 特開 平２−182010（ＪＰ，Ａ) 特開 平５−207730（ＪＰ，Ａ) 特開 平５−207732（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 1/08 H02M 3/155
Claims (1)
- 【請求項１】 インバータ回路を構成するＰＭＯＳＦＥ
Ｔと第一のＮＭＯＳＦＥＴの共通のドレインに、駆動対
象の第二のＮＭＯＳＦＥＴのゲートを接続し、前記第一
及び第二のＮＭＯＳＦＥＴのソースを直流電源の負極に
接続し、前記ＰＭＯＳＦＥＴのソースを該直流電源の正
極に接続し、前記ＰＭＯＳＦＥＴと前記第一のＮＭＯＳ
ＦＥＴの共通のゲートにオンオフ用の電気信号を与える
手段を接続し、前記第二のＮＭＯＳＦＥＴのゲートとソ
ース間にソース側をアノードとする方向で第一のダイオ
ードを接続し、前記第二のＮＭＯＳＦＥＴのゲートと前
記直流電源の正極間にゲート側をアノードとする方向で
第二のダイオードを接続し、前記第一のダイオードのア
ノードと前記第二のダイオードのカソード間にコンデン
サを接続したことを特徴とする共振形駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159492A JP2998767B2 (ja) | 1992-01-27 | 1992-01-27 | 共振形駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159492A JP2998767B2 (ja) | 1992-01-27 | 1992-01-27 | 共振形駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05207731A JPH05207731A (ja) | 1993-08-13 |
| JP2998767B2 true JP2998767B2 (ja) | 2000-01-11 |
Family
ID=11782237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1159492A Expired - Fee Related JP2998767B2 (ja) | 1992-01-27 | 1992-01-27 | 共振形駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2998767B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3840241B2 (ja) | 2004-08-11 | 2006-11-01 | 株式会社東芝 | 電力用ｍｏｓｆｅｔのゲート駆動回路及びゲート駆動方法 |
| JP4641523B2 (ja) * | 2006-11-16 | 2011-03-02 | Ｔｄｋラムダ株式会社 | ゲート駆動回路 |
| JP5688629B2 (ja) | 2008-12-26 | 2015-03-25 | Ｔｄｋラムダ株式会社 | ゲート駆動回路 |
-
1992
- 1992-01-27 JP JP1159492A patent/JP2998767B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05207731A (ja) | 1993-08-13 |
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