JPH054849B2 - - Google Patents
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- JPH054849B2 JPH054849B2 JP62062339A JP6233987A JPH054849B2 JP H054849 B2 JPH054849 B2 JP H054849B2 JP 62062339 A JP62062339 A JP 62062339A JP 6233987 A JP6233987 A JP 6233987A JP H054849 B2 JPH054849 B2 JP H054849B2
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- terminal
- mosfet
- voltage
- switch
- gate
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- 230000001939 inductive effect Effects 0.000 claims description 12
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パワーMOSFETと、このパワー
MOSFETのソースと第1の端子との間にある誘
導性負荷とを備えると共に、パワーMOSFETの
ドレインと接続された第2の端子を備え、その際
第1の端子と第2の端子の間に運転電圧が印加さ
れる回路装置に関する。
MOSFETのソースと第1の端子との間にある誘
導性負荷とを備えると共に、パワーMOSFETの
ドレインと接続された第2の端子を備え、その際
第1の端子と第2の端子の間に運転電圧が印加さ
れる回路装置に関する。
このような回路装置は、例えば雑誌「エレクト
ロニク・インドウストリー(Electronic
industrie)」4−1985の第32〜38頁から知られて
いる。第2図にその回路装置の簡単化された表示
を示す。ここでは、誘導性負荷の遮断時に生ずる
負の電圧スパイクを制限する問題は、一般的に普
通におこなわれているやり方で、パワー
MOSFET T1のソース側に直列接続されてい
る誘電性負荷LにダイオードDiを並列接続する
ことによつて解決されている。
ロニク・インドウストリー(Electronic
industrie)」4−1985の第32〜38頁から知られて
いる。第2図にその回路装置の簡単化された表示
を示す。ここでは、誘導性負荷の遮断時に生ずる
負の電圧スパイクを制限する問題は、一般的に普
通におこなわれているやり方で、パワー
MOSFET T1のソース側に直列接続されてい
る誘電性負荷LにダイオードDiを並列接続する
ことによつて解決されている。
それにより、確かに誘導性負荷の遮断時に生じ
る負の電圧スパイクはダイオードの導通電圧に制
限されるが、しかし負荷Lに蓄積されたエネルギ
ーは駆動逆電圧が僅かであることから非常に緩や
かにしか減衰させられない。
る負の電圧スパイクはダイオードの導通電圧に制
限されるが、しかし負荷Lに蓄積されたエネルギ
ーは駆動逆電圧が僅かであることから非常に緩や
かにしか減衰させられない。
本発明の目的は冒頭に定義した如き回路装置を
次の如く改善すること、すなわち駆動逆電圧を高
い値に設定できて且つパワーMOSFETにとつて
危険のない値に制限できるように改善することに
ある。
次の如く改善すること、すなわち駆動逆電圧を高
い値に設定できて且つパワーMOSFETにとつて
危険のない値に制限できるように改善することに
ある。
上記の目的は、本発明によれば、次の構成によ
つて達成される。すなわち、パワーMOSFETの
ゲートと第1の端子との間に、スイツチとツエナ
ーダイオードとの直列回路が接続され、そのツエ
ナーダイオードは、前記スイツチおよび誘電性負
荷と共にパワーMOSFETのゲート・ソース間静
電容量のための放電回路を形成するように極性付
けられていることである。
つて達成される。すなわち、パワーMOSFETの
ゲートと第1の端子との間に、スイツチとツエナ
ーダイオードとの直列回路が接続され、そのツエ
ナーダイオードは、前記スイツチおよび誘電性負
荷と共にパワーMOSFETのゲート・ソース間静
電容量のための放電回路を形成するように極性付
けられていることである。
以下、第1図を参照しながら本発明を実施例に
ついて更に詳細に説明する。
ついて更に詳細に説明する。
第1図による回路装置は、ソース側に誘導性負
荷Lを直列接続されたパワーMOSFET T1を
持つ。誘電性負荷LのT1のソースSとは反対側
の端子は第1の端子1と接続されている。T1の
ドレインDは第2の端子2に接続されている。端
子1は、例えば基準電位に置かれる。端子1,2
には運転電圧+UBが印加される。T1のゲート
Gと第1の端子1との間にスイツチとツエナーダ
イオードZとの直列接続が接続されている。この
スイツチは、特にT1と同じチヤネル型の
MOSFET T3であるとよい。ツエナーダイオ
ードZは、T1のゲート・ソース間静電容量GGS
がMOSFET T3、ツエナーダイオードZおよ
び誘導性負荷Lを介して放電されることができる
ように極性付けられている。したがつて、CGSの
放電電流はツエナーダイオードを順方向に通過す
る。
荷Lを直列接続されたパワーMOSFET T1を
持つ。誘電性負荷LのT1のソースSとは反対側
の端子は第1の端子1と接続されている。T1の
ドレインDは第2の端子2に接続されている。端
子1は、例えば基準電位に置かれる。端子1,2
には運転電圧+UBが印加される。T1のゲート
Gと第1の端子1との間にスイツチとツエナーダ
イオードZとの直列接続が接続されている。この
スイツチは、特にT1と同じチヤネル型の
MOSFET T3であるとよい。ツエナーダイオ
ードZは、T1のゲート・ソース間静電容量GGS
がMOSFET T3、ツエナーダイオードZおよ
び誘導性負荷Lを介して放電されることができる
ように極性付けられている。したがつて、CGSの
放電電流はツエナーダイオードを順方向に通過す
る。
動作説明のためにパワーMOSFET T1の導
通状態から出発する。その際に入力端子4には運
転電圧+UBよりも大きい電圧が加わつている。
T1のソース電位は+UBの僅か下にある。端子
2から端子1へ電流が流れる。T1が遮断される
と、端子4の電圧は零となり、MOSFET T3
が基準電位に対して正の電圧によつて投入され
る。その際、T1のゲート・ソース間静電容量
CGSが放電し、T1がターンオフし始める。減衰
する電流に誘導性負荷LはソースSにおける負電
圧によつて反対作用をする。したがつて、負荷L
は定電流源として作用し、端子1、運転電源、端
子2およびT1を介する電流をとりあえず維持す
る。ソースSに現れる負電圧は容量結合を介して
ゲートGにおける負電圧も生じさせる。この電圧
がツエナーダイオードZのツエナー電圧、例えば
−6Vに達すると、ツエナーダイオードは降伏す
る。それにより、ゲートGにおける電位はT3の
導通電圧を除くツエナー電圧に制限される。すな
わち、ソースSにおける負の電圧はT1に生じた
ゲート・ソース電圧を加えたゲート電位に制限さ
れる。この電圧が例えば3Vであれば、ソースS
における最大電圧は基準電位に対して約−9Vで
ある。この電圧は相応の電圧クラスにおけるT1
にとつて危険でない。更に、負荷Lにおけるエネ
ルギー減衰を駆り立てる逆電圧は従来の解決策に
比べて遥かに大きい。したがつて、スイツチは例
えば150Hzの比較的高い周波数で15mHの誘導性
負荷において運転することができる。
通状態から出発する。その際に入力端子4には運
転電圧+UBよりも大きい電圧が加わつている。
T1のソース電位は+UBの僅か下にある。端子
2から端子1へ電流が流れる。T1が遮断される
と、端子4の電圧は零となり、MOSFET T3
が基準電位に対して正の電圧によつて投入され
る。その際、T1のゲート・ソース間静電容量
CGSが放電し、T1がターンオフし始める。減衰
する電流に誘導性負荷LはソースSにおける負電
圧によつて反対作用をする。したがつて、負荷L
は定電流源として作用し、端子1、運転電源、端
子2およびT1を介する電流をとりあえず維持す
る。ソースSに現れる負電圧は容量結合を介して
ゲートGにおける負電圧も生じさせる。この電圧
がツエナーダイオードZのツエナー電圧、例えば
−6Vに達すると、ツエナーダイオードは降伏す
る。それにより、ゲートGにおける電位はT3の
導通電圧を除くツエナー電圧に制限される。すな
わち、ソースSにおける負の電圧はT1に生じた
ゲート・ソース電圧を加えたゲート電位に制限さ
れる。この電圧が例えば3Vであれば、ソースS
における最大電圧は基準電位に対して約−9Vで
ある。この電圧は相応の電圧クラスにおけるT1
にとつて危険でない。更に、負荷Lにおけるエネ
ルギー減衰を駆り立てる逆電圧は従来の解決策に
比べて遥かに大きい。したがつて、スイツチは例
えば150Hzの比較的高い周波数で15mHの誘導性
負荷において運転することができる。
パワーMOSFET T1を投入する端子4にお
ける電圧は、例えば刊行物「シーメンス・コンポ
ーネンツ(Siemens Components)」4/84の第
169〜170頁に記載されているような倍圧回路によ
り生じさせることができる。それにより運転電圧
+UBからコンデンサの段階的充電によつて+UB
よりも高い電圧が得られる。T1のゲートGと端
子2との間にT1とは反対のチヤネル型の別の
MOSFET T2を接続すれば、投入経過を加速
することができる。T2が入力端子3における信
号によつてターンオンされると、容量CGSおよび
上述のコンデンサが運転電圧まで速やかに放電さ
せられるので、上述のコンデンサはT1の良好な
投入にとつて必要な例えば7Vの電圧だけさらに
充電されさえすればよい。
ける電圧は、例えば刊行物「シーメンス・コンポ
ーネンツ(Siemens Components)」4/84の第
169〜170頁に記載されているような倍圧回路によ
り生じさせることができる。それにより運転電圧
+UBからコンデンサの段階的充電によつて+UB
よりも高い電圧が得られる。T1のゲートGと端
子2との間にT1とは反対のチヤネル型の別の
MOSFET T2を接続すれば、投入経過を加速
することができる。T2が入力端子3における信
号によつてターンオンされると、容量CGSおよび
上述のコンデンサが運転電圧まで速やかに放電さ
せられるので、上述のコンデンサはT1の良好な
投入にとつて必要な例えば7Vの電圧だけさらに
充電されさえすればよい。
以上では本発明を正の電圧で運転される回路装
置について説明した。基準電位との負の電圧との
間運転される回路装置についてはそれぞれ反対の
チヤネル型のMOSFETが使用される。その際に
は、対応させてツエナーダイオードの極性も逆に
すべきである。
置について説明した。基準電位との負の電圧との
間運転される回路装置についてはそれぞれ反対の
チヤネル型のMOSFETが使用される。その際に
は、対応させてツエナーダイオードの極性も逆に
すべきである。
以上のように、本発明によれば、パワー
MOSFETのゲートと第1の端子との間に、スイ
ツチとツエナーダイオードとの直列回路が接続さ
れ、ツエナーダイオードは、前記スイツチおよび
誘性負荷と共にパワーMOSFETのゲート・ソー
ス間静電容量のための放電回路を形成するように
極性付けられていることにより、駆動逆電圧が高
い値に設定できて且つパワーMOSFETにとつて
危険のない値に制限できる。
MOSFETのゲートと第1の端子との間に、スイ
ツチとツエナーダイオードとの直列回路が接続さ
れ、ツエナーダイオードは、前記スイツチおよび
誘性負荷と共にパワーMOSFETのゲート・ソー
ス間静電容量のための放電回路を形成するように
極性付けられていることにより、駆動逆電圧が高
い値に設定できて且つパワーMOSFETにとつて
危険のない値に制限できる。
第1図は本発明による回路装置、第2図は従来
の回路装置の一例を示す結線図である。 1…第1の端子、2…第2の端子、3,4,5
…入力端子、T1…パワーMOSFET、T2,T
3…MOSFET、L…誘導性負荷、Z…ツエナー
ダイオード。
の回路装置の一例を示す結線図である。 1…第1の端子、2…第2の端子、3,4,5
…入力端子、T1…パワーMOSFET、T2,T
3…MOSFET、L…誘導性負荷、Z…ツエナー
ダイオード。
Claims (1)
- 【特許請求の範囲】 1 パワーMOSFET T1と、このパワー
MOSFETのソースと第1の端子1との間にある
誘導性負荷Lを備えると共に、パワーMOSFET
のドレインDと接続された第2の端子2を備え、
その際前記第1の端子1および第2の端子2の間
に運転電圧が印加される回路装置において、パワ
ーMOSFET T1のゲートGと第1の端子1と
の間に、スイツチとツエナーダイオードZとの直
列回路が接続され、そのツエナーダイオードは、
前記スイツチおよび誘導性負荷Lと共にパワー
MOSFETのゲート・ソース間静電容量GGSのた
めの放電回路を形成するように極性付けられてい
ることを特徴とするMOSFETスイツチ。 2 前記スイツチはパワーMOSFET T1と同
じチヤネル型のMOSFET T3であることを特
徴とする特許請求の範囲第1項記載の回路装置。 3 パワーMOSFET T1のゲートGと第2の
端子2との間に別のスイツチが接続されているこ
とを特徴とする特許請求の範囲第1項記載の回路
装置。 4 別のスイツチはパワーMOSFET T1とは
反対のチヤネル型のMOSFET T2であること
を特徴とする特許請求の範囲第3項記載の回路装
置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3609235 | 1986-03-19 | ||
DE3609235.5 | 1986-03-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62227213A JPS62227213A (ja) | 1987-10-06 |
JPH054849B2 true JPH054849B2 (ja) | 1993-01-21 |
Family
ID=6296764
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62062339A Granted JPS62227213A (ja) | 1986-03-19 | 1987-03-16 | パワ−mosfetと誘導性負荷を備える回路装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4728826A (ja) |
EP (1) | EP0239861B1 (ja) |
JP (1) | JPS62227213A (ja) |
DE (1) | DE3763353D1 (ja) |
Families Citing this family (65)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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