JPH031532A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH031532A JPH031532A JP13707689A JP13707689A JPH031532A JP H031532 A JPH031532 A JP H031532A JP 13707689 A JP13707689 A JP 13707689A JP 13707689 A JP13707689 A JP 13707689A JP H031532 A JPH031532 A JP H031532A
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- silicon nitride
- nitride film
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- etching
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Links
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高周波ＧａＡｓ増幅器や高周波ＧａＡｓ集
積回路などのＧａＡｓ基板を用いた半導体装置の製造方
法に関するものである。
積回路などのＧａＡｓ基板を用いた半導体装置の製造方
法に関するものである。
近年、ＧａＡｓ基板を用いた個別素子や集積回路は、そ
の優れた高周波特性のために、特にＵＨＦテレビジョン
放送のための機器や、衛星放送のための機器などに用い
られるようになってきている。このＧａＡｓ基板を用い
た個別素子や集積回路においては、ドライプロセスに対
する加工性、耐水性、耐アルカリイオン性、および絶縁
性などに優れた窒化シリコン膜が、配線形成用のスペー
サや保護膜。
の優れた高周波特性のために、特にＵＨＦテレビジョン
放送のための機器や、衛星放送のための機器などに用い
られるようになってきている。このＧａＡｓ基板を用い
た個別素子や集積回路においては、ドライプロセスに対
する加工性、耐水性、耐アルカリイオン性、および絶縁
性などに優れた窒化シリコン膜が、配線形成用のスペー
サや保護膜。
配線層間の絶縁膜などとして用いられる。この窒化シリ
コン膜を選択的に除去する場合には、四弗化炭素（ＣＦ
、）ガスまたは四弗化炭素ガスと酸素（０□）ガスとの
混合ガスを使用した反応性イオンエツチング（ＲＩＥ）
法が従来より用いられている。
コン膜を選択的に除去する場合には、四弗化炭素（ＣＦ
、）ガスまたは四弗化炭素ガスと酸素（０□）ガスとの
混合ガスを使用した反応性イオンエツチング（ＲＩＥ）
法が従来より用いられている。
ところが、ＣＦ、ガスやＣＦ、と０□との混合ガスを用
いた反応性イオンエツチング法では、窒化シリコン膜の
除去に要する時間がＧａＡｓ１板面内で均一ではなく、
このためＧａＡｓ基板において先に窒化シリコン膜が除
去された部位はＣＦ ａガスや前記混合ガスに晒される
ことになる。このため、ＧａＡｓ基板表面に高分子化合
物が付着し、窒化シリコン膜の選択的除去の後の工程の
障害となったり、素子特性の劣化を招くなどの問題が生
じていた。
いた反応性イオンエツチング法では、窒化シリコン膜の
除去に要する時間がＧａＡｓ１板面内で均一ではなく、
このためＧａＡｓ基板において先に窒化シリコン膜が除
去された部位はＣＦ ａガスや前記混合ガスに晒される
ことになる。このため、ＧａＡｓ基板表面に高分子化合
物が付着し、窒化シリコン膜の選択的除去の後の工程の
障害となったり、素子特性の劣化を招くなどの問題が生
じていた。
この発明の目的は、上述の技術的課題を解決し、素子特
性を向上することができる半導体装置の製造方法を提供
することである。
性を向上することができる半導体装置の製造方法を提供
することである。
この発明の半導体装置の製造方法は、ＧａＡｓ基板表面
に形成した窒化シリコン膜を選択除去するにあたって、
四弗化炭素ガスとエタンガスと水素ガスとを含む混合ガ
スを用いたドライエツチングを行うことを特徴とする。
に形成した窒化シリコン膜を選択除去するにあたって、
四弗化炭素ガスとエタンガスと水素ガスとを含む混合ガ
スを用いたドライエツチングを行うことを特徴とする。
この発明の構成によれば、ＧａＡｓ基板上の窒化シリコ
ン膜の選択除去は、主として四弗化炭素ガスにより行わ
れる。そして、窒化シリコン膜が除去された後のＧａＡ
ｓ基板表面が、主としてエタンガスおよび水素ガスによ
ってエツチングされる。したがって、ＧａＡｓ基板面内
で窒化シリコン膜の除去のために要する時間にばらつき
があっても、窒化シリコン膜の除去後のＧａＡｓ基板表
面は清浄かつ平坦に保たれる。上記ＧａＡｓ基板のエツ
チングは、窒化シリコン膜のエツチング速度の１７１０
程度の速度で進行し、したがってＧａＡｓ基板上の窒化
シリコン膜が完全に除去されるまでにエツチングされる
ＧａＡｓ基板はごく少量であり、このため以後の工程に
不所望な影響を与えることはない。
ン膜の選択除去は、主として四弗化炭素ガスにより行わ
れる。そして、窒化シリコン膜が除去された後のＧａＡ
ｓ基板表面が、主としてエタンガスおよび水素ガスによ
ってエツチングされる。したがって、ＧａＡｓ基板面内
で窒化シリコン膜の除去のために要する時間にばらつき
があっても、窒化シリコン膜の除去後のＧａＡｓ基板表
面は清浄かつ平坦に保たれる。上記ＧａＡｓ基板のエツ
チングは、窒化シリコン膜のエツチング速度の１７１０
程度の速度で進行し、したがってＧａＡｓ基板上の窒化
シリコン膜が完全に除去されるまでにエツチングされる
ＧａＡｓ基板はごく少量であり、このため以後の工程に
不所望な影響を与えることはない。
第１図はこの発明の一実施例の半導体装置の製造方法を
説明するための断面図であり、高電子移動度トランジス
タ（ＨＥＭＴ）の、ゲート形成工程を示している。
説明するための断面図であり、高電子移動度トランジス
タ（ＨＥＭＴ）の、ゲート形成工程を示している。
先ず、半絶縁性ＧａＡｓ基板１上に、分子線エピタキシ
ャル法によって、ＧａＡｓ１ｉ５上、ＧａＡ Ｉ Ａｓ
層３，４、およびＧａＡｓ層５を順にエピタキシャル成
長させる。
ャル法によって、ＧａＡｓ１ｉ５上、ＧａＡ Ｉ Ａｓ
層３，４、およびＧａＡｓ層５を順にエピタキシャル成
長させる。
さらにＧａＡｓ１ｉ５上に窒化シリコン膜６を堆積させ
、エツチングを行わない部分をフォトレジスト７で被覆
する。この状態が第１図（１）に示されている。
、エツチングを行わない部分をフォトレジスト７で被覆
する。この状態が第１図（１）に示されている。
この実施例では、上記半絶縁性ＧａＡｓ基板１ 、Ｇａ
Ａｓ層２、ＧａＡｌＡｓＦＪ３． ４、およびＧａＡｓ
Ｎ３によってＧａＡｓ基板１０が構成されている。
Ａｓ層２、ＧａＡｌＡｓＦＪ３． ４、およびＧａＡｓ
Ｎ３によってＧａＡｓ基板１０が構成されている。
次に、四弗化炭素（ＣＦ、）ガスとエタン（Ｃｘ Ｈ、
、）ガスと水素（Ｎ２）ガスとの混合ガスを用いた反応
性イオンエツチング（ＲＩＥ）法によって、フォトレジ
スト７で被覆されていない部分の窒化シリコン膜６を選
択的に除去する。この場合、窒化シリコン膜６のエツチ
ングは、主として上記混合ガス中のＣＦ、ガスによって
行われる。
、）ガスと水素（Ｎ２）ガスとの混合ガスを用いた反応
性イオンエツチング（ＲＩＥ）法によって、フォトレジ
スト７で被覆されていない部分の窒化シリコン膜６を選
択的に除去する。この場合、窒化シリコン膜６のエツチ
ングは、主として上記混合ガス中のＣＦ、ガスによって
行われる。
窒化シリコン膜６が除去された後には、上記混合ガス中
の主にＣｔ ＨｈガスとＮ２ガスとによって、ＧａＡｓ
層５がエツチングされる。このエツチングは、窒化シリ
コン膜６の場合のエツチング速度の１０００倍程度の速
度で進行する。このようにして、窒化シリコン膜６のエ
ツチングに引き続いてＧａＡｓ層５が僅かにエツチング
される。この状態が第１図（２）に示されている。
の主にＣｔ ＨｈガスとＮ２ガスとによって、ＧａＡｓ
層５がエツチングされる。このエツチングは、窒化シリ
コン膜６の場合のエツチング速度の１０００倍程度の速
度で進行する。このようにして、窒化シリコン膜６のエ
ツチングに引き続いてＧａＡｓ層５が僅かにエツチング
される。この状態が第１図（２）に示されている。
このように、窒化シリコン膜６のエンチング除去後のＧ
ａＡｓ層５表面が僅かにエツチングされることにより、
窒化シリコン膜６の除去のために要する時間に面内不均
一性があっても、上記混合ガス雰囲気中に露出するＧａ
Ａｓ層５の表面に高分子化合物が付着したりなどするこ
とを防いで、窒化シリコン膜６の除去の後のＧａＡｓＮ
３表面を平坦かつ清浄にすることができる。
ａＡｓ層５表面が僅かにエツチングされることにより、
窒化シリコン膜６の除去のために要する時間に面内不均
一性があっても、上記混合ガス雰囲気中に露出するＧａ
Ａｓ層５の表面に高分子化合物が付着したりなどするこ
とを防いで、窒化シリコン膜６の除去の後のＧａＡｓＮ
３表面を平坦かつ清浄にすることができる。
次に、第１図（３）に示すように、ＧａＡｓ層５をさら
に酒石酸系の溶液によってエツチングし、エンチング部
の底面５ａにゲート電極８を形成する。
に酒石酸系の溶液によってエツチングし、エンチング部
の底面５ａにゲート電極８を形成する。
以上のようにこの実施例によれば、窒化シリコン膜６の
選択除去後に露出するＧａＡｓ層５の表面が、清浄かつ
平坦になるので、このＧａＡｓ層５の酒石酸系の溶液に
よるエツチングが良好に行われるようになる。このため
、ゲート形成工程をこの実施例に従って行った高電子移
動度トランジスタでは、そのゲート耐圧が前述の従来技
術に比較して約２倍に向上され、また複数の素子間にお
けるドレイン電流のばらつきが抑制される。このように
、半導体装置の素子特性が格段に向上される。
選択除去後に露出するＧａＡｓ層５の表面が、清浄かつ
平坦になるので、このＧａＡｓ層５の酒石酸系の溶液に
よるエツチングが良好に行われるようになる。このため
、ゲート形成工程をこの実施例に従って行った高電子移
動度トランジスタでは、そのゲート耐圧が前述の従来技
術に比較して約２倍に向上され、また複数の素子間にお
けるドレイン電流のばらつきが抑制される。このように
、半導体装置の素子特性が格段に向上される。
前述の実施例では高電子移動度トランジスタのゲート形
成工程を例に採って説明したが、この発明はその製造工
程にＧａＡｓ基板上の窒化シリコン膜を選択除去する工
程を含む半導体装置に対して広〈実施することができる
ものである。
成工程を例に採って説明したが、この発明はその製造工
程にＧａＡｓ基板上の窒化シリコン膜を選択除去する工
程を含む半導体装置に対して広〈実施することができる
ものである。
以上のようにこの発明の半導体装置の製造方法によれば
、窒化シリコン膜の選択除去の後のＧａＡｓ基板表面は
清浄かつ平坦に保たれるので、この窒化シリコン膜の選
択除去の後の工程を良好に行うことができ、これによっ
て半導体装置の特性の向上を図ることができるようにな
る。
、窒化シリコン膜の選択除去の後のＧａＡｓ基板表面は
清浄かつ平坦に保たれるので、この窒化シリコン膜の選
択除去の後の工程を良好に行うことができ、これによっ
て半導体装置の特性の向上を図ることができるようにな
る。
第１図はこの発明の一実施例の半導体装置の製造方法を
説明するための断面図である。
説明するための断面図である。
Claims (1)
- ＧａＡｓ基板表面に形成した窒化シリコン膜を選択除去
するにあたって、四弗化炭素ガスとエタンガスと水素ガ
スとを含む混合ガスを用いたドライエッチングを行うこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13707689A JPH031532A (ja) | 1989-05-29 | 1989-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13707689A JPH031532A (ja) | 1989-05-29 | 1989-05-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH031532A true JPH031532A (ja) | 1991-01-08 |
Family
ID=15190340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13707689A Pending JPH031532A (ja) | 1989-05-29 | 1989-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH031532A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62227213A (ja) * | 1986-03-19 | 1987-10-06 | シ−メンス、アクチエンゲゼルシヤフト | パワ−ｍｏｓｆｅｔと誘導性負荷を備える回路装置 |
| JPS6420651A (en) * | 1987-04-03 | 1989-01-24 | Texas Instruments Inc | Semiconductor output buffer device |
-
1989
- 1989-05-29 JP JP13707689A patent/JPH031532A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62227213A (ja) * | 1986-03-19 | 1987-10-06 | シ−メンス、アクチエンゲゼルシヤフト | パワ−ｍｏｓｆｅｔと誘導性負荷を備える回路装置 |
| JPS6420651A (en) * | 1987-04-03 | 1989-01-24 | Texas Instruments Inc | Semiconductor output buffer device |
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