JP5296672B2 - ストレッサを備える構造及びその製造方法 - Google Patents
ストレッサを備える構造及びその製造方法 Download PDFInfo
- Publication number
- JP5296672B2 JP5296672B2 JP2009506654A JP2009506654A JP5296672B2 JP 5296672 B2 JP5296672 B2 JP 5296672B2 JP 2009506654 A JP2009506654 A JP 2009506654A JP 2009506654 A JP2009506654 A JP 2009506654A JP 5296672 B2 JP5296672 B2 JP 5296672B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- etching
- region
- stressor
- stress
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 77
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000005530 etching Methods 0.000 claims description 58
- 239000000758 substrate Substances 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 19
- 229910021332 silicide Inorganic materials 0.000 claims description 19
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 15
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 239000007864 aqueous solution Substances 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 230000006835 compression Effects 0.000 description 10
- 238000007906 compression Methods 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 230000007547 defect Effects 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 239000013626 chemical specie Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
理論に拘束されないとすると、CMOS素子に観察される欠陥の発生、及び素子性能の変化は、一部の理由として、引っ張りストレッサ膜及び圧縮ストレッサ膜を画定するために使用されるエッチングプロセスによって、基板上の金属シリサイド領域(ソース領域及びドレイン領域の上に延びる領域だけでなく、ゲート電極の上に延びる領域を含む)も部分的にエッチングされて、これらの領域が部分的に除去されるために生じると考えられている。同様に、これらのエッチングプロセスによって、一方の、または両方のストレッサ膜が薄くなり、これによって今度は、これらの膜から素子のチャネル領域に加わる圧縮応力または引っ張り応力の大きさが変化するとも考えられている。
次に、図3に示すように、第1フォトレジスト層117を構造の上に塗布し、そしてパターニングして、構造の内、第1ゲート構造105を含む領域が露出し、かつ構造の内、第2ゲート構造107を含む領域がマスクされるようにする。次に、引っ張りストレッサ層115の露出部分を素子からドライエッチングで図4に示すように除去する。次に、第1フォトレジスト層117を図5に示すように剥離し、その後、コンフォーマルな圧縮ストレッサ層119を構造の上に、図6に示すように堆積させる。
Claims (15)
- 第1及び第2の領域を有する基板を設ける工程であって、前記第1の領域は第1ゲート構造及び第1シリサイド領域を備えており、前記第2の領域は第2ゲート構造及び第2シリサイド領域を備える、前記工程と、
前記基板の上に、前記第1の領域の上に延伸している第1の区分と、前記第2の領域の上に延伸している第2の区分とを有する第1ストレッサ層を形成する工程と、
前記第1ストレッサ層における第1及び第2の区分の上に犠牲層を形成する工程と、
前記犠牲層の上に、前記第1の区分の上の犠牲層が露出され且つ前記第2の区分の上の犠牲層が被覆されるように、第1マスクを形成する工程と、
第1エッチングにより、前記第1の区分の上の犠牲層と前記第1の区分における第1の部分とを除去する工程と、
前記第1マスクを除去する工程と、
第1マスクを除去した後に、第2エッチングにより、前記第1シリサイド領域を露出するように、前記第1の区分における第2の部分を除去する工程であって、前記第2エッチングに際して前記犠牲層はハードマスクとして機能し、前記第2エッチングは、前記第1エッチングよりも前記第1シリサイド領域及び前記犠牲層の両方に対する選択性が高い、前記工程とからなる、半導体素子の製造方法。 - 前記第2エッチングの後に、前記第1の領域及び前記犠牲層の上に第2ストレッサ層を形成する工程と、
前記犠牲層をエッチング停止層として利用して、同犠牲層の上の第2ストレッサ層をエッチングによって除去する工程とを更に備える、請求項1に記載の半導体素子の製造方法。 - 前記半導体素子はCMOSトランジスタである、請求項2に記載の半導体素子の製造方法。
- 前記トランジスタのPMOS領域には第1ゲート構造を設け、及び前記トランジスタのNMOS領域には第2ゲート構造を設ける、請求項3に記載の半導体素子の製造方法。
- 前記第1ストレッサ層は前記第2ゲート構造の上に延伸し、及び前記第2ストレッサ層は前記第1ゲート構造の上に延伸している、請求項4に記載の方法。
- 前記第1エッチングの終了後、前記第1ストレッサ層の第1の区分における第2の部分は、第1の領域の全体を覆っている、請求項1に記載の半導体素子の製造方法。
- 前記第2エッチングでは、CH2F2,C4F8,C4F6,CO,N2,及びArから成るグループから選択されるガスを利用する、請求項1に記載の半導体素子の製造方法。
- 前記第2エッチングはHF(フッ酸)水溶液エッチングである、請求項1に記載の半導体素子の製造方法。
- 前記第1及び第2ゲート構造の上に延伸している第2ストレッサ層を形成する工程をさらに備える、請求項1に記載の半導体素子の製造方法。
- 前記第2ストレッサ層のうち、前記第2ゲート構造の上に延在する部分を露出させ、かつ第1ゲート構造の上に延在する部分を被覆するための第2マスクを形成する工程と、
第2ストレッサ層の露出部分を除去する工程とをさらに備える、
請求項9に記載の半導体素子の製造方法。 - 前記第1ストレッサ層によって引っ張り応力が前記基板に加わり、及び、前記第2ストレッサ層によって圧縮応力が前記基板に加わる、請求項2又は9に記載の半導体素子の製造方法。
- 前記第1及び第2ストレッサ層は窒化シリコンからなる、請求項2又は9に記載の半導体素子の製造方法。
- 前記第2ストレッサ層によって引っ張り応力が前記基板に加わり、及び前記第1ストレッサ層によって圧縮応力が前記基板に加わる、請求項2又は9に記載の半導体素子の製造方法。
- 第1ゲート構造及び第1シリサイド層を含む第1領域と、第2ゲート構造及び第2シリサイド層を含む第2領域とを有する基板を設ける工程であって、素子のNMOS領域に第1ゲート構造が配置され、かつ前記素子のPMOS領域に第2ゲート構造が配置されている、前記工程と、
前記基板の上に第1応力形成材料の第1の層を形成する工程と、
前記第1応力形成材料の第1の層の上に犠牲層を形成する工程と、
第1領域を覆う第1応力形成材料の第1の層の上の犠牲層を露出させ、かつ第2領域を覆う第1応力形成材料の第1の層の上の犠牲層を被覆するように、前記犠牲層の上にマスクを形成する工程と、
前記第1応力形成材料の第1の層の一部分が第1領域を完全に被覆するように、第1エッチングにより、前記第1領域を覆う第1応力形成材料の第1の層の上の犠牲層をエッチングするとともに同第1領域を覆う第1応力形成材料の第1の層を部分的にエッチングする工程と、
前記マスクを除去する工程と、
前記マスクを除去した後に、第2エッチングにより、前記第1シリサイド層を露出するように、前記第1領域を被覆している前記第1応力形成材料の第1の層の前記一部分を除去する工程であって、前記第2エッチングに際して前記犠牲層はハードマスクとして機能し、前記第2エッチングは、前記第1エッチングよりも前記第1シリサイド層及び前記犠牲層の両方に対する選択性が高い、前記工程とを備える、半導体素子の製造方法。 - 前記第1応力形成材料の第1の層の上に第2応力形成材料の第2の層を形成する工程を更に備え、前記第1応力形成材料は、前記第2応力形成材料と化学的に異なる、請求項14に記載の半導体素子の製造方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/408,347 | 2006-04-21 | ||
US11/408,347 US7528029B2 (en) | 2006-04-21 | 2006-04-21 | Stressor integration and method thereof |
PCT/US2007/063439 WO2007124209A2 (en) | 2006-04-21 | 2007-03-07 | Stressor integration and method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009534849A JP2009534849A (ja) | 2009-09-24 |
JP5296672B2 true JP5296672B2 (ja) | 2013-09-25 |
Family
ID=38619976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009506654A Active JP5296672B2 (ja) | 2006-04-21 | 2007-03-07 | ストレッサを備える構造及びその製造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7528029B2 (ja) |
EP (1) | EP2013903A4 (ja) |
JP (1) | JP5296672B2 (ja) |
KR (1) | KR20090008249A (ja) |
CN (1) | CN101427364A (ja) |
TW (1) | TW200741978A (ja) |
WO (1) | WO2007124209A2 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005046978B4 (de) * | 2005-09-30 | 2007-10-04 | Advanced Micro Devices, Inc., Sunnyvale | Technik zum Erzeugen einer unterschiedlichen mechanischen Verformung durch Bilden eines Kontaktätzstoppschichtstapels mit unterschiedlich modifizierter innerer Verspannung |
KR100703986B1 (ko) * | 2006-05-22 | 2007-04-09 | 삼성전자주식회사 | 동작 특성과 플리커 노이즈 특성이 향상된 아날로그트랜지스터를 구비하는 반도체 소자 및 그 제조 방법 |
US7935587B2 (en) * | 2006-06-09 | 2011-05-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Advanced forming method and structure of local mechanical strained transistor |
DE102006046374B4 (de) * | 2006-09-29 | 2010-11-11 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Reduzieren der Lackvergiftung während des Strukturierens von Siliziumnitridschichten in einem Halbleiterbauelement |
US8247850B2 (en) * | 2007-01-04 | 2012-08-21 | Freescale Semiconductor, Inc. | Dual interlayer dielectric stressor integration with a sacrificial underlayer film stack |
US7645651B2 (en) * | 2007-12-06 | 2010-01-12 | Freescale Semiconductor, Inc. | LDMOS with channel stress |
DE102007063272B4 (de) * | 2007-12-31 | 2012-08-30 | Globalfoundries Inc. | Dielektrisches Zwischenschichtmaterial in einem Halbleiterbauelement mit verspannten Schichten mit einem Zwischenpuffermaterial |
JP5347283B2 (ja) * | 2008-03-05 | 2013-11-20 | ソニー株式会社 | 固体撮像装置およびその製造方法 |
DE102008021555B4 (de) * | 2008-04-30 | 2010-07-22 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren mit einer Abscheidung verspannungsinduzierender Schichten über mehreren ersten und mehreren zweiten Transistoren |
US8003454B2 (en) * | 2008-05-22 | 2011-08-23 | Freescale Semiconductor, Inc. | CMOS process with optimized PMOS and NMOS transistor devices |
US20090289280A1 (en) * | 2008-05-22 | 2009-11-26 | Da Zhang | Method for Making Transistors and the Device Thereof |
US8871587B2 (en) * | 2008-07-21 | 2014-10-28 | Texas Instruments Incorporated | Complementary stress memorization technique layer method |
JP5264834B2 (ja) | 2010-06-29 | 2013-08-14 | 東京エレクトロン株式会社 | エッチング方法及び装置、半導体装置の製造方法 |
CN102376646B (zh) * | 2010-08-24 | 2014-03-19 | 中芯国际集成电路制造(上海)有限公司 | 改善双应力氮化物表面形态的方法 |
CN108231766B (zh) * | 2016-12-14 | 2020-11-27 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
EP3572549A1 (fr) | 2018-05-24 | 2019-11-27 | Richemont International S.A. | Article de joaillerie |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5418279A (en) * | 1977-07-11 | 1979-02-10 | Nec Corp | Pattern formation method |
CN1449585A (zh) * | 2000-11-22 | 2003-10-15 | 株式会社日立制作所 | 半导体器件及其制造方法 |
JP2003086708A (ja) | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
US6410938B1 (en) | 2001-04-03 | 2002-06-25 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator device with nitrided buried oxide and method of fabricating |
JP4173672B2 (ja) * | 2002-03-19 | 2008-10-29 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
US6696334B1 (en) * | 2002-09-30 | 2004-02-24 | Advanced Micro Devices, Inc. | Method for formation of a differential offset spacer |
JP2004153127A (ja) * | 2002-10-31 | 2004-05-27 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
US7015089B2 (en) * | 2002-11-07 | 2006-03-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method to improve etching of resist protective oxide (RPO) to prevent photo-resist peeling |
US7015082B2 (en) | 2003-11-06 | 2006-03-21 | International Business Machines Corporation | High mobility CMOS circuits |
JP4700295B2 (ja) * | 2004-06-08 | 2011-06-15 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
JP4794838B2 (ja) * | 2004-09-07 | 2011-10-19 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
US7244644B2 (en) * | 2005-07-21 | 2007-07-17 | International Business Machines Corporation | Undercut and residual spacer prevention for dual stressed layers |
-
2006
- 2006-04-21 US US11/408,347 patent/US7528029B2/en active Active
-
2007
- 2007-03-07 KR KR1020087025621A patent/KR20090008249A/ko not_active Application Discontinuation
- 2007-03-07 WO PCT/US2007/063439 patent/WO2007124209A2/en active Application Filing
- 2007-03-07 JP JP2009506654A patent/JP5296672B2/ja active Active
- 2007-03-07 EP EP07758028A patent/EP2013903A4/en not_active Withdrawn
- 2007-03-07 CN CNA2007800142585A patent/CN101427364A/zh active Pending
- 2007-03-21 TW TW096109790A patent/TW200741978A/zh unknown
Also Published As
Publication number | Publication date |
---|---|
TW200741978A (en) | 2007-11-01 |
JP2009534849A (ja) | 2009-09-24 |
WO2007124209A3 (en) | 2008-09-04 |
EP2013903A2 (en) | 2009-01-14 |
US20070249113A1 (en) | 2007-10-25 |
WO2007124209A2 (en) | 2007-11-01 |
US7528029B2 (en) | 2009-05-05 |
KR20090008249A (ko) | 2009-01-21 |
CN101427364A (zh) | 2009-05-06 |
EP2013903A4 (en) | 2009-12-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5296672B2 (ja) | ストレッサを備える構造及びその製造方法 | |
JP4767946B2 (ja) | 異なるゲート誘電体を用いたnmos及びpmosトランジスタを具備する相補型金属酸化物半導体集積回路 | |
JP4982382B2 (ja) | リセス型ソース/ドレイン領域をsoiウェハに含む半導体形成プロセス | |
US8247850B2 (en) | Dual interlayer dielectric stressor integration with a sacrificial underlayer film stack | |
KR101386172B1 (ko) | 반도체 구조 및 그의 제조 방법 | |
US20060286736A1 (en) | Method for forming an electronic device | |
KR102507453B1 (ko) | 마이크로전자 가공물에 있어서 실리콘 게르마늄 나노와이어의 형성 중에 질화물층을 보호하는 방법 | |
JP5413331B2 (ja) | 半導体装置の製造方法 | |
US7816211B2 (en) | Method of making a semiconductor device having high voltage transistors, non-volatile memory transistors, and logic transistors | |
US20050124160A1 (en) | Novel multi-gate formation procedure for gate oxide quality improvement | |
JP2008130963A (ja) | 半導体装置及びその製造方法 | |
KR100946041B1 (ko) | 듀얼 게이트 산화막 제조방법 | |
JP2003534659A (ja) | 半導体装置の反射防止膜をドライエッチングにより除去する方法 | |
JP2010519724A (ja) | 金属電極を有する半導体素子の形成、及び半導体素子の構造 | |
KR20050000970A (ko) | 반도체 소자의 제조방법 | |
KR100328694B1 (ko) | 반도체 소자의 제조방법 | |
KR100691943B1 (ko) | 반도체 소자의 제조 방법 | |
KR101019704B1 (ko) | 반도체 소자의 제조 방법 | |
US8912099B2 (en) | Method of manufacturing semiconductor device | |
KR100552806B1 (ko) | 박막 커패시터 제조 방법 | |
KR100472858B1 (ko) | 반도체 소자의 제조 방법 | |
JP2007324329A (ja) | 半導体装置の製造方法 | |
KR100953489B1 (ko) | 반도체소자의 샐리사이드 형성방법 | |
JPH0774148A (ja) | ドライエッチング方法 | |
KR20030056114A (ko) | 선택적 에피택셜 성장법을 이용한 반도체 소자 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100305 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120821 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130115 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130411 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130521 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130613 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5296672 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |