KR20090008249A - 스트레서 통합 및 그 방법 - Google Patents

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KR20090008249A
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폴 에이. 그루도우스키
대런 브이. 고데크
존 제이. 하켄버그
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프리스케일 세미컨덕터, 인크.
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Abstract

반도체 디바이스를 제조하는 방법이 제공된다. 상기 방법에 따르면, 제1 게이트 구조(205) 및 제2 게이트 구조(207)를 갖는 기판(203)이 제공된다. 제1 스트레서층(215)이 상기 기판 위에 형성되고, 희생층(216)이 제1 스트레서층 위에 형성된다. 제2 스트레서층(219)은 희생층 위에 형성된다.
반도체 디바이스, 게이트 구조, 스트레서층, 희생층

Description

스트레서 통합 및 그 방법{STRESSOR INTEGRATION AND METHOD THEREOF}
본 발명은 전반적으로 반도체 디바이스에 관한 것으로, 특히 이중 ESL(Etch Stop Layer) 스트레서(stressor) 구조를 갖는 반도체 디바이스를 제조하는 방법에 관한 것이다.
CMOS 디바이스들의 채널층 내에 스트레인드 실리콘(strained silicon)의 박막층(thin layer)을 사용하는 것이 이 디바이스들의 성능 특성을 향상시키는 것으로 밝혀졌다. 채널층 내의 스트레인의 존재는, 채널층 내의 개별 실리콘 원자가 원자들의 격자 구조에서 비스트레인 재료(unstrained material)인 경우보다 더 많은 인력 또는 척력을 받게 한다. 더 넓어진 또는 더 좁아진 격자 공간은 전류 캐리들(즉, 전자 또는 홀)이 채널층 내에서 더 높은 이동도를 전하도록 디바이스의 전자 밴드 구조의 변화를 초래하며, 그 결과 트랜지스터 내에서 전류전하 빠르게 되고 회로 속도도 빨라진다.
CMOS 디바이스에서, 스트레인드 채널층은 국부적인 기계적 스트레스를 디바이스에 전함으로써 달성된다. 전자 이동도와 그에 따른 NMOS 성능은, 전류 흐름의 방향(즉, 전류 흐름에 평행한 방향) 또는 전류 흐름의 방향에 직교하는 방향을 따라 인장형 스트레스(tensile stress)를 전함으써 개선될 수 있다. 홀 이동도와 그 에 따른 PMOS 성능은, 전류 흐름의 방향에 평행하게 압착형 스트레스(compressive stress)를 전하고, 전류 흐름의 방향에 수직으로 인장형 스트레스를 전함으로써 함으로써 향상될 수 있다.
국부적인 기계적 스트레스, 특히 장력 또는 압착형 스트레스를 NMOS 또는 PMOS 디바이스의 채널층에 전하기 위해 콘택트 ESL막이 이용될 수 있다. 따라서, 인장형 스트레스는 장력 에칭 정지막을 도포함으로써 NMOS 채널에 전해질 수 있으며, 압착형 스트레스는 압착 에칭 정지막을 도포함으로써 PMOS 채널에 전해질 수 있다. 그러나, 압착형 막은 NMOS 성능을 열화시키는 반면 인장형 막은 PMOS 성능을 열화킬 수 있기 때문에, CMOS 성능을 최대화하기 위해서는, CMOS 트랜지스터의 양측 영역에 압착형 막 또는 인장형 막 중 어느 하나를 도포하는 것이 바람직하다. 결과적으로, 본 기술 분야에서는 인장형 막과 압착형 막을 CMOS 트랜지스터의 NMOS 영역 및 PMOS 영역에만 개별적으로 각각 도포하는 방법들이 개발되었다.
그러한 방법들이 CMOS 트랜지스터에 대해 잠재적으로 제공하는 성능 향상에도 불구하고, 그 트랜지스터는 특성은 종종 상당히 변한다. 더욱이, 그러한 트랜지스터를 제조하는데 통상적으로 사용되는 상기 방법들은 수용할수 없을만큼 많은 결함을 갖는다. 따라서, 본 기술 분야에서는, 그 트랜지스터의 특성이 더 일정하고, 결함율이 감소되도록 CMOS 트랜지스터를 제조하는 방법이 필요하다. 이러한 필요성 또는 다른 필요성은 본 명세서에서 기술되는 방법 및 장치에 의해 해결될 수 있다.
도 1은 이중 스트레서 구조를 제조하는 종래 기술의 프로세스의 단계를 나타낸다.
도 2는 이중 스트레서 구조를 제조하는 종래 기술의 프로세스의 단계를 나타낸다.
도 3은 이중 스트레서 구조를 제조하는 종래 기술의 프로세스의 단계를 나타낸다.
도 4는 이중 스트레서 구조를 제조하는 종래 기술의 프로세스의 단계를 나타낸다.
도 5는 이중 스트레서 구조를 제조하는 종래 기술의 프로세스의 단계를 나타낸다.
도 6은 이중 스트레서 구조를 제조하는 종래 기술의 프로세스의 단계를 나타낸다.
도 7은 이중 스트레서 구조를 제조하는 종래 기술의 프로세스의 단계를 나타낸다.
도 8은 이중 스트레서 구조를 제조하는 종래 기술의 프로세스의 단계를 나타낸다.
도 9는 이중 스트레서 구조를 제조하는 종래 기술의 프로세스의 단계를 나타낸다.
도 10은 본 명세서에서의 교시에 따른 이중 스트레서 구조를 제조하는 프로세스의 일 실시예에서의 단계를 나타낸다.
도 11은 본 명세서에서의 교시에 따른 이중 스트레서 구조를 제조하는 프로세스의 일 실시예에서의 단계를 나타낸다.
도 12은 본 명세서에서의 교시에 따른 이중 스트레서 구조를 제조하는 프로세스의 일 실시예에서의 단계를 나타낸다.
도 13은 본 명세서에서의 교시에 따른 이중 스트레서 구조를 제조하는 프로세스의 일 실시예에서의 단계를 나타낸다.
도 14은 본 명세서에서의 교시에 따른 이중 스트레서 구조를 제조하는 프로세스의 일 실시예에서의 단계를 나타낸다.
도 15은 본 명세서에서의 교시에 따른 이중 스트레서 구조를 제조하는 프로세스의 일 실시예에서의 단계를 나타낸다.
도 16은 본 명세서에서의 교시에 따른 이중 스트레서 구조를 제조하는 프로세스의 일 실시예에서의 단계를 나타낸다.
도 17은 본 명세서에서의 교시에 따른 이중 스트레서 구조를 제조하는 프로세스의 일 실시예에서의 단계를 나타낸다.
도 18은 본 명세서에서의 교시에 따른 이중 스트레서 구조를 제조하는 프로세스의 일 실시예에서의 단계를 나타낸다.
도 19는 도 1 내지 9의 프로세스에 따라 제조된 CMOS 트랜지스터에서 발생할 수 있는 결함의 일부를 나타낸다.
일 양태로서, 반도체 디바이스를 제조하는 방법이 제공된다. 상기 방법에 따르면, 제1 게이트 구조 및 제2 게이트 구조를 갖는 기판이 제공된다. 제1 스트레서층은 기판 위에 형성되고, 제1 스트레서층 위에는 희생층이 형성된다. 희생층 위에는 제2 스트레서층이 형성된다.
다른 양태로서, 반도체 디바이스를 제조하는 방법이 제공된다. 상기 방법에 따르면, 제1 게이트 구조 및 제2 게이트 구조를 가지며, 제1 게이트 구조는 디바이스의 NMOS 영역 내에 배치되고, 제2 게이트 구조는 디바이스의 PMOS 영역 내에 배치된다. 제1 스트레스 유도층은 기판 위에 형성된다. 그런 다음, 상기 디바이스는 제1 게이트 구조가 노출되고 제2 게이트 구조가 커버되도록 마스킹되고, 제1 스트레스 유도층은 제1 스트레스 유도층의 일부가 제1 게이트 구조를 커버하도록 제1 에칭으로 부분적으로 에칭된다.
본 발명의 상기 양태 및 다른 양태들을 이하에서 더 상세히 설명한다.
CMOS 디바이스에서 관찰되는 디바이스 성능의 결함률 및 변동률은, 인장형 스트레서막 및 압착형 스트레서막들을 정의하는데 사용되는 에칭 프로세스가 기판 상의 금속 실리사이드 영역도 부분적으로 에칭하기 때문에(게이트 전극 위에서 연장하는 것뿐만 아니라, 소스 및 드레인 영역 위에서 연장하는 것을 포함함), 어느정도 상승할 것으로 여겨진다. 유사하게, 에칭 프로세스는, 디바이스의 채널 영역에 도포되는 압착 또는 인장형 스트레스의 양을 순차적으로 변경하는, 일측 또는 양측 스트레서막의 박막화를 초래할 것으로도 여겨진다.
현재, 전술한 문제들은, 에칭 프로세스 동안 기판과 인장형 스트레서 및 압착형 스트레서막들을 보호하는 CMOS 트랜지스터를 제조하는 프로세스의 제공을 통해 극복될 수 있는 것으로 알려져 있다. 특히, 기판(특히, 기판 위에 정의된 금속 실리사이드 영역)은, 상기 막들의 존재가 바람직하지 않은 기판 부분으로부터 상기 막들을 제거하는데 통상적으로 사용되는 단일 드라이 에칭 대신, 다단계 에칭을 이용함으로써, 가우징(gouging)으로부터 보호되는 것으로 알려져 있다. 그러한 다단계 에칭 프로세스에서, 제1 에칭은 상기 막의 벌크를 제거하는데 사용될 수 있고, 제2 에칭(또는 복수의 에칭)은 상기 막의 나머지 부분을 제거하는데 사용될 수 있다. 제1 에칭은 가령 높은 에칭율을 갖는 정기 에칭(timed etch)일 수 있으며, 제2 에칭은 기판(및 기판 상에 정의되는 금속 실리사이드 영역)에 대해 제1 에칭보다 더 높은 선택성을 갖는 에칭일 수 있다.
또한, 인장형 스트레서 및/또는 압착 스트레서 막들은, 그들 사이에 배치되는 희생층(바람직하게 산화물층)의 제공을 통해 박막화되는 것으로부터 보호되는 것으로 알려져 있다. 그런 다음, 희생층에 대해 적절한 선택성을 갖는 에칭을 이용하여, 스트레서 막들 중 하나를, 나머지 막을 에칭 또는 박막화함이 없이, 제거한다. 이 방법은, 화학적으로 유사 또는 같은 동일 CMOS 구조 내에서 박막화 또는 에칭의 발생 없이, 장력 및 압착 스트레서 막들의 선택적 에칭을 허용한다.
본 명세서에 개시된 방법은, 이중 ESL 스트레서 통합을 갖는 MOSFET 디바이스를 제조하는 프로세서를 나타내는 도 1 내지 도 9에 도시된 종래 기술의 프로세스의 내용에서 이해될 수 있다. 이 도면들은 설명의 단순성 및 명료성을 위해 소정의 양태로 단순화되어 있다. 따라서, 예를 들어, 도면에서는 도시되어 있지 않더라도, 반도체 디바이스 영역 내의 NMOS 영역 및 PMOS 영역이 하나 이상의 트렌치 격리 구조에 의해 서로 격리되는 것이 전형적이라는 것이 이해될 것이다.
실시예
도 1에 도시된 바와 같이, CMOS 디바이스의 PMOS 영역 및 NMOS 영역에 각각 대응하는 제1 게이트 구조(105) 및 제2 게이트 구조(107)가 정의된 기판(103)을 포함하는 구조(101)가 제공된다. 게이트 구조(105, 107) 각각은 게이트 전극(109)과 인접 스페이서 구조(111)를 포함한다. 실리사이드 층(113)은 게이트 전극(109)상과 이에 인접한 기판(103)의 부분에 존재한다.
도 2를 참고하면, 인장형 스트레서층(tensile stressor layer)(115)은 상기 구조 위에 피착된다. 인장형 스트레서층(115)은 컨포멀층(conformal layer)으로서 피착되는 것이 바람직하다.
다음으로, 도 3에 도시된 바와 같이, 제1 포토레지스트층(117)이 상기 구조 위에 피착되며, 제1 게이트 구조(105)를 포함하는 구조의 영역이 노출되고 제2 게이트 구조(107)를 포함하는 구조의 영역이 마스킹되도록 패터닝된다. 다음으로, 인장형 스트레서층(115)의 노출된 부분이 도 4에 도시된 바와 같이 건식 에칭을 이용하여 디바이스로부터 제거된다. 다음으론, 제1 포토레지스트층(117)은 도 5에 도시된 바와 같이 스트립핑되고(stripped), 그 후에 도 6에 도시된 바와 같이 컨포멀 압착형 스트레서층(comformal compressive stressor layer)(119)이 구조 위에 피착된다.
도 7을 참조하면, 제2 포토레지스트층(121)이 피착되며, 제2 게이트 구조(107)를 포함하는 구조의 영역이 노출되고 제1 게이트 구조(105)를 포함하는 구조의 영역이 마스킹되도록 패터닝된다. 다음으로, 도 8에 도시된 바와 같이, 압착형 스트레서층(119)이 적절한 에천트를 이용하여 노출된 영역으로부터 제거된다. 다음으로, 제2 포토레지스트층(121)이 스트립핑되어 도 9에 도시된 구조를 형성한다.
전술한 프로세스는 몇가지 현저한 결함을 격는다. 특히, 디바이스의 PMOS 영역 내의 제1 게이트 구조(105)(도 4 참고) 위에서 연장하는 인장형 스트레서층(115)의 부분을 제거하는 것은 건식 에칭에 의존한다. 이 에칭은 하부 금속 실리사이드(113)의 가우징(gouging)과, 그에 따른 디바이스의 전기적 특성의 열화를 초래한다.
더욱이, 이 프로세스는 디바이스의 NMOS 영역 내의 제2 게이트 구조(107) 위에서 연장하는 압착형 스트레서층(119)의 부분을 제거하기 위해 에칭에 의존한다(도 7 및 8 참고). 많은 경우에서, 압착형 스트레서층 및 인장형 스트레서층은 화학적으로 유사하거나 동일할 수 있다(예를 들어, 양측은 본질적으로 인장형 또는 압착형이되도록 상이하게 처리된 SiN층을 포함할 수 있음). 따라서, 양측간의 건식 에칭 선택성이 나쁜 경우가 빈번하다. 결과적으로, 이 에칭 프로세스는 트랜지스터의 NMOS 영역 내의 인장형 스트레서층(115)의 박막화를 야기하는 경향이 있다. 부가된 문제로서, 이 박막화의 정도는 다소 예측불가능하고 제어하기 곤란할 수 있다. 결과적으로, 이 프로세스는 결과적인 트랜지스터의 NMOS 채널 영역 내에 가변 인장형 스트레스와, 이로 인한 이들 디바이스의 전기 특성에 있어서 바람직하지 못한 변동을 초래한다. 또한, 이 콘택트 에칭 정지층의 두께의 변동은 결함을 일으킬 수 있으며, 이 때문에, 회로 수율 문제를 일으킬 수 있다.
상술한 결함은 도 10 내지 도 18에 도시된 프로세스에 의해 극복될 수 있다. 도 10을 참고하면, 프로세스는 도 1에 도시된 구조와 유사한 구조(201)로부터 시작된다. 이 구조는 CMOS 트랜지스터의 PMOS 영역 및 NMOS 영역에 각각 대응하는 제1 게이트 구조(205) 및 제2 게이트 구조(207)가 정의된 반도체 기판(203)을 포함한다. 게이트 구조(205, 207) 각각은 게이트 전극(209)과 인접 스페이스 구조(211)를 포함한다. 금속 실리사이드층(213)은 게이트 전극(209)과 이에 인접하는 기판(203)의 부분 상에 존재한다.
도 11을 참고하면, 인장형 스트레서층(215)이 구조 상에 피착된다. 인장형 스트레서층(215)은 컨포멀층으로서 피착되는 것이 바람직하다. 다음으로, 산화물층(216)은 도 12에 도시된 바와 같이 인장형 스트레서층(215) 위에 피착된다.
도 13을 참고하면, 제1 포토레지스트층(217)이 구조 위에 피착되며, 제1 게이트 구조(205)를 포함하는 구조의 영역이 노출되고, 제2 게이트 구조(207)를 포함하는 구조의 영역이 마스킹되도록 패터닝된다. 그런 다음, 산화물층(216)과 인장형 스트레서층(215)의 부분이 도 14에 도시된 바와 같은 장치의 노출된 부분 내에서 에칭된다. 플라즈마 에칭을 사용하여 산화물층(216)과 인장형 스트레서층(215)의 벌크를 모두 제거하는 것이 바람직하다. 이는 정기 에칭(timed etch) 또는 엔드포인트 검출 에칭(end point detection etch)을 이용하여 수행될 수 있다.
다음으로, 도 15에 도시된 바와 같이, 제1 포토레지스트층(217)이 스트립핑되고, 산화물층(216)을 하드 마스크로 이용하여, 부가적인 (건식 또는 습식) 에칭을 해서, 인장형 스트레서층(215)의 나머지 부분을 제거한다. 이 프로세스의 일부 변형으로서, 제1 포토레지스트층(217)이 스트립핑되기 전에 에칭이 실행될 수 있다. 특히, 산화물 하드 마스크층(oxide hard mask layer)(216)과 금속 실리사이드(metal silicide)(213) 모두에 대해 인장형 스트레서층(215)의 벌크를 제거하기 위해 사용되는 건식 에칭보다 더 높은 선택성을 갖는 에칭(건식 또는 습식)이 사용될 수 있다. 다른 실시예에서는, 모든 재료의 제거를 더 잘 제어하기 위해, 단지 두 단계가 아닌, 다단계 에칭(multiple-step etch)이 사용된다.
도 16을 참고하면, 컨포멀 압착형 스트레서층(219)이 구조 위에 피착된다. 다음으로, 제2 포토레지스트층(221)이 도 17에 도시된 것과 같은 구조 위에 피착되며, 제2 게이트 구조를 포함하는 구조의 영역이 노출되고, 제1 게이트 구조(205)를 포함하는 구조의 영역이 마스킹되도록 패터닝된다. 그런 다음, 도 18에 도시된 바와 같이, 압착형 스트레서층(219)의 노출된 부분은, 산화물층(216)을 에칭 정지로서 이용하여 적절한 에천트로 제거되고, 다음으로 제2 포토레지스트층(221)이 스트립핑된다.
도 10 내지 도 18에 도시된 공정에는 이미 주지된 것 보다 많은 변경 및 변형이 가능하다. 예를 들어, 인장형층을 먼저 피착하는 대신에, 압착층이 먼저 피착될 수 있다. 이는, 예를 들어, 층(215)이 압착형 스트레서층이고 층(219)이 인장형 스트레서층이도록, 그리고 제1 게이트 구조(205) 및 제2 게이트 구조(207)가 각각 CMOS 트랜지스터의 NMOS 영역 및 PMOS 영역에 대응하도록, 도 10 내지 도 18에 도시된 공정을 변형함으로써 달성될 수 있다.
도 10 내지 도 18에 도시된 프로세스는 도 1 내지 도 9에 도시된 종래 기술의 프로세스에 비해 많은 이점들을 갖는다. 이 이점들은 도 18의 구조와 비교할 때 도 1 내지 도 9에 도시된 종래 기술의 프로세스로부터 발생할 수 있는 몇몇 결함을 반영한 도 19를 고려하면 이해될 것이다. 특히, 앞서 언급한 바와 같이, 도 1 내지 도 9에서 사용된 건식 에칭은 금속 실리사이드층(213)의 가우징(이 가우징은 도 19에서 영역(231)으로 도시되어 있음)과, 그에 따른 디바이스의 전기 특성의 열화를 초래한다. 반대로, 도 10 내지 도 18에 도시된 프로세스에서는, 인장형 스트레서층(215)가 2단계로 에칭된다. 제1 단계에서, 바람직하게 정기 또는 엔드 포인트 건식 에칭을 이용하여 인장형 스트레서 재료(215)의 벌크가 제거될 수 있다. 그런 다음, 인장형 스트레서층(215)의 나머지 부분은 적절한 에칭, 즉 금속 실리사이드(213)에 대해 높은 선택성을 갖는 건식 또는 습식 에칭으로 제거된다. 결과적으로, 금속 실리사이드(213)의 가우징이 회피된다.
또한, 도 10 내지 도 18의 프로세스는 인장형 스트레서층(215)과 압착형 스트레서층(219) 사이에 배치되는 산화물층(216)을 이용한다. 디바이스의 NMOS 영역으로부터 압착형 스트레서층(219)의 후속 제거 동안, 이 산화물층(216)은, 도 19에 도시된 바와 같이, 에칭 동안에 압착형 스트레서층(219)의 박막화를 막는 하드 마스크 또는 에칭 정지층으로서 역할을 한다(박막화의 효과는 설명을 위해 도 19에서는 다소 과장되게 도시됨). 결과적으로, 도 10 내지 도 18에 도시된 프로세스는 화학적으로 유사한 또는 동일한 재료의 사용을 허용하여, 디바이스의 PMOS 영역으로부터 압착형 스트레서층(219)의 제거 동안 인장형 스트레서층(215)의 박막화 없이, CMOS 트랜지스터의 적절한 영역 내에 인장형 스트레스 및 압착형 스트레스 모두를 유도한다.
본 명세서에서 기술된 상기 방법 및 디바이스에서 스트레서층에 사용된 재료는 가공하기 어려운 절연 재료 또는 선택적 에칭 및 물리적 특성을 갖는 재료를 포함한다. 그러한 막은, 예를 들어, 실리콘 질화물(가령, Si3N4 또는 SixNy) 및/또는 실리콘 질산화물(가령, SixONy)를 포함할 수 있다. 이 재료들은 CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), 또는 PVD(physical vapor deposotion)과 같은 통상적인 방법으로 성장 또는 블랭킷(blanket) 피착될 수 있다. 그러한 막들은 잘 제어된 두께로 제조될 수 있다.
이 막들이 적용되는 스트레스의 유형 및 크기를 포함하는, 본 명세서에 기술된 스트레서 막들의 물리적 특성은 막을 형성하는데 사용되는 프로세스 파라미터의 적절한 조작을 통해 선택될 수 있다. 그러한 파라미터는, 가령, 피착 압력, 플라즈마 파워, 프로세스 화학, 및 웨이퍼와 전극간 스페이싱을 포함한다. 예로서, 다음과 같은 CVD 파라미터들, 즉, 대략 350-500℃의 온도, 대략 1-10 Torr의 압력, 1.0-1.3cm의 웨이퍼와 전극간 공간, 실란(silane) 및 암모니아와 같은 프로세스 가스들과 질소, 헬륨, 및 아르곤과 같은 불활성 가스들의 조합, 및 대략 0.05-0.32 W/㎠(watts per square centimeter)의 범위 내의 총 RF 전력 밀도를 이용하여, 대략 1000 MPa보다 큰 인장형 스트레스를 나타내는 장력막이 달성될 수 있다. 유사하게, 크기가 대략 -2000MPa보다 큰 압착형 스트레스를 나타내는 압착막은 다음과 같은 CVD 파라미터, 즉, 대략 350-500℃의 온도, 대략 1-10 Torr의 압력, 0.05-1.1cm의 웨이퍼와 전극간 공간, 실란 및 암모니아와 같은 프로세스 가스들과 질소, 헬륨, 및 아르곤과 같은 불활성 가스들의 조합, 및 대략 0.05-0.8 W/㎠의 범위 내의 총 RF 전력 밀도를 이용하여 달성될 수 있다.
본 명세서에 기술된 프로세스에서는 다양한 습식 및 건식 에칭을 사용하여, 디바이스의 NMOS 영역으로부터 인장형 스트레서의 나머지 부분을 제거할 수 있다. ESL 막의 건식 에칭은, 캐리어 가스를 포함할 수 있는 할로겐 함유 가스를 단독으로 또는 다른 가스와 혼합하여 이용하는 표준 에칭 기술을 이용함으로써 달성될 수 있다. 가스의 선택은 필요한 선택성의 요구에 따른다. 먼저, 다단계 에칭 프로세스의 전형적으로 더 적극적인 에칭(가령, 도 14에 도시된 에칭 참고)에 있어서, 전형적인 에천트는 CF4, CHF3, CH3F, SF6 및 NF3을 포함하며, 이에 한정되지 않는다. 두번째로, 그러한 다단계 에칭 프로세스 중 전형적으로 덜 적극적인 에칭 또는 에칭들(가령, 도 15에 도시된 에칭 참조)은, 선택 가스들이 CH2F2, C4F8, C4F6, CO, N2 및 Ar을 포함하며, 이에 한정되는 것은 아니다. 적절한 습식 에천트는 대략 1:50 내지 1:1000의 HF:H2O 농도를 갖는 HF의 희석된 수성 용액을 포함하며, 이에 한정되는 것은 아니다.
상기 본 발명의 상세한 설명은 설명을 위한 것이지 한정하기 위한 것은 아니다. 따라서, 다양한 부가, 대체 및 변경이 본 발명의 범주를 벗어남이 없이 상기 실시예에 대해 이루어 질 수 있음이 이해될 것이다. 따라서, 본 발명의 범주는 첨부 청구범위를 참조하여 해석되어야 한다.

Claims (20)

  1. 반도체 디바이스를 제조하는 방법으로서,
    제1 게이트 구조 및 제2 게이트 구조를 위에 구비한 기판을 제공하는 단계와,
    상기 기판 위에 제1 스트레서층을 형성하는 단계와,
    상기 제1 스트레서층 위에 희생층을 형성하는 단계와,
    상기 희생층 위에 제2 스트레서층을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 제2 스트레서층은 상기 제1 스트레서층 위에 배치되는 방법.
  3. 제1항에 있어서, 상기 반도체 디바이스는 CMOS 트랜지스터인 방법.
  4. 제3항에 있어서, 상기 제1 게이트 구조는 상기 트랜지스터의 PMOS 영역 내에 배치되고, 상기 제2 게이트 구조는 상기 트랜지스터의 NMOS 영역 내에 배치되는 방법.
  5. 제4항에 있어서, 상기 제1 스트레서층은 상기 제2 게이트 구조 위에서 연장 하며, 상기 제2 스트레서층은 상기 제1 게이트 구조 위에서 연장하는 방법.
  6. 제4항에 있어서, 상기 제1 스트레스층은 상기 PMOS 영역으로부터 선택적으로 제거되고, 상기 제2 스트레서층은 상기 NMOS 영역으로부터 선택적으로 제거되는 방법.
  7. 제6항에 있어서, 상기 제2 스트레서층은 에칭에 의해 상기 NMOS 영역으로부터 선택적으로 제거되고, 상기 희생층은 상기 에칭 동안 에칭 정지층으로서 이용되는 방법.
  8. 제4항에 있어서, 상기 제1스트레서층이 형성되는 경우, 상기 스트레서층은 상기 제1 게이트 구조 및 상기 제2 게이트 구조 위에서 연장하는 방법.
  9. 제8항에 있어서,
    상기 제1 게이트 구조 위에서 연장하는 상기 제1 스트레서층의 부분이 노출되고 상기 제2 게이트 구조 위에서 연장하는 상기 제1 스트레서층의 부분이 커버되도록 제1 마스크를 형성하는 단계와,
    상기 제1 스트레서층의 노출된 부분을 제1 에칭을 이용하여 부분적으로 에칭하여, 상기 제1 스트레서층의 나머지 노출된 부분이 상기 제1 게이트 구조 위에서 연장하도록 하는 단계를 더 포함하는 방법.
  10. 제9항에 있어서,
    상기 제1 스트레서층의 나머지 노출된 부분을 상기 제1 에천트와 상이한 제2 에천트를 이용하여 제거하는 단계를 더 포함하는 방법.
  11. 제10항에 있어서, 상기 제1 마스크는 상기 제2 에칭 전에 제거되는 방법.
  12. 제10항에 있어서, 상기 제1 마스크는 상기 제2 에칭 이후에 제거되는 방법.
  13. 제10항에 있어서, 상기 제2 에칭은 CH2F2, C4F8, C4F6, CO, N2 및 Ar으로 이루어진 그룹으로부터 선택되는 가스를 이용하는 방법.
  14. 제10항에 있어서, 상기 제2 에칭은 HF 수용액 에칭(aqueous HF etch)인 방법.
  15. 제10항에 있어서,
    상기 제1 마스크를 제거하는 단계와,
    상기 제1 게이트 구조 및 상기 제2 게이트 구조 위에서 연장하도록 상기 제2 스트레서층을 형성하는 방법.
  16. 제15항에 있어서,
    상기 제2 게이트 구조 위에서 연장하는 상기 제2 스트레서층의 부분이 노출되고 상기 제1 게이트 구조 위에서 연장하는 상기 제2 스트레서층의 부분이 커버되도록 제2 마스크를 형성하는 단계와,
    상기 제2 스트레서층의 노출된 부분을 제거하는 단계
    를 더 포함하는 방법.
  17. 제1항에 있어서, 상기 제1 스트레서층은 상기 기판에 인장형 스트레스를 전하고, 상기 제2 스트레서층은 상기 기판에 압착형 스트레스를 전하는 방법.
  18. 제1항에 있어서, 상기 제1 스트레서층 및 상기 제2 스트레서층은 실리콘 질화물(silicone nitride)을 포함하는 방법.
  19. 제1항에 있어서, 상기 제2 스트레서층은 상기 기판에 인장형 스트레스를 전하고, 상기 제1 스트레서층은 상기 기판에 압착형 스트레스를 전하는 방법.
  20. 반도체 디바이스를 제조하는 방법으로서,
    제1 게이트 구조 및 제2 게이트 구조를 위에 구비한 기판을 제공하는 단계와 - 상기 제1 게이트 구조는 상기 디바이스의 NMOS 영역 내에 배치되고, 상기 제2 게 이트 구조는 상기 디바이스의 PMOS 영역 내에 배치됨 -,
    상기 기판 위에 제1 스트레스 유발 재료층을 형성하는 단계와,
    상기 제1 게이트 구조는 노출되고 상기 제2 게이트 구조는 커버되도록 상기 디바이스를 마스킹하는 단계와,
    상기 제1 층의 일부가 상기 제1 게이트 구조를 커버하도록 제1 에칭을 이용하여 상기 제1 스트레스 유발 재료층을 부분적으로 에칭하는 단계
    를 포함하는 방법.
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