JP2009534849A - ストレッサを備える構造及びその製造方法 - Google Patents
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Abstract
半導体素子を形成する方法が提供される。本方法によれば、基板（２０３）を、第１ゲート構造（２０５）及び第２ゲート構造（２０７）が基板の上に配設されるように設ける。第１ストレッサ層（２１５）を基板の上に形成し、そして犠牲層（２１６）を第１ストレッサ層の上に形成する。第２ストレッサ層（２１９）を犠牲層の上に形成する。
Description
本開示は概して半導体素子に関し、より詳細には、２つのエッチング停止層（ＥＳＬ）を用いたストレッサ構造を有する半導体素子の製造方法に関する。
薄い歪みシリコン層をＣＭＯＳ素子のチャネル層に使用すると、これらの素子の性能特性が向上することが判明している。歪みをチャネル層に生じさせることにより、当該層内の個々のシリコン原子を強制的に、これらのシリコン原子の格子構造の中で、歪みの無い材料における場合よりも互いから遠く離す、または互いに更に近接させる。格子間隔を広くする、または狭くすることにより、素子の電子バンド構造に変化が生じるので、電流担体（すなわち、電子及び正孔）の移動度がチャネル層内で大きくなって、トランジスタを流れる電流が大きくなり、そして回路速度が速くなる。
ＣＭＯＳ素子では、歪みチャネル層は、局所的な機械的応力を素子に加えることにより得られる。電子移動度、従ってＮＭＯＳ性能は、引っ張り応力を電流が流れる方向に沿って（すなわち、当該方向に平行に）加える、または電流の流れる方向に直交に加えることにより高めることができる。正孔移動度、従ってＰＭＯＳ性能は、圧縮応力を電流が流れる方向に平行に加え、かつ引っ張り応力を電流が流れる方向に直交に加えることにより高めることができる。
コンタクトＥＳＬ（エッチング停止層）膜を利用して、局所的な機械的応力、特に引っ張り応力または圧縮応力をＮＭＯＳ素子またはＰＭＯＳ素子のチャネル層に加えることができる。従って、引っ張り応力はＮＭＯＳチャネルに、引っ張り歪みエッチング停止膜を設けることにより加えることができ、そして圧縮応力はＰＭＯＳチャネルに、圧縮歪みエッチング停止膜を設けることにより加えることができる。しかしながら、ＣＭＯＳ性能を最大にするためには、圧縮応力膜または引っ張り応力膜のいずれかをＣＭＯＳトランジスタの両方の領域に適用する構成を回避することが望ましい、というのは、圧縮応力膜によってＮＭＯＳ性能が劣化する可能性があるとともに、引っ張り応力膜によってＰＭＯＳ性能が劣化する可能性があるからである。従って、引っ張り応力膜及び圧縮応力膜をそれぞれ別々に、ＣＭＯＳトランジスタのＮＭＯＳ領域及びＰＭＯＳ領域にのみ設ける種々の方法がこの技術分野において開発されている。
このような方法によってＣＭＯＳトランジスタの性能を向上させることができるにも拘わらず、実際には、結果として得られるトランジスタの特性が大きく変わってしまうことが多い。更に、これらのトランジスタを形成するために広く使用される方法によって多くの場合、許容できないほど多くの欠陥が生じる。従って、この技術分野では、結果として得られるトランジスタの特性の均一性が更に高く、かつ欠陥の発生が少なくなるようなＣＭＯＳトランジスタを形成する方法が必要になる。これらの要求、及び他の要求は、本明細書に記載される方法及び素子によって満たすことができる。
一の態様では、半導体素子を形成する方法が提供される。本方法によれば、基板を、第１及び第２ゲート構造が基板の上に配設されるように設ける。第１ストレッサ層を基板の上に形成し、そして犠牲層を第１ストレッサ層の上に形成する。第２ストレッサ層を犠牲層の上に形成する。
別の態様では、半導体素子を形成する方法が提供される。本方法によれば、基板を、第１及び第２ゲート構造が基板の上に配設されるように設け、第１ゲート構造は素子のＮＭＯＳ領域内に配置され、そして第２ゲート構造は素子のＰＭＯＳ領域内に配置される。第１応力形成層を基板の上に形成する。次に、素子を、第１ゲート構造が露出し、そして第２ゲート構造が被覆されるようにマスクし、更に第１応力形成層を第１エッチングにより部分的にエッチングして、第１応力形成層の一部分が第１ゲート構造を被覆するようにする。
本開示のこれらの態様、及び他の態様を以下に更に詳細に説明する。
理論に拘束されないとすると、ＣＭＯＳ素子に観察される欠陥の発生、及び素子性能の変化は、一部の理由として、引っ張りストレッサ膜及び圧縮ストレッサ膜を画定するために使用されるエッチングプロセスによって、基板上の金属シリサイド領域（ソース領域及びドレイン領域の上に延びる領域だけでなく、ゲート電極の上に延びる領域を含む）も部分的にエッチングされて、これらの領域が部分的に除去されるために生じると考えられている。同様に、これらのエッチングプロセスによって、一方の、または両方のストレッサ膜が薄くなり、これによって今度は、これらの膜から素子のチャネル領域に加わる圧縮応力または引っ張り応力の大きさが変化するとも考えられている。
理論に拘束されないとすると、ＣＭＯＳ素子に観察される欠陥の発生、及び素子性能の変化は、一部の理由として、引っ張りストレッサ膜及び圧縮ストレッサ膜を画定するために使用されるエッチングプロセスによって、基板上の金属シリサイド領域（ソース領域及びドレイン領域の上に延びる領域だけでなく、ゲート電極の上に延びる領域を含む）も部分的にエッチングされて、これらの領域が部分的に除去されるために生じると考えられている。同様に、これらのエッチングプロセスによって、一方の、または両方のストレッサ膜が薄くなり、これによって今度は、これらの膜から素子のチャネル領域に加わる圧縮応力または引っ張り応力の大きさが変化するとも考えられている。
従って、前述の問題は、基板及び引っ張りストレッサ膜及び圧縮ストレッサ膜を、これらの膜を画定するために使用されるエッチングプロセスの間に保護するＣＭＯＳトランジスタ形成プロセスを提供することにより解決することができることが分かる。詳細には、基板（及び、特に基板上に画定される金属シリサイド領域）が部分的に除去されることがないように基板を保護することができるが、基板の保護は、マルチステップ（多段階）エッチングを、これらの膜を基板の内、これらの膜の形成が望ましくない部分から除去するために普通に使用される単一のドライエッチングの代わりに用いることにより行なわれる。このようなマルチステップエッチングプロセスでは、第１エッチングを利用して膜の主要部分を除去すると共に、第２エッチング（または、複数回のエッチング）を使用して膜の残りの部分を除去することができる。第１エッチングは、例えば高いエッチングレートを用いた時限エッチング（ｔｉｍｅｄ ｅｔｃｈ）とし、第２エッチングは、基板（及び、基板上に画定される金属シリサイド領域）をエッチングし難いという点で、基板に対する選択性が第１エッチングよりも高いエッチングとすることができる。
引っ張りストレッサ膜及び／又は圧縮ストレッサ膜は、犠牲層（好適には酸化膜層）がこれらのストレッサ膜の間に設けられるが、薄膜化しないようにこれらのストレッサ膜を保護する必要があることも判明している。次に、犠牲層に対して、犠牲層をエッチングし難いという点で適切な選択性を示すエッチングを使用して、これらのストレッサ膜の内の一方を、残りの方の膜をエッチングすることなく、または薄膜化することなく除去することができる。犠牲層は後の時点で、残りのストレッサ膜をエッチングし難いという点で、残りのストレッサ膜に対して選択性を示す適切なエッチングで除去することができる。この手法によって、同じＣＭＯＳ構造の内部に位置し、かつ化学的に同様または同じである引っ張りストレッサ膜及び圧縮ストレッサ膜を、薄膜化またはエッチングを生じることなく選択的にエッチングすることができる。
本明細書に開示する方法は、ＭＯＳＦＥＴ素子を、２つのエッチング停止層（ＥＳＬ）を用い、かつストレッサを統合した構造として形成するプロセスを示す図１〜９に示す従来技術によるプロセスに関連付けながら理解される必要がある。これらの図は、図を簡易かつ明瞭にするために所定の形態に簡易化されている。従って、例えばこれらの図には示されないが、半導体素子におけるＮＭＯＳ領域及びＰＭＯＳ領域は通常、互いから一つ以上のトレンチ分離構造によって絶縁されることを理解されたい。
図１に示すように、基板１０３を備える構造１０１が設けられ、この基板１０３の上には、ＣＭＯＳ素子のＰＭＯＳ領域及びＮＭＯＳ領域にそれぞれ対応する第１ゲート構造１０５及び第２ゲート構造１０７が画定される。ゲート構造１０５，１０７の各ゲート構造は、ゲート電極１０９と、そして隣接するスペーサ構造１１１と、を含む。シリサイド層１１３はゲート電極１０９の上に、そして基板１０３の内、ゲート電極に隣接する部分の上に設けられる。
次に、図２を参照すると、引っ張りストレッサ層１１５を基板の上に堆積させる。引っ張りストレッサ層１１５はコンフォーマル層として堆積させることが好ましい。
次に、図３に示すように、第１フォトレジスト層１１７を構造の上に塗布し、そしてパターニングして、構造の内、第１ゲート構造１０５を含む領域が露出し、かつ構造の内、第２ゲート構造１０７を含む領域がマスクされるようにする。次に、引っ張りストレッサ層１１５の露出部分を素子からドライエッチングで図４に示すように除去する。次に、第１フォトレジスト層１１７を図５に示すように剥離し、その後、コンフォーマルな圧縮ストレッサ層１１９を構造の上に、図６に示すように堆積させる。
次に、図３に示すように、第１フォトレジスト層１１７を構造の上に塗布し、そしてパターニングして、構造の内、第１ゲート構造１０５を含む領域が露出し、かつ構造の内、第２ゲート構造１０７を含む領域がマスクされるようにする。次に、引っ張りストレッサ層１１５の露出部分を素子からドライエッチングで図４に示すように除去する。次に、第１フォトレジスト層１１７を図５に示すように剥離し、その後、コンフォーマルな圧縮ストレッサ層１１９を構造の上に、図６に示すように堆積させる。
次に、図７に示すように、第２フォトレジスト層１２１を塗布し、そしてパターニングして、構造の内、第２ゲート構造１０７を含む領域が露出し、かつ構造の内、第１ゲート構造１０５を含む領域がマスクされるようにする。次に、図８に示すように、圧縮ストレッサ層１１９を露出領域から適切なエッチャントで除去する。次に、第２フォトレジスト層１２１を剥離して、図９に示す構造を形成する。
これまでに説明したプロセスは幾つかの顕著な不具合を呈する。詳細には、このプロセスでは、ドライエッチングを利用して引っ張りストレッサ層１１５の内、素子のＰＭＯＳ領域の第１ゲート構造１０５（図４参照）の上に延びる部分を除去する。このエッチングによって多くの場合、下地の金属シリサイド１１３が部分的に除去され、従って素子の電気特性が劣化する。
更に、このプロセスでは、エッチングを利用して、圧縮ストレッサ層１１９の内、素子のＮＭＯＳ領域の第２ゲート構造１０７（図７〜８参照）の上に延びる部分を除去する。多くの場合、圧縮ストレッサ層及び引っ張りストレッサ層は化学的に同様の構成とする、または同じ構成とすることができる（例えば、両方のストレッサ層は、異なる方法で処理されることにより正味の引っ張り応力または圧縮応力が発生しているＳｉＮ層を含むことができる）。従って、２つのストレッサ層の内の一方を選択的にエッチングするためのドライエッチング選択性が低い場合が多い。その結果、このエッチングプロセスでは、引っ張りストレッサ層１１５がトランジスタのＮＭＯＳ領域において薄くなり易い。更にやっかいなことに、この薄膜化の程度を予測することが非常に難しく、かつ制御することが難しい。その結果、このプロセスによって、引っ張り応力が、結果として得られるトランジスタのＮＭＯＳ領域において変化し、従って不所望の変化がこれらの素子の電気特性に生じる。また、このコンタクトエッチング停止層の膜厚が変化することにより、欠陥が発生するので、回路歩留まりの問題が生じる。
前述の不具合は、図１０〜１８に示すプロセスによって解決することができる。図１０によれば、プロセスは図１に示す構造と同様である構造２０１から始まる。この構造は半導体基板２０３を備え、この基板２０３の上には、ＣＭＯＳトランジスタのＰＭＯＳ領域及びＮＭＯＳ領域にそれぞれ対応する第１ゲート構造２０５及び第２ゲート構造２０７が画定される。ゲート構造２０５，２０７の各ゲート構造は、ゲート電極２０９と、そして隣接するスペーサ構造２１１と、を含む。金属シリサイド層２１３はゲート電極２０９の上に、そして基板２０３の内、当該ゲート電極に隣接する部分の上に設けられる。
次に、図１１に示すように、引っ張りストレッサ層２１５を基板の上に堆積させる。引っ張りストレッサ層２１５はコンフォーマル層として堆積させることが好ましい。次に、酸化膜層２１６を引っ張りストレッサ層２１５の上に、図１２に示すように堆積させる。
次に、図１３に示すように、第１フォトレジスト層２１７を構造の上に塗布し、そしてパターニングして、構造の内、第１ゲート構造２０５を含む領域が露出し、かつ構造の内、第２ゲート構造２０７を含む領域がマスクされるようにする。次に、酸化膜層２１６、及び引っ張りストレッサ層２１５の一部分を素子の露出部分から図１４に示すように除去する。好適には、プラズマエッチングを使用して、酸化膜層２１６、及び引っ張りストレッサ層２１５の主要部分の両方を除去する。この処理は、時限エッチングまたは終点検出エッチングで行なうことができる。
次に、図１５に示すように、第１フォトレジスト層２１７を剥離し、そして更に別のエッチング（ドライまたはウェット）エッチングを使用して、引っ張りストレッサ層２１５の残りの部分を、酸化膜層２１６をハードマスクとして使用して除去する。このプロセスの或る変形例では、エッチングは第１フォトレジスト層２１７を剥離する前に実施することができる。特に、引っ張りストレッサ層２１５の主要部分を除去するために使用されるドライエッチングよりも、ずっと高い選択性を酸化膜ハードマスク層２１６及び金属シリサイド２１３の両方に対して示すエッチング（ドライまたはウェット）を使用することができる。別の実施形態では、単なる２ステップ（段階）ではなくマルチステップ（多段階）エッチングを使用して全ての材料の除去を更に高精度に制御する。
次に、図１６に示すように、コンフォーマルな圧縮ストレッサ層２１９を構造の上に堆積させる。次に、第２フォトレジスト層２２１を構造の上に、図１７に示すように塗布し、そしてパターニングして、構造の内、第２ゲート構造２０７を含む領域が露出し、かつ構造の内、第１ゲート構造２０５を含む領域がマスクされるようにする。次に、図１８に示すように、圧縮ストレッサ層２１９の露出部分を適切なエッチャントで、酸化膜層２１６をエッチング停止層として使用して除去し、そして第２フォトレジスト層２２１を次に剥離する。
多くの変形及び変更を図１０〜１８に示す手順に、これまでに既に説明した手順とは異なるように加えることができる。例えば、引っ張り応力層を最初に堆積させるのではなく、圧縮応力層を最初に堆積させることができる。この処理は、例えば図１０〜１８に示す手順を変更して、層２１５が圧縮ストレッサ層になり、かつ層２１９が引っ張りストレッサ層になるようにし、更に第１ゲート構造２０５及び第２ゲート構造２０７がそれぞれ、ＣＭＯＳトランジスタのＮＭＯＳ領域及びＰＭＯＳ領域に対応するようにすることにより行なうことができる。
図１０〜１８に示すプロセスは、図１〜９に示す従来技術によるプロセスよりも多くの優れた利点を提供する。これらの利点は図１９を参照することにより理解することができ、図１９を図１８の構造と比較すると、図１９は、図１〜９に示す従来技術によるプロセスから生じ得る複数の不具合の内の幾つかの不具合を示している。詳細には、既に述べたように、図１〜９の従来技術によるプロセスに使用されるドライエッチングによって、金属シリサイド層２１３が部分的に除去され（この部分的な除去は図１９の領域２３１として示される）、そしてその結果、素子の電気特性が劣化する。これとは異なり、図１０〜１８に示すプロセスでは、引っ張りストレッサ層２１５は２ステップでエッチングされる。第１ステップでは、引っ張りストレッサ材料２１５の主要部分を、好ましくは時限エッチングまたは終点を検出するドライエッチングで除去する。次に、引っ張りストレッサ層２１５の残りの部分は、金属シリサイド２１３を、金属シリサイドがエッチングされ難いという点で金属シリサイドに対して高い選択性を示す適切なエッチングであるドライエッチングまたはウェットエッチングで除去される。従って、金属シリサイド２１３が部分的に除去される現象は回避される。
更に、図１０〜１８に示すプロセスでは、引っ張りストレッサ層２１５と圧縮ストレッサ層２１９との間に配置される酸化膜層２１６を利用する。圧縮ストレッサ層２１９を素子のＮＭＯＳ領域から次の工程で除去している間、この酸化膜層２１６は、図１９に示すエッチングの間の圧縮ストレッサ層２１９の薄膜化を防止するハードマスクとして、またはエッチング停止層として利用される（薄膜化の様子は、図を分かり易くするために図１９ではかなり誇張して描かれている）。従って、図１０〜１８に示すプロセスによって、化学的に類似する、または同じ材料を使用して、引っ張り応力及び圧縮応力の両方をＣＭＯＳトランジスタの適切な領域に発生させることができ、圧縮ストレッサ層２１９を素子のＰＭＯＳ領域から除去している間に引っ張りストレッサ層２１５を薄膜化することがない。
本明細書に記載される方法及び装置におけるストレッサ層に使用される材料は、高融点絶縁材料、または選択的に物理的エッチングされる性質を持つ材料を含むことができる。このような膜は、例えば窒化シリコン（例えば、Ｓｉ３Ｎ４またはＳｉｘＮｙ）及び又は酸窒化シリコン（例えば、ＳｉｘＯＮｙ）を含むことができる。これらの材料は、化学気相成長（ＣＶＤ）、プラズマ支援化学気相成長（ＰＥＣＶＤ）、または物理気相成長（ＰＶＤ）のような従来の方法によって成長させることができる、または全面に堆積させることができる。このような膜は高精度に制御された膜厚に形成することができる。
これらの膜によって加わる応力の種類及び大きさを含む、本明細書に記載されるストレッサ膜の物理特性は、膜を形成するために使用されるプロセスパラメータを適切に操作することにより選択することができる。このようなパラメータとして、例えば堆積圧力、プラズマ電力、プロセスにおける化学種、及びウェハと電極との間隔を挙げることができる。例えば、約１０００ＭＰａ超の引っ張り応力を示す引っ張り応力膜は、次のＣＶＤパラメータ：約３５０〜５００℃の温度、約１〜１０Ｔｏｒｒの圧力、１．０〜１．３ｃｍのウェハ／電極間の間隔、シラン及びアンモニアのようなプロセスガス、及び窒素、ヘリウム、及びアルゴンのような不活性ガスの組み合わせ、及び約０．０５〜０．３２ワット／平方センチメートル（Ｗ／ｃｍ２）の範囲の合計ＲＦ電力密度を使用して形成することができる。同様に、約２０００ＭＰａ超の絶対値を有する圧縮応力を示す圧縮応力膜は、次のＣＶＤパラメータ：約３５０〜５００℃の温度、約１〜１０Ｔｏｒｒの圧力、０．０５〜１．１ｃｍのウェハ／電極間の間隔、シラン及びアンモニアのようなプロセスガス、及び窒素、ヘリウム、及びアルゴンのような不活性ガスの組み合わせ、及び約０．０５〜０．８Ｗ／ｃｍ２の範囲の合計ＲＦ電力密度を使用して形成することができる。
種々のウェットエッチング及びドライエッチングを本明細書に記載されるプロセスに使用して、引っ張りストレッサの残りの部分を素子のＮＭＯＳ領域から除去することができる。ＥＳＬ膜のドライエッチングは、ハロゲン含有ガスを単独で、またはキャリアガスを含むことができる他のガスと混合して使用する標準のエッチング方法を使用することにより行なうことができる。ガスの選択は、必要な選択性の種類によって変わる形で行なわれる。マルチステップエッチングプロセスにおいてエッチング速度が相対的に速い１回目の通常のエッチングを行なう場合（例えば、図１４に示すエッチングを参照されたい）、通常のエッチャントガスとして、これらに制限されないが、ＣＦ４，ＣＨＦ３，ＣＨ３Ｆ，ＳＦ６，及びＮＦ３を挙げることができる。このようなマルチステップエッチングプロセスにおいてエッチング速度が相対的に遅い２回目の通常のエッチングを行なう場合、選択されるガスとして、これらに制限されないが、ＣＨ２Ｆ２，Ｃ４Ｆ８，Ｃ４Ｆ６，ＣＯ，Ｎ２，及びＡｒを挙げることができる。適切なウェットエッチャントとして、これらに制限されないが、約１：５０〜１：１０００のＨＦ：Ｈ２Ｏ濃度のＨＦ（フッ酸）希釈水溶液を挙げることができる。
本発明に関する上の記述は例示であり、制限的な意味として捉えられるべきではない。従って、種々の追加、置き換え、及び変更を上述の実施形態に対して、本発明の技術範囲から逸脱しない限り行なうことができることを理解されたい。従って、本発明の技術範囲は添付の請求項の記載に基づいて解釈されるべきである。
Claims (20)
- 第１及び第２ゲート構造が基板の上に配設されている基板を設ける工程と、
前記基板の上に第１ストレッサ層を形成する工程と、
前記第１ストレッサ層の上に犠牲層を形成する工程と、
前記犠牲層の上に第２ストレッサ層を形成する工程とからなる、半導体素子の製造方法。 - 前記第２ストレッサ層を前記第１ストレッサ層の上に配置する、請求項１に記載の半導体素子の製造方法。
- 前記半導体素子はＣＭＯＳトランジスタである、請求項１に記載の半導体素子の製造方法。
- 前記トランジスタのＰＭＯＳ領域には第１ゲート構造を設け、及び前記トランジスタのＮＭＯＳ領域には第２ゲート構造を設ける、請求項３に記載の半導体素子の製造方法。
- 前記第１ストレッサ層は前記第２ゲート構造の上に延伸し、及び前記第２ストレッサ層は前記第１ゲート構造の上に延伸している、請求項４に記載の方法。
- 前記第１ストレッサ層を前記ＰＭＯＳ領域から選択的に除去し、及び前記第２ストレッサ層を前記ＮＭＯＳ領域から選択的に除去する、請求項４に記載の半導体素子の製造方法。
- 前記第２ストレッサ層を前記ＮＭＯＳ領域からエッチングにより選択的に除去し、及び、エッチング中に前記犠牲層をエッチング停止層として利用する、請求項６記載の半導体素子の製造方法。
- 前記第１ストレッサ層が形成されるときには、前記第１ストレッサ層は前記第１及び第２ゲート構造の上に延伸するように形成される、請求項４に記載の半導体素子の製造方法。
- 前記第１ストレッサ層のうち、前記第１ゲート構造の上に延伸している部分を露出させ、かつ、前記第２ゲート構造の上に延伸している部分を被覆するための第１マスクを形成する工程と、
前記第１ストレッサ層の残りの露出部分を前記第１ゲート構造の上に延伸させるべく、前記第１ストレッサ層の露出部分を第１エッチングにより部分的にエッチングする工程とをさらに備える、請求項８に記載の半導体素子の製造方法。 - 前記第１ストレッサ層の残りの露出部分を、第１エッチングとは異なる第２エッチングにより除去する工程をさらに備える、請求項９に記載の半導体素子の製造方法。
- 前記第１マスクを前記第２エッチングの前に除去する、請求項１０に記載の半導体素子の製造方法。
- 前記第１マスクを前記第２エッチングの後に除去する、請求項１０に記載の半導体素子の製造方法。
- 前記第２エッチングでは、ＣＨ２Ｆ２，Ｃ４Ｆ８，Ｃ４Ｆ６，ＣＯ，Ｎ２，及びＡｒから成るグループから選択されるガスを利用する、請求項１０に記載の半導体素子の製造方法。
- 前記第２エッチングはＨＦ（フッ酸）水溶液エッチングである、請求項１０に記載の半導体素子の製造方法。
- 前記第１マスクを除去する工程と、
前記第１及び第２ゲート構造の上に延伸している第２ストレッサ層を形成する工程とをさらに備える、請求項１０に記載の半導体素子の製造方法。 - 前記第２ストレッサ層のうち、前記第２ゲート構造の上に延在する部分を露出させ、かつ第１ゲート構造の上に延在する部分を被覆するための第２マスクを形成する工程と、
第２ストレッサ層の露出部分を除去する工程とをさらに備える、
請求項１５に記載の半導体素子の製造方法。 - 前記第１ストレッサ層によって引っ張り応力が前記基板に加わり、及び、前記第２ストレッサ層によって圧縮応力が前記基板に加わる、請求項１に記載の半導体素子の製造方法。
- 前記第１及び第２ストレッサ層は窒化シリコンからなる、請求項１に記載の半導体素子の製造方法。
- 前記第２ストレッサ層によって引っ張り応力が前記基板に加わり、及び前記第１ストレッサ層によって圧縮応力が前記基板に加わる、請求項１に記載の半導体素子の製造方法。
- 素子のＮＭＯＳ領域に第１ゲート構造が配置され、かつ前記素子のＰＭＯＳ領域に第２ゲート構造が配置されている基板を設ける工程と、
前記基板の上に第１応力形成材料層を形成する工程と、
第１ゲート構造を露出させ、かつ第２ゲート構造を被覆するように前記素子をマスクする工程と、
前記第１応力形成材料層の一部分が第１ゲート構造を被覆しているように、第１エッチングにより前記第１応力形成材料層を部分的にエッチングする工程とを備える、半導体素子の製造方法。
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