KR100552806B1 - 박막 커패시터 제조 방법 - Google Patents
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Abstract
다결정실리콘/ 절연체/ 다결정실리콘 (PIP) 구조의 박막 커패시터 제조 방법에 관한 것으로, 그 목적은 PIP 구조의 박막 커패시터에서 제1다결정실리콘층이 손상되는 것을 방지하는 것이다. 본 발명에 따라 제1다결정실리콘층, 절연체층 및 제2다결정실리콘층을 포함하는 박막 트랜지스터를 제조하는 방법은, 반도체 기판 상에 게이트산화막, 제1다결정실리콘층, 절연체층 및 제2다결정실리콘층을 순차 형성하는 단계; 및 제2다결정실리콘층 및 절연체층을 선택적으로 식각하되, 다결정실리콘층 식각속도에 대한 절연체층 식각속도의 비를 의미하는 식각선택비가 4.5 이상인 상태에서 식각하는 단계를 포함하여 이루어진다.
커패시터, pitting, 식각선택비
Description
도 1은 본 발명의 일 실시예에 따라 제조된 박막 커패시터를 도시한 단면도이고,
도 2a는 O2 가스 유량에 따른 다결정실리콘의 식각률을 도시한 그래프이며,
도 2b는 O2 가스 유량에 따른 질화막의 식각률을 도시한 그래프이고,
도 2c는 다결정실리콘의 식각률에 대한 질화막의 식각률을 의미하는 식각선택비를 O2 가스 유량에 따라 도시한 그래프이다.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 다결정실리콘/ 절연체/ 다결정실리콘 (PIP) 구조의 커패시터를 제조하는 방법에 관한 것이다.
일반적으로 박막 커패시터의 구조에는, 첫째, 금속/절연체/다결정실리콘 (metal/insulator/polycrystalline silicon : MIP) 구조와, 둘째, 다결정실리콘/절연체/다결정실리콘(polycrystalline silicon/insulator/polycrystalline silicon : PIP) 구조, 셋째, 금속/절연체/실리사이드/다결정실리콘 (metal/insulator/ silicide/polycrystalline silicon : MISP) 구조, 넷째, 금속/절연체/금속(metal/ insulator/metal : MIM) 구조 등이 있다.
이러한 박막 커패시터의 구조 중에서 본 발명은 PIP 구조의 박막 커패시터에 관한 것이다.
종래 PIP 구조의 박막 커패시터를 제조하는 방법을 간략하게 설명하면 다음과 같다.
먼저, 반도체 기판 상에 게이트산화막, 제1다결정실리콘층, 산화막/질화막/산화막의 3층 적층구조인 ONO층(절연체층), 및 제2다결정실리콘층을 순차적으로 형성한다.
다음, PIP 패터닝을 위해 상부의 제2다결정실리콘층 및 ONO층을 선택적으로 식각하여 소정폭으로 남긴다. 이 때 플라즈마를 이용한 건식식각 방법으로 제2다결정실리콘층과 ONO층을 식각하는데, 노출된 하부의 제1다결정실리콘층이 플라즈마에 의해 손상되어 피팅(pitting)이 발생하는 문제점이 있다.
다음, 게이트 패터닝을 위해 제1다결정실리콘층을 선택적으로 식각하며, 이로써 PIP 구조의 박막 커패시터의 제조를 완료한다.
이와 같이 종래 PIP 구조의 박막 커패시터에서는 ONO층의 건식식각 시 플라즈마에 의한 제1다결정실리콘층의 손상이 심한 경우, 후속 공정인 이온 주입을 진행할 때 보론(B)과 같은 불순물 이온이 게이트 산화막을 뚫고 채널 영역에 침투(penetration)하는 현상이 발생하는 문제점이 있었다.
특히 이러한 보론 침투 현상은 게이트 산화막이 얇아질수록 심해지며, 보론 침투 현상으로 인해 공핍 영영에 불순물 이온이 침투하므로 원치않는 전류의 흐름이 발생하고 따라서 브레이크 다운 현상을 유발할 수 있는 위험성이 있다.
또한, 후속 공정을 진행하다 보면 제1다결정실리콘층이 손상된 피팅 부분에 질화막 또는 산화막과 같은 물질이 남게 되어 결과적으로 제1다결정실리콘층이 게이트로 작용할 때 저항을 증가시키는 등 소자에 치명적인 악영향을 미치는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 PIP 구조의 박막 커패시터에서 제1다결정실리콘층이 손상되는 것을 방지하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 PIP 구조의 박막 커패시터에서 상부의 제2다결정실리콘층과 절연층을 식각할 때 이 두 층 사이의 식각 선택비가 높은 조건에서 식각하는 것을 특징으로 하며, 더욱 구체적으로는 다결정실리콘층 식각속도에 대한 절연체층 식각속도의 비를 의미하는 식각선택비가 4.5 이상인 상태에서 식각한다.
즉, 본 발명에 따라 제1다결정실리콘층, 절연체층 및 제2다결정실리콘층을 포함하는 박막 트랜지스터를 제조하는 방법은, 반도체 기판 상에 게이트산화막, 제1다결정실리콘층, 절연체층 및 제2다결정실리콘층을 순차 형성하는 단계; 및 제2다결정실리콘층 및 절연체층을 선택적으로 식각하되, 다결정실리콘층 식각속도에 대한 절연체층 식각속도의 비를 의미하는 식각선택비가 4.5 이상인 상태에서 식각하는 단계를 포함하여 이루어진다.
이 때 식각 단계에서는 CHF3, O2, 및 Ar 가스를 이용한 플라즈마에 의해 식각할 수 있으며, CHF3 가스의 유량은 30-70 sccm이고, O2 가스의 유량은 3-7 sccm이며, Ar 가스의 유량은 50-180 sccm인 것이 바람직하다.
식각 단계에서 식각이 이루어지는 챔버 내의 압력을 20-50 mTorr로 유지하는 것이 바람직하다.
또한, 플라즈마는 10-200 MHz의 주파수 및 125-450 W의 인가전력에 의해 발생될 수 있다.
식각 단계에서는 제2다결정실리콘층 상에 감광막을 도포하고 감광막을 선택적으로 식각하여 목적하는 감광막 패턴을 형성한 후, 감광막 패턴을 마스크로 하여 노출된 제2다결정실리콘층 및 절연체층을 식각하는 것이 바람직하다.
절연체층은 제1산화막, 질화막 및 제2산화막으로 이루어질 수 있다.
식각 단계에서는 다결정실리콘층 식각속도에 대한 질화막 식각속도의 비를 의미하는 식각선택비가 4.5 이상인 상태에서 식각할 수 있다.
그 결과 식각 단계에서는 제1다결정실리콘층의 손상 두께가 100Å 이하일 수 있다.
이하, 본 발명의 일 실시예에 따른 박막 커패시터 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따라 제조된 박막 커패시터를 도시한 단면도이다.
먼저, 트렌치(20)에 의해 소자 활성영역 및 필드영역이 서로 격리된 반도체 기판 상에 게이트산화막(11) 및 제1다결정실리콘층(12), 절연체층(13), 및 제1다결정실리콘층(14)을 순차 형성한다.
이 때 절연체층(13)으로는 제1산화막, 질화막, 및 제2산화막을 순차 증착하여 ONO 적층구조로 형성할 수 있다.
다음, 제2다결정실리콘층(14) 상에 감광막을 도포하고 감광막을 선택적으로 식각하여 목적하는 감광막 패턴을 형성한 후, 감광막 패턴을 마스크로 하여 노출된 제2다결정실리콘층(14) 및 절연체층(13)을 식각하여 소정폭으로 남긴다.
제2다결정실리콘층(14) 및 절연체층(13)을 식각할 때에는 다결정실리콘층 식각속도 보다 절연체층 식각속도가 더 빠른 조건에서 식각하는 것이 바람직하다.
본 발명에서는 다결정실리콘층과 절연체층의 식각선택비가 높은 조간을 유지하기 위하여 화학적인 메커니즘에 높은 의존성이 있는 화학적 식각 방법을 적용한다.
특히 O2 가스를 이용한 플라즈마 식각 중에서는 CFx 계열의 폴리머가 부산물로서 증착되는데, 이러한 폴리머는 식각속도에 영향을 미친다. 이 때 O2 가스의 유량이 폴리머 증착에 핵심 역할을 한다는 것이 알려져 있다.
도 2a는 O2 가스 유량에 따른 다결정실리콘의 식각률을 도시한 그래프이고, 도 2b는 O2 가스 유량에 따른 질화막의 식각률을 도시한 그래프이며, 도 2c는 다결정실리콘의 식각률에 대한 질화막의 식각률을 의미하는 식각선택비를 O2 가스 유량에 따라 도시한 그래프이다.
도 2a 및 2b에 도시된 바와 같이 O2 가스의 유량이 증가할수록 다결정실리콘의 식각률과 질화막의 식각률이 증가하며, 도 2c에 도시된 바와 같이 식각선택비는 O2 가스의 유량이 증가할수록 감소한다.
본 발명에서는 다결정실리콘층과 절연체층을 식각할 때 식각선택비가 4.5 이상이 되는 상태에서 식각하고자 한다. 이를 위해서는 O2 가스의 유량을 7 sccm 이하로 제한하였고, 플라즈마 식각의 원활한 진행을 위해 O2 가스의 유량을 3 sccm 이상의 범위로 하였다.
본 발명에 따른 제2다결정실리콘층(14) 및 절연체층(13)의 선택적 식각 조건의 일 예로는 CHF3, O2, 및 Ar 가스를 이용한 플라즈마 식각방법이 있으며, 이 때 CHF3 가스의 유량은 30-70 sccm이고, O2 가스의 유량은 3-7 sccm이며, Ar 가스의 유량은 50-180 sccm 일 수 있다.
이 때 식각이 이루어지는 챔버 내의 압력은 20-50 mTorr로 유지하는 것이 바람직하다.
또한, 플라즈마는 10-200 MHz의 주파수 및 125-450 W의 인가전력에 의해 발생될 수 있다.
상술한 바와 같은 조건으로 식각하면 제2다결정실리콘층(14) 및 절연체층(13)의 식각 중에 손상되는 제1다결정실리콘층(12)의 두께를 100Å 이하로 제한할 수 있다.
이후에는 제1다결정실리콘층 상에 게이트 패턴을 형성하고 게이트 패턴을 마스크로 하여 노출된 제1다결정실리콘층을 식각하여 게이트를 형성하며, 이로써 PIP 구조의 박막 커패시터 제조를 완료한다.
상술한 바와 같이, 본 발명에서는 PIP 구조의 박막 커패시터에서 제2다결정실리콘층 및 절연체층을 식각할 때 다결정실리콘층 식각속도에 대한 절연체층 식각속도의 비를 의미하는 식각선택비가 4.5 이상인 상태에서 식각하여, 제1다결정실리콘층의 손상을 최소화하는 효과가 있다.
따라서 피팅에 의한 저항 증가 등의 소자 열화를 방지하는 효과가 있다.
Claims (6)
- 제1다결정실리콘층, 절연체층 및 제2다결정실리콘층을 포함하는 박막 트랜지스터를 제조하는 방법에 있어서,반도체 기판 상에 게이트산화막, 제1다결정실리콘층, 절연체층 및 제2다결정실리콘층을 순차 형성하는 단계; 및상기 제2다결정실리콘층 및 절연체층을 선택적으로 식각하되, 다결정실리콘층 식각속도에 대한 절연체층 식각속도의 비를 의미하는 식각선택비가 4.5 이상인 상태에서 식각하는 단계를 포함하는 박막 커패시터 제조 방법.
- 제 1 항에 있어서,상기 식각 단계에서는 CHF3, O2, 및 Ar 가스를 이용한 플라즈마에 의해 식각하는 박막 커패시터 제조 방법.
- 제 2 항에 있어서,상기 식각 단계에서 CHF3 가스의 유량은 30-70 sccm이고, 상기 O2 가스의 유량은 3-7 sccm이며, 상기 Ar 가스의 유량은 50-180 sccm인 박막 커패시터 제조 방법.
- 제 1 항에 있어서,상기 식각 단계에서 상기 식각이 이루어지는 챔버 내의 압력을 20-50 mTorr로 유지하는 박막 커패시터 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 플라즈마는 10-200 MHz의 주파수 및 125-450 W의 인가전력에 의해 발생되는 박막 커패시터 제조 방법.
- 제 1 항에 있어서,상기 절연체층은 제1산화막, 질화막 및 제2산화막으로 이루어지는 박막 커패시터 제조 방법.
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