JPS59121952A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59121952A JPS59121952A JP22863682A JP22863682A JPS59121952A JP S59121952 A JPS59121952 A JP S59121952A JP 22863682 A JP22863682 A JP 22863682A JP 22863682 A JP22863682 A JP 22863682A JP S59121952 A JPS59121952 A JP S59121952A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法に関する。特に、ソース
・ドレイン間に予期せざる電流導通路が形成され、電界
効果トランジスタ（以下、ＦＥＴという。）におけるゲ
ート機能を失わせる可能性が少なく、各素子間の分離が
確実に行われている半導体装置の製造方法に関する。
・ドレイン間に予期せざる電流導通路が形成され、電界
効果トランジスタ（以下、ＦＥＴという。）におけるゲ
ート機能を失わせる可能性が少なく、各素子間の分離が
確実に行われている半導体装置の製造方法に関する。
（２）技術の背景
シリコン（Ｓｉ）基板上に形成された半導体装置、特に
、ＦＥＴにあっては、素子の形成領域として必要な厚さ
、すなわち、動作層の厚さは極めて薄いので、動作層は
基板上にエピタキシャル成長されたシリコン（Ｓｉ）単
結晶層内に形成され、各素子間の分離は、いわゆる、チ
ャンネルカット方式％式％ しかし、素子分離効果のすぐれたＦｇＴの製造を可能に
するために、選択エピタキシャル成長法と呼ばれる手法
が開発され、使用されている。選択エピタキシャル成長
法とは、シリコン（Ｓｌ）基板上に形成された二酸化シ
リコン（Ｓｉ０２）よりなる絶縁層の素子形成領域に対
応する領域を除去して凹部を形成したのち、この凹部の
みに選択的にシリコン（Ｓｉ）エピタキシャル層を成長
させる手法であり、これによれば、二酸化シリコン（Ｓ
ｉ（Ｊｚ）よりなる絶縁物によって離隔され、互０番こ
絶縁されているシリコン（Ｓｉ ）単結晶領域、すなわ
ち、素子形成領域を形成することができる。
、ＦＥＴにあっては、素子の形成領域として必要な厚さ
、すなわち、動作層の厚さは極めて薄いので、動作層は
基板上にエピタキシャル成長されたシリコン（Ｓｉ）単
結晶層内に形成され、各素子間の分離は、いわゆる、チ
ャンネルカット方式％式％ しかし、素子分離効果のすぐれたＦｇＴの製造を可能に
するために、選択エピタキシャル成長法と呼ばれる手法
が開発され、使用されている。選択エピタキシャル成長
法とは、シリコン（Ｓｌ）基板上に形成された二酸化シ
リコン（Ｓｉ０２）よりなる絶縁層の素子形成領域に対
応する領域を除去して凹部を形成したのち、この凹部の
みに選択的にシリコン（Ｓｉ）エピタキシャル層を成長
させる手法であり、これによれば、二酸化シリコン（Ｓ
ｉ（Ｊｚ）よりなる絶縁物によって離隔され、互０番こ
絶縁されているシリコン（Ｓｉ ）単結晶領域、すなわ
ち、素子形成領域を形成することができる。
（３）従来技術と問題点
第１図に、従来技術において、上記の選択エピタキシャ
ル成長法を使用して、素子形成領域であるシリコン（Ｓ
ｉ ）エピタキシャル層３が形成されているシリコン（
Ｓｌ）基板１の断面図を示す。図において、２は二酸化
シリコン（ＳｉＯｚ）よりなる絶縁層であり、シリコン
（Ｓｉ）エピタキシャル層３は絶縁層２に設けられた凹
部に形成されて（、ｚる。
ル成長法を使用して、素子形成領域であるシリコン（Ｓ
ｉ ）エピタキシャル層３が形成されているシリコン（
Ｓｌ）基板１の断面図を示す。図において、２は二酸化
シリコン（ＳｉＯｚ）よりなる絶縁層であり、シリコン
（Ｓｉ）エピタキシャル層３は絶縁層２に設けられた凹
部に形成されて（、ｚる。
この構造を実現するためには、まず、基板１上に絶縁物
層２を形成したのち、通常のフオ） ＩＪソゲラフイー
法とドライエツチング法とを使用して絶縁物層２の所望
の領域を除去して凹部を形成し、この凹部に気相エビタ
牛シャル成長法等を使用してシリコン（Ｓｌ）エピタキ
シャル層３を形成するが、このシリコン（Ｓｉ）層３の
成長工程番こお０て、周囲の絶縁層２に接触する領域Ａ
（図にお０て、Ｘ印をもって示される領域）の結晶性が
悪化し、多数の欠陥を生じる可能性が少なくない。その
場合、シリコン（Ｓｉ）エピタキシャル層３に形成され
た素子には、素子形成領域の周辺を平面的に通過する導
通路がソース拳ドレイン間に形成され、この予期せざる
導通路を介してソース・ドレイン間が短絡して暗電流の
原因となり、あるいは、更に、隣接する素子間の分離が
不完全となる等の欠点が生ずることとなる。
層２を形成したのち、通常のフオ） ＩＪソゲラフイー
法とドライエツチング法とを使用して絶縁物層２の所望
の領域を除去して凹部を形成し、この凹部に気相エビタ
牛シャル成長法等を使用してシリコン（Ｓｌ）エピタキ
シャル層３を形成するが、このシリコン（Ｓｉ）層３の
成長工程番こお０て、周囲の絶縁層２に接触する領域Ａ
（図にお０て、Ｘ印をもって示される領域）の結晶性が
悪化し、多数の欠陥を生じる可能性が少なくない。その
場合、シリコン（Ｓｉ）エピタキシャル層３に形成され
た素子には、素子形成領域の周辺を平面的に通過する導
通路がソース拳ドレイン間に形成され、この予期せざる
導通路を介してソース・ドレイン間が短絡して暗電流の
原因となり、あるいは、更に、隣接する素子間の分離が
不完全となる等の欠点が生ずることとなる。
（４）発明の目的
本発明の目的は、この欠点を解消することにあり、選択
エピタキシャル成長法を使用して素子領域を形成する半
導体装置の製造方法において、ソース・ドレイン間の予
期せざる導通路の発生を防止し、又、各素子間の分離を
確実にする半導体装置の製造方法を提供することにある
。
エピタキシャル成長法を使用して素子領域を形成する半
導体装置の製造方法において、ソース・ドレイン間の予
期せざる導通路の発生を防止し、又、各素子間の分離を
確実にする半導体装置の製造方法を提供することにある
。
（５）発明の構成
本発明の目的は、シリコン単結晶基板上に二酸化シリコ
ン層を形成し、素子形成領域から前記二酸化シリコン層
を除去した後、該素子形成領域にシリコン単結晶層を形
成し、該シリコン単結晶層に素子を形成する半導体装置
の製造方法において、前記二酸化シリコン層を素子領域
から除去して該素子領域に凹部を形成した後、該凹部の
側壁に沿って周期律表のＩＶＡ、 ＶＡ族の物質の酸化
物層を形成し、前記凹部にシリコン単結晶層を形成した
後、湿式酸化法を使用して前記ＩＶＡ、 ＶＡ族周囲の
シリコンを酸化する工程を含むことにより達成される。
ン層を形成し、素子形成領域から前記二酸化シリコン層
を除去した後、該素子形成領域にシリコン単結晶層を形
成し、該シリコン単結晶層に素子を形成する半導体装置
の製造方法において、前記二酸化シリコン層を素子領域
から除去して該素子領域に凹部を形成した後、該凹部の
側壁に沿って周期律表のＩＶＡ、 ＶＡ族の物質の酸化
物層を形成し、前記凹部にシリコン単結晶層を形成した
後、湿式酸化法を使用して前記ＩＶＡ、 ＶＡ族周囲の
シリコンを酸化する工程を含むことにより達成される。
シリコン（Ｓｉ）基板上に形成された二酸化シリコン（
Ｓｉ（Ｊｚ）は、言うまでもな（シリコン（Ｓｌ）基板
と同じ結晶構造ではないので、素子が形成されることと
なるシリコン（Ｓｉ）エピタキシャル層の成長時に、こ
れと接触する領域に欠陥が発生することは避は難い。し
かし、この欠陥の生じた領域を、例えば、絶縁物等に変
化させることによって欠陥を消滅させることが可能であ
れば、上記の欠点を解消しつるはずである。
Ｓｉ（Ｊｚ）は、言うまでもな（シリコン（Ｓｌ）基板
と同じ結晶構造ではないので、素子が形成されることと
なるシリコン（Ｓｉ）エピタキシャル層の成長時に、こ
れと接触する領域に欠陥が発生することは避は難い。し
かし、この欠陥の生じた領域を、例えば、絶縁物等に変
化させることによって欠陥を消滅させることが可能であ
れば、上記の欠点を解消しつるはずである。
一方、周期律表の■Ａ族、又は、ＶＡ族に属する物質の
酸化物よりなる層は、水蒸気を含む雰囲気（以下、Ｗｅ
ｔ ０２雰囲気という。）中でなす酸化工程において、
良好な酸化種の導入路として機能するため、この性質を
利用して直接酸化性雰囲気に接触していない領域をも酸
化することができるという事実はすでに知られている。
酸化物よりなる層は、水蒸気を含む雰囲気（以下、Ｗｅ
ｔ ０２雰囲気という。）中でなす酸化工程において、
良好な酸化種の導入路として機能するため、この性質を
利用して直接酸化性雰囲気に接触していない領域をも酸
化することができるという事実はすでに知られている。
例えば、酸化タンタル（Ｔａ２０５）よりなる酸化性雰
囲気と接触する領域の幅が５００ （Ａ）程度である層
の場合、Ｗｅｔ（Ｊ２雰囲気中、１．０００ （℃）
程度において、酸化種はこの層中に数〔μ＋ｎ）程度
の深さに拡散する。
囲気と接触する領域の幅が５００ （Ａ）程度である層
の場合、Ｗｅｔ（Ｊ２雰囲気中、１．０００ （℃）
程度において、酸化種はこの層中に数〔μ＋ｎ）程度
の深さに拡散する。
本光明はこの現象を利用したものであり、シリ：Ｊ ７
（Ｓｔ） Ｍｋ上の二酸化シリコン（Ｓｉ０２） Ｊ
ｄニ設けられた凹部の側部に、例えば、酸化タンタル（
Ｔａ２０５）、酸化チタ７ （Ｔｉ（Ｊｚ） 、酸化バ
ナジウム（Ｖ２Ｏ５）等よりなる層を形成したのち、上
記の凹部にシリコン（Ｓｌ）エピタキシャル層を成長さ
せて、Ｗｅｔ０２雰囲気中において酸化することとした
ものである。この工程によれば、上記の酸化工程におい
て、酸化タンタル（Ｔａ２Ｕ５）層等が酸化種の尋人路
となってシリコン（Ｓｉ）エピタキシャル層の酸化タン
タル（Ｔａ ２０５ ）等と接触する領域、すなわち、
成長工程において欠陥の発生してぃた領域が酸化されて
二酸化シリコン（Ｓｉ（Ｊ２）に変化することにより、
上記の欠陥は消滅し、高品質の素子形成領域が実現され
ることが確認された。
（Ｓｔ） Ｍｋ上の二酸化シリコン（Ｓｉ０２） Ｊ
ｄニ設けられた凹部の側部に、例えば、酸化タンタル（
Ｔａ２０５）、酸化チタ７ （Ｔｉ（Ｊｚ） 、酸化バ
ナジウム（Ｖ２Ｏ５）等よりなる層を形成したのち、上
記の凹部にシリコン（Ｓｌ）エピタキシャル層を成長さ
せて、Ｗｅｔ０２雰囲気中において酸化することとした
ものである。この工程によれば、上記の酸化工程におい
て、酸化タンタル（Ｔａ２Ｕ５）層等が酸化種の尋人路
となってシリコン（Ｓｉ）エピタキシャル層の酸化タン
タル（Ｔａ ２０５ ）等と接触する領域、すなわち、
成長工程において欠陥の発生してぃた領域が酸化されて
二酸化シリコン（Ｓｉ（Ｊ２）に変化することにより、
上記の欠陥は消滅し、高品質の素子形成領域が実現され
ることが確認された。
なお、上記の構成において、シリコン（Ｓｉ） 基板上
の二酸化シリコン（ＳｉＯｚ）層に設けられた凹部の側
部にＩＶＡ族、又は、ＶＡ族の物質の酸化物よりなる層
を形成する方法としては、まず、バイアススパッタ法を
使用して凹部の側部のみにＩＶ Ａ族、又は、ＶＡ族の
物質よりなる層を形成し、次にこれを熱酸化することに
より目的の酸化物層とすることが現実的である。
の二酸化シリコン（ＳｉＯｚ）層に設けられた凹部の側
部にＩＶＡ族、又は、ＶＡ族の物質の酸化物よりなる層
を形成する方法としては、まず、バイアススパッタ法を
使用して凹部の側部のみにＩＶ Ａ族、又は、ＶＡ族の
物質よりなる層を形成し、次にこれを熱酸化することに
より目的の酸化物層とすることが現実的である。
（６）発明の実施例
以下図面を参照しつつ、本発明の一実施例に係る半導体
装置の製造方法について説明し、本発明の構成と特有の
効果とを明らかにする。
装置の製造方法について説明し、本発明の構成と特有の
効果とを明らかにする。
＄２図参照
シリ＝＋ン（Ｓｉ）基板１１をＷｅｔＵ２雰囲気中、９
５０〜１．０００ Ｃ℃）程度において酸化することに
より、厚さ１ 〔μ＋ｎ）程度の二酸化シリコン（Ｓｉ
（Ｊ２） ｉ１２を形成する。
５０〜１．０００ Ｃ℃）程度において酸化することに
より、厚さ１ 〔μ＋ｎ）程度の二酸化シリコン（Ｓｉ
（Ｊ２） ｉ１２を形成する。
第３図参照
通常のフォトリソグラフィー法を使用して、エツチング
用レジストマスク（図示せず）を形成したのち、このマ
スクを使用して二酸化シリ コ ン（ＳｉＯ２）層１２
のエツチングを行い凹部１２′を設ける。このエツチン
グ工程には、凹部１２′の側面を垂直になすために、三
フッ化メタン（ＣＨＩ”ａ）を反応性ガスとしてなすり
アクティブスパツタエ・ソチング法を開用することが望
ましい。
用レジストマスク（図示せず）を形成したのち、このマ
スクを使用して二酸化シリ コ ン（ＳｉＯ２）層１２
のエツチングを行い凹部１２′を設ける。このエツチン
グ工程には、凹部１２′の側面を垂直になすために、三
フッ化メタン（ＣＨＩ”ａ）を反応性ガスとしてなすり
アクティブスパツタエ・ソチング法を開用することが望
ましい。
なお、このエツチング法は二酸化シリコン（Ｓｉ（Ｊ２
）（Ｄミの選択エツチングであるため基板１１（ま全く
エッチされず、凹部１２′の底部には基１ｔ１１が露出
した状態となる。
）（Ｄミの選択エツチングであるため基板１１（ま全く
エッチされず、凹部１２′の底部には基１ｔ１１が露出
した状態となる。
第４図参照
レジストマスク（図示せず）を除去した後、ノくイアス
スバッタ法を使用してタンタル（Ｔａ）よりなる層１４
を形成する。この工程において、タンタル（Ｔａ）は凹
部１２′の側部には比較的厚く形成されて４００（Ａ）
程度の厚さとなるが、四部１２ の底部、すなわち、シ
リコン（Ｓｌ）基板１１上、及び、二酸化シリコン（Ｓ
ｉＵｚ ）層１２上には非常に薄く形成され厚さは１
００ （Ａ）程度となる。
スバッタ法を使用してタンタル（Ｔａ）よりなる層１４
を形成する。この工程において、タンタル（Ｔａ）は凹
部１２′の側部には比較的厚く形成されて４００（Ａ）
程度の厚さとなるが、四部１２ の底部、すなわち、シ
リコン（Ｓｌ）基板１１上、及び、二酸化シリコン（Ｓ
ｉＵｚ ）層１２上には非常に薄く形成され厚さは１
００ （Ａ）程度となる。
第５図参照
続いて５００〔℃〕径程度おいて、通常の熱酸化をなす
ことにより、上記のタンタル（Ｔａ ）層１４を酸化し
、酸化タンタル（Ｔａ２０５）層１５となす。この酸化
タンタル（ＴａｚＯｓ） Ｉ’５１５は凹部１２ の
側部において９００ＣＡ）程度の厚さとなる。
ことにより、上記のタンタル（Ｔａ ）層１４を酸化し
、酸化タンタル（Ｔａ２０５）層１５となす。この酸化
タンタル（ＴａｚＯｓ） Ｉ’５１５は凹部１２ の
側部において９００ＣＡ）程度の厚さとなる。
なお、この工程においては、凹部１２′の底部の基板ｌ
ｌ上には酸化膜がほとんど生成されない。
ｌ上には酸化膜がほとんど生成されない。
第６図参照
酸化タンタル（Ｔａ２０ｓ）薄層１５から不必要な領域
、すなわち、二酸化シリコン（Ｓｉ０２）層１２上の領
域を除去する。この工程は、三フッ化メタン（ＣＨＦ
３ ）等を用いてなすドライエツチング法を使用して実
行することができる。この工程においては、凹部１２′
の側面の酸化タンタル（Ｔａ ｚ Ｕｓ ）はエッチさ
れずに残る。更に、１．０００ （’Ｃ）程度の温度を
もって水素（Ｈ２）ガスによる還元を行い、凹部１２′
の底部に形成された自然酸化による二酸化シリコン（Ｓ
ｉ（Ｊ２）薄層（〜２０〔穴〕）を除去する。
、すなわち、二酸化シリコン（Ｓｉ０２）層１２上の領
域を除去する。この工程は、三フッ化メタン（ＣＨＦ
３ ）等を用いてなすドライエツチング法を使用して実
行することができる。この工程においては、凹部１２′
の側面の酸化タンタル（Ｔａ ｚ Ｕｓ ）はエッチさ
れずに残る。更に、１．０００ （’Ｃ）程度の温度を
もって水素（Ｈ２）ガスによる還元を行い、凹部１２′
の底部に形成された自然酸化による二酸化シリコン（Ｓ
ｉ（Ｊ２）薄層（〜２０〔穴〕）を除去する。
第７図参照
上記の工程終了後、三塩化シラン（Ｓ ｉＨｃ ｌ ３
）と水素ａ（２）との混合ガスを使用し、１．０００
（’Ｃ）程度の温度をもってなす化学的気相エピタキ
シャル成長法を使用して、凹部１２’に素子形成領域と
なるシリコン（Ｓｉ）エピタキシャル層１３を形成する
。この工程によれば、二酸化シリコン（Ｓｉ０２）層１
２上には成長は行われず、凹部１２′のみの選択エピタ
キシャル成長が可能となる。
）と水素ａ（２）との混合ガスを使用し、１．０００
（’Ｃ）程度の温度をもってなす化学的気相エピタキ
シャル成長法を使用して、凹部１２’に素子形成領域と
なるシリコン（Ｓｉ）エピタキシャル層１３を形成する
。この工程によれば、二酸化シリコン（Ｓｉ０２）層１
２上には成長は行われず、凹部１２′のみの選択エピタ
キシャル成長が可能となる。
なお、この工程において、シリコン（Ｓｉ）エピタキシ
ャル層１３の酸化タンタル（Ｔａ２０ｓ） ｆｍに接触
する領域Ｂには、図にΔ印をもって示される如き欠陥が
先生するが、この欠陥は次工程において消滅するので全
（問題はない。
ャル層１３の酸化タンタル（Ｔａ２０ｓ） ｆｍに接触
する領域Ｂには、図にΔ印をもって示される如き欠陥が
先生するが、この欠陥は次工程において消滅するので全
（問題はない。
第８図参照
続いて、本発明の要旨である、酸化タンタル（Ｔａ ２
０ｓ ）層１５を酸化種の導入路として利用した酸化工
程を実行する。この工程は、ｗｅ ｔ ０２雰囲気中で
１．０００ （”Ｃ）程度の温度をもって実行可能であ
り、酸化タンタル（Ｔａ２０５ ）層１５が酸化種の尋
人路となって、これと接触する周囲の領域までが酸化さ
れ、二酸化シリコン（Ｓｉ０２）よりなる絶縁物領域１
６．１６′が形成される。このとき、領域１６は、前工
程、すなわち、シリコン（Ｓｌ）のエピタキシャル成長
工程において、欠陥の形成された領域であるが、この領
域が酸化され、二酸化シリコン（ＳｉＯ２）に変化した
ことにより、欠陥領域が消滅し、無欠陥で品質の高いシ
リコン（Ｓｉ）層のみが残ることとなる。
０ｓ ）層１５を酸化種の導入路として利用した酸化工
程を実行する。この工程は、ｗｅ ｔ ０２雰囲気中で
１．０００ （”Ｃ）程度の温度をもって実行可能であ
り、酸化タンタル（Ｔａ２０５ ）層１５が酸化種の尋
人路となって、これと接触する周囲の領域までが酸化さ
れ、二酸化シリコン（Ｓｉ０２）よりなる絶縁物領域１
６．１６′が形成される。このとき、領域１６は、前工
程、すなわち、シリコン（Ｓｌ）のエピタキシャル成長
工程において、欠陥の形成された領域であるが、この領
域が酸化され、二酸化シリコン（ＳｉＯ２）に変化した
ことにより、欠陥領域が消滅し、無欠陥で品質の高いシ
リコン（Ｓｉ）層のみが残ることとなる。
なお、シリコン（Ｓｌ）エピタキシャル層１３上に形成
された絶縁物領域１６′は、不要な領域であるため、エ
ツチング法を使用して除去すればよい。
された絶縁物領域１６′は、不要な領域であるため、エ
ツチング法を使用して除去すればよい。
更ニ、欠陥のないシリコン（Ｓｉ）エピタキシャル層１
３に通常の方法を使用して素子を形成することにより半
導体装置を完成する。
３に通常の方法を使用して素子を形成することにより半
導体装置を完成する。
以上の工程によれば、従来技術において問題となってい
た欠陥、ずなわち、二醒化シリコン（Ｓｉ０２）層とシ
リコン（Ｓｉ）エピタキシャル層との接触面に沿って蛇
生する欠陥を消滅することが可能であるため、この欠陥
に起因して発生していたソース＠ドレイン間の短絡や、
隣接する素子間の不完全な絶縁が有効に防止され、素子
の特性向上に有効に寄与することが確認された。
た欠陥、ずなわち、二醒化シリコン（Ｓｉ０２）層とシ
リコン（Ｓｉ）エピタキシャル層との接触面に沿って蛇
生する欠陥を消滅することが可能であるため、この欠陥
に起因して発生していたソース＠ドレイン間の短絡や、
隣接する素子間の不完全な絶縁が有効に防止され、素子
の特性向上に有効に寄与することが確認された。
（７）発明の詳細
な説明せるとおり、本発明によれば、選択エピタキシャ
ル成長法を使用して素子領域を形成する半導体装置の製
造方法において、ソースΦドレイン間の予期せざる導通
路の発生を防止し、又、各素子間の分派を確実にする半
導体装置の製造方法を提供することができる。
ル成長法を使用して素子領域を形成する半導体装置の製
造方法において、ソースΦドレイン間の予期せざる導通
路の発生を防止し、又、各素子間の分派を確実にする半
導体装置の製造方法を提供することができる。
第１図は、従来技術において、選択エピタキシャル成長
法を使用して素子形成領域であるシリコン（Ｓｉ）エピ
タキシャル層が形成されているシリコン（Ｓｌ）基板の
断面図であり、第２図乃至第８図は、本発明の要旨であ
る素子領域形成工程における各主要工程完了後の基板断
面図である。 １．１１・・・・・・シリコン（Ｓｉ）基板、２．１２
．１６・・・絶縁層（ＳｉＯ２） 、１２’・・・・・
・絶縁層１２に設けられた凹部、３．１３・・・・・・
素子形成領域となるシリコン（Ｓｉ）エピタキシャル層
、１４・・・・・・タンタル（Ｔａ） 層、１５・・・
・・・酸化タンタル（Ｔａ２０ｓ）層、１６・・・・・
・酸化タンタル（Ｔａ２０ｓ）層１５を酸化種の導入路
として利用した湿式酸化工程により、酸化されて二酸化
シリコン（Ｓｉ（Ｊ２）となっり領域、Ａ、 Ｂ 、、
、、、、シリコン（８ｉ）エピタキシャル層の欠陥領域
。 兜５図 莞６図
法を使用して素子形成領域であるシリコン（Ｓｉ）エピ
タキシャル層が形成されているシリコン（Ｓｌ）基板の
断面図であり、第２図乃至第８図は、本発明の要旨であ
る素子領域形成工程における各主要工程完了後の基板断
面図である。 １．１１・・・・・・シリコン（Ｓｉ）基板、２．１２
．１６・・・絶縁層（ＳｉＯ２） 、１２’・・・・・
・絶縁層１２に設けられた凹部、３．１３・・・・・・
素子形成領域となるシリコン（Ｓｉ）エピタキシャル層
、１４・・・・・・タンタル（Ｔａ） 層、１５・・・
・・・酸化タンタル（Ｔａ２０ｓ）層、１６・・・・・
・酸化タンタル（Ｔａ２０ｓ）層１５を酸化種の導入路
として利用した湿式酸化工程により、酸化されて二酸化
シリコン（Ｓｉ（Ｊ２）となっり領域、Ａ、 Ｂ 、、
、、、、シリコン（８ｉ）エピタキシャル層の欠陥領域
。 兜５図 莞６図
Claims (1)
- シリコン単結晶基板上に二酸化シリコン層を形成し、素
子形成領域から前記二酸化シリコン層を除去した後、該
素子形成領域にシリコン単結晶層を形成し、該シリコン
単結晶層に素子を形成する半導体装置の製造方法におい
て、前記二酸化シリコン層を素子領域から除去して該素
子領域に凹部を形成した後、該凹部の側壁に沿って周期
律表のＩＶＡ、ＶＡ族の物質の酸化物層を形成し、前記
凹部にシリコン単結晶層を形成した後、湿式酸化法を使
用して前記ＩＶＡ、ＶＡ族酪酸化物周囲シリコンを酸化
する工程を有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22863682A JPS59121952A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22863682A JPS59121952A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59121952A true JPS59121952A (ja) | 1984-07-14 |
Family
ID=16879443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22863682A Pending JPS59121952A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121952A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117043A (ja) * | 1987-10-23 | 1989-05-09 | Internatl Business Mach Corp <Ibm> | 基板中にエピタキシヤル・シリコン成長層を形成する方法 |
| US4886763A (en) * | 1987-08-21 | 1989-12-12 | Oki Electric Industry Co., Ltd. | Device isolation by etching trench in dielectric on substrate and epitaxially filling the trench |
-
1982
- 1982-12-28 JP JP22863682A patent/JPS59121952A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4886763A (en) * | 1987-08-21 | 1989-12-12 | Oki Electric Industry Co., Ltd. | Device isolation by etching trench in dielectric on substrate and epitaxially filling the trench |
| JPH01117043A (ja) * | 1987-10-23 | 1989-05-09 | Internatl Business Mach Corp <Ibm> | 基板中にエピタキシヤル・シリコン成長層を形成する方法 |
| JPH0582058B2 (ja) * | 1987-10-23 | 1993-11-17 | Ibm |
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