JP3345163B2 - Ｆｅｔのゲート駆動回路 - Google Patents
Ｆｅｔのゲート駆動回路Info
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- JP3345163B2 JP3345163B2 JP09053194A JP9053194A JP3345163B2 JP 3345163 B2 JP3345163 B2 JP 3345163B2 JP 09053194 A JP09053194 A JP 09053194A JP 9053194 A JP9053194 A JP 9053194A JP 3345163 B2 JP3345163 B2 JP 3345163B2
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Description
【０００１】
【産業上の利用分野】この発明はＦＥＴのゲート駆動回
路，特に大電力スイッチング用のＦＥＴのゲート駆動回
路に関する。
路，特に大電力スイッチング用のＦＥＴのゲート駆動回
路に関する。
【０００２】
【従来技術】ＦＥＴは本質的に電圧駆動型の素子であっ
て，ゲートには電流を流す必要はない。しかしながらゲ
ート・ソース間の等価静電容量Ｃgsがかなりの値として
存在するため，オンさせるためには充電電流を流し，オ
フするときには充電電荷を放電させる必要がある。特に
大電力を高速度にスイッチングさせるためにはゲート駆
動回路として大電流を充放電させる回路を設けならけれ
ばならない。また，ＦＥＴがオフしているときには，外
来ノイズ電圧による誤導通を避けるためにゲート・ソー
ス間を短絡するなどの必要がある。
て，ゲートには電流を流す必要はない。しかしながらゲ
ート・ソース間の等価静電容量Ｃgsがかなりの値として
存在するため，オンさせるためには充電電流を流し，オ
フするときには充電電荷を放電させる必要がある。特に
大電力を高速度にスイッチングさせるためにはゲート駆
動回路として大電流を充放電させる回路を設けならけれ
ばならない。また，ＦＥＴがオフしているときには，外
来ノイズ電圧による誤導通を避けるためにゲート・ソー
ス間を短絡するなどの必要がある。
【０００３】従来はこの種のゲート駆動回路としては，
例えば特開昭58-136137 号（特公平3-11576 号）または
特開昭55-1756 号（特公昭59-172号）等に開示されてい
る回路がある。その回路は図４に示すように駆動用の変
圧器３の２次側にダイオード７を介してＦＥＴ29のゲー
トを駆動してオンさせ，駆動用の変圧器３の発生電圧の
極性が反対になったときはこのダイオード７でゲート電
圧を与えないようにする。そしてＦＥＴ29のゲート・ソ
ース間の蓄積電荷は，これら電極間に接続された補助ト
ランジスタ12のコレクタ・エミッタをオンさせることに
よって放電させる。この補助トランジスタ12のベース電
流については，ＦＥＴ29のゲート・ソース間の等価静電
容量Ｃgsの蓄積電荷自身によって与えられる。ゲート・
ソース間電圧Ｖgsの変化を図５(a) に示すように，この
等価静電容量Ｃgsの充電電圧が下がってくると放電速度
が緩慢になるとともに，ついには補助トランジスタ12は
オフしてしまう。したがって外来ノイズ電圧がＦＥＴ29
のゲート・ソース間に印加されると誤導通するおそれが
ある。
例えば特開昭58-136137 号（特公平3-11576 号）または
特開昭55-1756 号（特公昭59-172号）等に開示されてい
る回路がある。その回路は図４に示すように駆動用の変
圧器３の２次側にダイオード７を介してＦＥＴ29のゲー
トを駆動してオンさせ，駆動用の変圧器３の発生電圧の
極性が反対になったときはこのダイオード７でゲート電
圧を与えないようにする。そしてＦＥＴ29のゲート・ソ
ース間の蓄積電荷は，これら電極間に接続された補助ト
ランジスタ12のコレクタ・エミッタをオンさせることに
よって放電させる。この補助トランジスタ12のベース電
流については，ＦＥＴ29のゲート・ソース間の等価静電
容量Ｃgsの蓄積電荷自身によって与えられる。ゲート・
ソース間電圧Ｖgsの変化を図５(a) に示すように，この
等価静電容量Ｃgsの充電電圧が下がってくると放電速度
が緩慢になるとともに，ついには補助トランジスタ12は
オフしてしまう。したがって外来ノイズ電圧がＦＥＴ29
のゲート・ソース間に印加されると誤導通するおそれが
ある。
【０００４】あるいは他の従来技術として特開昭63-670
14号に開示されている回路がある。その回路は駆動用の
変圧器の１次巻線にスイッチ素子を直列接続し，このス
イッチ素子の開閉により２次巻線に生ずるパルス電圧で
ＦＥＴを駆動する回路であって，変圧器に第３の巻線を
設けておき，スイッチ素子のオンからオフへ移行する際
に，この第３の巻線に誘起される逆誘起電圧をＦＥＴの
ゲート・ソース間逆バイアスエネルギーとして利用する
ものである。逆バイアスを与えるのでＦＥＴをより高速
度にオフできる効果がある。しかしこの回路はゲート・
ソース間電圧Ｖgsの変化を図５(b) に示すように，駆動
用の変圧器のリセット電流を利用しているため，パルス
幅が狭くなると逆バイアスエネルギーも小さくなる欠点
が内在している。
14号に開示されている回路がある。その回路は駆動用の
変圧器の１次巻線にスイッチ素子を直列接続し，このス
イッチ素子の開閉により２次巻線に生ずるパルス電圧で
ＦＥＴを駆動する回路であって，変圧器に第３の巻線を
設けておき，スイッチ素子のオンからオフへ移行する際
に，この第３の巻線に誘起される逆誘起電圧をＦＥＴの
ゲート・ソース間逆バイアスエネルギーとして利用する
ものである。逆バイアスを与えるのでＦＥＴをより高速
度にオフできる効果がある。しかしこの回路はゲート・
ソース間電圧Ｖgsの変化を図５(b) に示すように，駆動
用の変圧器のリセット電流を利用しているため，パルス
幅が狭くなると逆バイアスエネルギーも小さくなる欠点
が内在している。
【０００５】このように従来のＦＥＴ駆動回路は，大電
力スイッチングでオフさせる際にゲート・ソース間の蓄
積電荷を放電させる動作と，オフ期間中に外来ノイズ電
圧により誤導通を防止する動作についてはかならずしも
充分ではなかった。
力スイッチングでオフさせる際にゲート・ソース間の蓄
積電荷を放電させる動作と，オフ期間中に外来ノイズ電
圧により誤導通を防止する動作についてはかならずしも
充分ではなかった。
【０００６】
【発明が解決しようとする課題】本発明は，このように
ゲート入力容量の大きな単体または複数のＦＥＴを高速
度にオンオフ駆動することのできるゲート駆動回路を得
ることを課題とする。
ゲート入力容量の大きな単体または複数のＦＥＴを高速
度にオンオフ駆動することのできるゲート駆動回路を得
ることを課題とする。
【０００７】
【課題を解決するための手段】この課題を解決するた
め，本発明では以下の手段を提案するものである。すな
わち，正負両極性の電圧を発生する駆動信号源を受けて
ＦＥＴのゲート・ソース間を駆動する回路であって，前
記駆動信号源とこのゲート・ソース間を結ぶ線路には順
次に：この線路の少なくとも一方に直列に接続されたダ
イオードと；この線路の逆方向極性電流を短絡する第２
のＦＥＴ回路と；この線路に直列接続された第３のＦＥ
Ｔ回路であって前記駆動信号源が正極性のときに導通さ
せるバイアス回路を備えてなる第３のＦＥＴ回路と；こ
の第３のＦＥＴ回路に並列接続された逆バイアス回路で
あって，互いに直列接続されたコンデンサと第４のＦＥ
Ｔ回路からなり，このコンデンサについては前記ＦＥＴ
のゲート・ソース間等価静電容量の値より充分大きい静
電容量を有するとともにこのコンデンサを充電する充電
回路を備え，第４のＦＥＴ回路については前記駆動信号
源の負極性のときに導通させるバイアス回路を備えてな
る逆バイアス回路とを接続してなるＦＥＴのゲート駆動
回路。
め，本発明では以下の手段を提案するものである。すな
わち，正負両極性の電圧を発生する駆動信号源を受けて
ＦＥＴのゲート・ソース間を駆動する回路であって，前
記駆動信号源とこのゲート・ソース間を結ぶ線路には順
次に：この線路の少なくとも一方に直列に接続されたダ
イオードと；この線路の逆方向極性電流を短絡する第２
のＦＥＴ回路と；この線路に直列接続された第３のＦＥ
Ｔ回路であって前記駆動信号源が正極性のときに導通さ
せるバイアス回路を備えてなる第３のＦＥＴ回路と；こ
の第３のＦＥＴ回路に並列接続された逆バイアス回路で
あって，互いに直列接続されたコンデンサと第４のＦＥ
Ｔ回路からなり，このコンデンサについては前記ＦＥＴ
のゲート・ソース間等価静電容量の値より充分大きい静
電容量を有するとともにこのコンデンサを充電する充電
回路を備え，第４のＦＥＴ回路については前記駆動信号
源の負極性のときに導通させるバイアス回路を備えてな
る逆バイアス回路とを接続してなるＦＥＴのゲート駆動
回路。
【０００８】
【実施例】図１は本発明に係るＦＥＴのゲート駆動回路
の一実施例を示す。図において１は駆動信号源，３は駆
動用変圧器，５はダイオード，７は抵抗器，９はダイオ
ード，11は抵抗器，13，15はＮ型のＦＥＴ，17はＰ型の
ＦＥＴ，19はコンデンサ，21はダイオード，23は絶縁変
圧器，25は高周波源，29はＦＥＴである。
の一実施例を示す。図において１は駆動信号源，３は駆
動用変圧器，５はダイオード，７は抵抗器，９はダイオ
ード，11は抵抗器，13，15はＮ型のＦＥＴ，17はＰ型の
ＦＥＴ，19はコンデンサ，21はダイオード，23は絶縁変
圧器，25は高周波源，29はＦＥＴである。
【０００９】まずコンデンサ19には高周波源25から絶縁
変圧器23とダイオード21を介して直流電圧が充電されて
いる。このコンデンサ19の充電電圧はＦＥＴ29の逆バイ
アスとして必要な動作区間においてはＦＥＴ29のゲート
・ソース間に印加される。
変圧器23とダイオード21を介して直流電圧が充電されて
いる。このコンデンサ19の充電電圧はＦＥＴ29の逆バイ
アスとして必要な動作区間においてはＦＥＴ29のゲート
・ソース間に印加される。
【００１０】駆動信号源１の極性が駆動用変圧器３の黒
点印側が正のときは，駆動用変圧器３の２次巻線に生ず
る電圧はダイオード５，９のいずれをも順方向バイアス
する。このときＰ型のＦＥＴ17はオフして逆バイアス用
のコンデンサ19の電圧は切り離される。またＮ型のＦＥ
Ｔ15はオンするが，それによりＦＥＴ13はそのゲート・
ソース間が短絡されてオフする。したがってこのときの
等価回路は図２(a) に示す単純な形となり，ＦＥＴ29は
ゲートに正，ソースに負の極性の電圧が印加されてオン
する。
点印側が正のときは，駆動用変圧器３の２次巻線に生ず
る電圧はダイオード５，９のいずれをも順方向バイアス
する。このときＰ型のＦＥＴ17はオフして逆バイアス用
のコンデンサ19の電圧は切り離される。またＮ型のＦＥ
Ｔ15はオンするが，それによりＦＥＴ13はそのゲート・
ソース間が短絡されてオフする。したがってこのときの
等価回路は図２(a) に示す単純な形となり，ＦＥＴ29は
ゲートに正，ソースに負の極性の電圧が印加されてオン
する。
【００１１】一旦ＦＥＴ29のゲート・ソース間に電圧が
印加されると，ゲート・ソース間静電容量Ｃgsにはその
電圧に対応した電荷が充電される。したがってＦＥＴ29
をオフさせるには，ゲート・ソース間静電容量Ｃgsに蓄
えられたエネルギーを放電させなければならない。次に
その動作について説明する。
印加されると，ゲート・ソース間静電容量Ｃgsにはその
電圧に対応した電荷が充電される。したがってＦＥＴ29
をオフさせるには，ゲート・ソース間静電容量Ｃgsに蓄
えられたエネルギーを放電させなければならない。次に
その動作について説明する。
【００１２】駆動信号源１の極性が駆動用変圧器３の黒
点印側が負のときは，駆動用変圧器３の２次巻線に生ず
る電圧はダイオード５，９いずれも逆方向バイアスさせ
る。このときＰ型のＦＥＴ17はオンして逆バイアス用の
コンデンサ19の電圧の一端はＦＥＴ29のソースに接続さ
れる。またＮ型のＦＥＴ15はオフするが，それによりＦ
ＥＴ13はそのゲート・ソース間はコンデンサ19の電圧が
印加されてオンする。したがってこのときの等価回路は
図２(b) に示す形となり，ＦＥＴ29はソースに正，ゲー
トに負の極性の逆バイアス電圧が印加され，極めて高速
度にＦＥＴ29のゲート・ソース間の充電電荷は消滅して
オフする。
点印側が負のときは，駆動用変圧器３の２次巻線に生ず
る電圧はダイオード５，９いずれも逆方向バイアスさせ
る。このときＰ型のＦＥＴ17はオンして逆バイアス用の
コンデンサ19の電圧の一端はＦＥＴ29のソースに接続さ
れる。またＮ型のＦＥＴ15はオフするが，それによりＦ
ＥＴ13はそのゲート・ソース間はコンデンサ19の電圧が
印加されてオンする。したがってこのときの等価回路は
図２(b) に示す形となり，ＦＥＴ29はソースに正，ゲー
トに負の極性の逆バイアス電圧が印加され，極めて高速
度にＦＥＴ29のゲート・ソース間の充電電荷は消滅して
オフする。
【００１３】次にふたたび駆動信号源１の極性が駆動用
変圧器３の黒点印側が正になると，駆動用変圧器３の２
次巻線に生ずる電圧はダイオード５，９いずれも正方向
バイアスさせる。このときＰ型のＦＥＴ17はオフして逆
バイアス用のコンデンサ19の一端は切り離される。また
Ｎ型のＦＥＴ15はオンすると共にＦＥＴ13はそのゲート
・ソース間が短絡されてオフする。したがってこのとき
の等価回路は図２(c)に示す形となる。ＦＥＴ29はソー
スには正，ゲートに負の極性の逆バイアス電圧が充電さ
れて残留しているが，ＦＥＴ13のいわゆるボディダイオ
ードを通じて充電電荷は消滅する。その後ＦＥＴ29は図
２(a) に示すようなオン状態に移行する。
変圧器３の黒点印側が正になると，駆動用変圧器３の２
次巻線に生ずる電圧はダイオード５，９いずれも正方向
バイアスさせる。このときＰ型のＦＥＴ17はオフして逆
バイアス用のコンデンサ19の一端は切り離される。また
Ｎ型のＦＥＴ15はオンすると共にＦＥＴ13はそのゲート
・ソース間が短絡されてオフする。したがってこのとき
の等価回路は図２(c)に示す形となる。ＦＥＴ29はソー
スには正，ゲートに負の極性の逆バイアス電圧が充電さ
れて残留しているが，ＦＥＴ13のいわゆるボディダイオ
ードを通じて充電電荷は消滅する。その後ＦＥＴ29は図
２(a) に示すようなオン状態に移行する。
【００１４】なおオフ区間ではＦＥＴ29のゲート・ソー
ス間にはコンデンサ19が接続された形となるので，ＦＥ
Ｔ29のドレイン・ソース間に急速な立ち上がりの電圧が
印加されてドレイン・ゲート間静電容量を通じてノイズ
電圧が誘導された場合においても，上記のコンデンサ19
がバイパス作用をして誤導通を防止する。
ス間にはコンデンサ19が接続された形となるので，ＦＥ
Ｔ29のドレイン・ソース間に急速な立ち上がりの電圧が
印加されてドレイン・ゲート間静電容量を通じてノイズ
電圧が誘導された場合においても，上記のコンデンサ19
がバイパス作用をして誤導通を防止する。
【００１５】逆バイアスの動作のために必要なコンデン
サ19の静電容量については，ＦＥＴ29のゲート・ソース
間静電容量Ｃgsより充分大きい値が望ましい。例えばＣ
gs＝0.01μF であれば，Ｃ13＝1 μF とする。
サ19の静電容量については，ＦＥＴ29のゲート・ソース
間静電容量Ｃgsより充分大きい値が望ましい。例えばＣ
gs＝0.01μF であれば，Ｃ13＝1 μF とする。
【００１６】
【発明の効果】本発明は以上述べたような特徴を有する
ので，ＦＥＴのゲート容量が大きい場合でも，高速度に
スイッチングさせることができる。そしてオフ時に外来
ノイズ電圧に対しても確実に逆バイアス電圧を印加する
ことによりＦＥＴの誤導通を防ぐことができる。図５に
示す従来方式におけるノイズマージンと，図３に示す本
発明におけるノイズマージンとを比較すると，ノイズマ
ージンが大きく改善されたことが理解できる。したがっ
て，インバータ・コンバータの効率を高め，信頼性を向
上することができる。なお本発明はＦＥＴに限らずＩＧ
ＢＴ等の電圧駆動型スイッチング素子にも適用できる。
ので，ＦＥＴのゲート容量が大きい場合でも，高速度に
スイッチングさせることができる。そしてオフ時に外来
ノイズ電圧に対しても確実に逆バイアス電圧を印加する
ことによりＦＥＴの誤導通を防ぐことができる。図５に
示す従来方式におけるノイズマージンと，図３に示す本
発明におけるノイズマージンとを比較すると，ノイズマ
ージンが大きく改善されたことが理解できる。したがっ
て，インバータ・コンバータの効率を高め，信頼性を向
上することができる。なお本発明はＦＥＴに限らずＩＧ
ＢＴ等の電圧駆動型スイッチング素子にも適用できる。
【図１】本発明に係るＦＥＴのゲート駆動回路の一実施
例を示す。
例を示す。
【図２】ＦＥＴのゲート駆動回路における，動作区間毎
の等価回路を示す。
の等価回路を示す。
【図３】ＦＥＴのゲート駆動回路における，ゲート・ソ
ース間電圧の経過曲線を示す。
ース間電圧の経過曲線を示す。
【図４】従来のＦＥＴのゲート駆動回路の一例を示す。
【図５】従来のＦＥＴのゲート駆動回路における，ゲー
ト・ソース間電圧の経過曲線を示す。
ト・ソース間電圧の経過曲線を示す。
１…駆動信号源 ３…駆動用変圧器 ５…ダイ
オード ７…抵抗器 ９…ダイオード 11…抵抗器 13，
15，17…ＦＥＴ 19…コンデンサ 21…ダイオード 23…絶縁変圧器 25
…高周波源 29…ＦＥＴ
オード ７…抵抗器 ９…ダイオード 11…抵抗器 13，
15，17…ＦＥＴ 19…コンデンサ 21…ダイオード 23…絶縁変圧器 25
…高周波源 29…ＦＥＴ
Claims (1)
- 【請求項１】正負両極性の電圧を発生する駆動信号源を
受けてＦＥＴのゲート・ソース間を駆動する回路であっ
て，前記駆動信号源とこのゲート・ソース間を結ぶ線路
には順次に：この線路の少なくとも一方に直列に接続さ
れたダイオードと；この線路の逆方向極性電流を短絡す
る第２のＦＥＴ回路と；この線路に直列接続された第３
のＦＥＴ回路であって前記駆動信号源が正極性のときに
導通させるバイアス回路を備えてなる第３のＦＥＴ回路
と；この第３のＦＥＴ回路に並列接続された逆バイアス
回路であって，互いに直列接続されたコンデンサと第４
のＦＥＴ回路からなり，このコンデンサについては前記
ＦＥＴのゲート・ソース間等価静電容量の値より充分大
きい静電容量を有するとともにこのコンデンサを充電す
る充電回路を備え，第４のＦＥＴ回路については前記駆
動信号源の負極性のときに導通させるバイアス回路を備
えてなる逆バイアス回路とを接続してなるＦＥＴのゲー
ト駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09053194A JP3345163B2 (ja) | 1994-04-05 | 1994-04-05 | Ｆｅｔのゲート駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09053194A JP3345163B2 (ja) | 1994-04-05 | 1994-04-05 | Ｆｅｔのゲート駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07283708A JPH07283708A (ja) | 1995-10-27 |
| JP3345163B2 true JP3345163B2 (ja) | 2002-11-18 |
Family
ID=14001001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09053194A Expired - Lifetime JP3345163B2 (ja) | 1994-04-05 | 1994-04-05 | Ｆｅｔのゲート駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3345163B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7342560B2 (en) | 2004-04-01 | 2008-03-11 | Canon Kabushiki Kaisha | Voltage current conversion device and light emitting device |
| KR101952292B1 (ko) * | 2017-12-28 | 2019-02-26 | 동명대학교산학협력단 | 보조 fet를 이용해 턴-오프 지연을 감소한 게이트 드라이버 회로 |
-
1994
- 1994-04-05 JP JP09053194A patent/JP3345163B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07283708A (ja) | 1995-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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