JP3345162B2 - Ｆｅｔのゲート駆動回路 - Google Patents
Ｆｅｔのゲート駆動回路Info
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- JP3345162B2 JP3345162B2 JP09053094A JP9053094A JP3345162B2 JP 3345162 B2 JP3345162 B2 JP 3345162B2 JP 09053094 A JP09053094 A JP 09053094A JP 9053094 A JP9053094 A JP 9053094A JP 3345162 B2 JP3345162 B2 JP 3345162B2
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Description
【０００１】
【産業上の利用分野】この発明はＦＥＴのゲート駆動回
路，特に大電力スイッチング用のＦＥＴのゲート駆動回
路に関する。
路，特に大電力スイッチング用のＦＥＴのゲート駆動回
路に関する。
【０００２】
【従来技術】ＦＥＴは本質的に電圧駆動型の素子であっ
て，ゲートには電流を流す必要はない。しかしながらゲ
ート・ソース間の等価静電容量Ｃgsがかなりの値として
存在するため，オンさせるためには充電電流を流し，オ
フするときには充電電荷を放電させる必要がある。特に
大電力を高速度でスイッチングするためにはゲート駆動
回路として大電流を充放電させる回路を設けならければ
ならない。また，ＦＥＴがオフしているときには，外来
ノイズ電圧による誤導通を避けるためにゲート・ソース
間を短絡するなどの必要がある。
て，ゲートには電流を流す必要はない。しかしながらゲ
ート・ソース間の等価静電容量Ｃgsがかなりの値として
存在するため，オンさせるためには充電電流を流し，オ
フするときには充電電荷を放電させる必要がある。特に
大電力を高速度でスイッチングするためにはゲート駆動
回路として大電流を充放電させる回路を設けならければ
ならない。また，ＦＥＴがオフしているときには，外来
ノイズ電圧による誤導通を避けるためにゲート・ソース
間を短絡するなどの必要がある。
【０００３】従来はこの種のゲート駆動回路としては，
例えば特開昭58-136137 号（特公平3-11576 号）または
特開昭55-1756 号（特公昭59-172号）等に開示されてい
る回路がある。その回路は図３に示すように駆動用の変
圧器３の２次側にダイオード７を介してＦＥＴ29のゲー
トを駆動してオンさせ，駆動用の変圧器３の発生電圧の
極性が反対になったときはこのダイオード７でゲート電
圧を与えないようにする。そしてＦＥＴ29のゲート・ソ
ース間の蓄積電荷は，これら電極間に接続された補助ト
ランジスタ11オンさせることによってそのコレクタ・エ
ミッタを通して放電させる。この補助トランジスタ11の
ベース電流については，ＦＥＴ29のゲート・ソース間の
等価静電容量Ｃgsの蓄積電荷自身によって与えられる。
ゲート・ソース間電圧Ｖgsの変化を図２(a) に示すよう
に，この等価静電容量Ｃgsの充電電圧が下がってくると
放電速度が緩慢にり，ついには補助トランジスタ11はオ
フしてしまう。したがって外来ノイズ電圧がＦＥＴ29の
ゲート・ソース間に印加されると誤導通するおそれがあ
る。
例えば特開昭58-136137 号（特公平3-11576 号）または
特開昭55-1756 号（特公昭59-172号）等に開示されてい
る回路がある。その回路は図３に示すように駆動用の変
圧器３の２次側にダイオード７を介してＦＥＴ29のゲー
トを駆動してオンさせ，駆動用の変圧器３の発生電圧の
極性が反対になったときはこのダイオード７でゲート電
圧を与えないようにする。そしてＦＥＴ29のゲート・ソ
ース間の蓄積電荷は，これら電極間に接続された補助ト
ランジスタ11オンさせることによってそのコレクタ・エ
ミッタを通して放電させる。この補助トランジスタ11の
ベース電流については，ＦＥＴ29のゲート・ソース間の
等価静電容量Ｃgsの蓄積電荷自身によって与えられる。
ゲート・ソース間電圧Ｖgsの変化を図２(a) に示すよう
に，この等価静電容量Ｃgsの充電電圧が下がってくると
放電速度が緩慢にり，ついには補助トランジスタ11はオ
フしてしまう。したがって外来ノイズ電圧がＦＥＴ29の
ゲート・ソース間に印加されると誤導通するおそれがあ
る。
【０００４】あるいは他の従来技術として特開昭63-670
14号に開示されている回路がある。その回路は駆動用の
変圧器の１次巻線にスイッチ素子を直列接続し，このス
イッチ素子の開閉により２次巻線に生ずるパルス電圧で
ＦＥＴを駆動する回路であって，変圧器に第３の巻線を
設けておき，スイッチ素子のオンからオフへ移行する際
に，この第３の巻線に誘起される逆誘起電圧をＦＥＴの
ゲート・ソース間逆バイアスエネルギーとして利用する
ものである。逆バイアスを与えるのでＦＥＴをより高速
度にオフできる効果がある。しかしこの回路は，ゲート
・ソース間電圧Ｖgsの変化を図２(b) に示すように，駆
動用の変圧器のリセット電流を利用しているため，パル
ス幅が狭くなると逆バイアスエネルギーも小さくなる欠
点が内在している。
14号に開示されている回路がある。その回路は駆動用の
変圧器の１次巻線にスイッチ素子を直列接続し，このス
イッチ素子の開閉により２次巻線に生ずるパルス電圧で
ＦＥＴを駆動する回路であって，変圧器に第３の巻線を
設けておき，スイッチ素子のオンからオフへ移行する際
に，この第３の巻線に誘起される逆誘起電圧をＦＥＴの
ゲート・ソース間逆バイアスエネルギーとして利用する
ものである。逆バイアスを与えるのでＦＥＴをより高速
度にオフできる効果がある。しかしこの回路は，ゲート
・ソース間電圧Ｖgsの変化を図２(b) に示すように，駆
動用の変圧器のリセット電流を利用しているため，パル
ス幅が狭くなると逆バイアスエネルギーも小さくなる欠
点が内在している。
【０００５】このように従来のＦＥＴ駆動回路は，大電
力スイッチングでオフさせる際にゲート・ソース間の蓄
積電荷を放電させる動作と，オフ期間中に外来ノイズ電
圧により誤導通を防止する動作についてはかならずしも
充分ではなかった。
力スイッチングでオフさせる際にゲート・ソース間の蓄
積電荷を放電させる動作と，オフ期間中に外来ノイズ電
圧により誤導通を防止する動作についてはかならずしも
充分ではなかった。
【０００６】
【発明が解決しようとする課題】本発明は，このように
ゲート入力容量の大きな単体または複数のＦＥＴを高速
度にオンオフ駆動することのできるゲート駆動回路を得
ることを課題とする。
ゲート入力容量の大きな単体または複数のＦＥＴを高速
度にオンオフ駆動することのできるゲート駆動回路を得
ることを課題とする。
【０００７】
【課題を解決するための手段】この課題を解決するた
め，本発明では以下の手段を提案するものである。すな
わち，正負両極性の電圧を発生する駆動信号源を受けて
ＦＥＴのゲート・ソース間を駆動する回路であって，駆
動信号源とこのゲート・ソース間を結ぶ線路には順次に
以下の３回路を設ける。 この線路の少なくとも一方に直列に接続されたダイオ
ードと， この線路の逆方向極性電圧を短絡するトランジスタ回
路と， この線路に直列接続されたコンデンサであってＦＥＴ
のゲート・ソース間等価静電容量の値より充分大きい静
電容量を有するコンデンサと，このコンデンサを充電す
る充電回路とからなる逆バイアス電圧源。
め，本発明では以下の手段を提案するものである。すな
わち，正負両極性の電圧を発生する駆動信号源を受けて
ＦＥＴのゲート・ソース間を駆動する回路であって，駆
動信号源とこのゲート・ソース間を結ぶ線路には順次に
以下の３回路を設ける。 この線路の少なくとも一方に直列に接続されたダイオ
ードと， この線路の逆方向極性電圧を短絡するトランジスタ回
路と， この線路に直列接続されたコンデンサであってＦＥＴ
のゲート・ソース間等価静電容量の値より充分大きい静
電容量を有するコンデンサと，このコンデンサを充電す
る充電回路とからなる逆バイアス電圧源。
【０００８】
【実施例】図１は本発明に係るＦＥＴのゲート駆動回路
の一実施例を示す。図において１は駆動信号源，３は駆
動用変圧器，５，７はダイオード，９は抵抗器，11はPN
P型のトランジスタ，13はコンデンサ，15はツェナーダ
イオード，17はダイオード，19は絶縁変圧器，21は高周
波源，23はダイオード，25は抵抗器，27はコンデンサ，
29はＦＥＴである。
の一実施例を示す。図において１は駆動信号源，３は駆
動用変圧器，５，７はダイオード，９は抵抗器，11はPN
P型のトランジスタ，13はコンデンサ，15はツェナーダ
イオード，17はダイオード，19は絶縁変圧器，21は高周
波源，23はダイオード，25は抵抗器，27はコンデンサ，
29はＦＥＴである。
【０００９】駆動信号源１の極性が駆動用変圧器３の黒
点印側が正のときは，駆動用変圧器３の２次巻線に生ず
る電圧はダイオード５，７のいずれをも順方向にバイア
スする。このときPNP 型のトランジスタ11はオンしてい
るダイオード５によりベース電流は流れず，PNP 型のト
ランジスタ11はオフである。したがって変圧器３の２次
巻線に生ずる電圧はダイオード７とＦＥＴ29のゲート・
ソース間とコンデンサ13との間に印加される。ダイオー
ド７の電圧降下は無視できる程度の値であり，コンデン
サ13の電圧はツェナーダイオード15で５Ｖ程度に上限が
固定される。したがって変圧器３の２次巻線の電圧から
５Ｖを差し引いた値の10ＶがＦＥＴ29のゲート・ソース
間に印加されてＦＥＴ29はオンする。
点印側が正のときは，駆動用変圧器３の２次巻線に生ず
る電圧はダイオード５，７のいずれをも順方向にバイア
スする。このときPNP 型のトランジスタ11はオンしてい
るダイオード５によりベース電流は流れず，PNP 型のト
ランジスタ11はオフである。したがって変圧器３の２次
巻線に生ずる電圧はダイオード７とＦＥＴ29のゲート・
ソース間とコンデンサ13との間に印加される。ダイオー
ド７の電圧降下は無視できる程度の値であり，コンデン
サ13の電圧はツェナーダイオード15で５Ｖ程度に上限が
固定される。したがって変圧器３の２次巻線の電圧から
５Ｖを差し引いた値の10ＶがＦＥＴ29のゲート・ソース
間に印加されてＦＥＴ29はオンする。
【００１０】一旦ＦＥＴ29のゲート・ソース間に電圧が
印加されると，ゲート・ソース間静電容量Ｃgsにはその
電圧に対応した電荷が充電される。したがってＦＥＴ29
をオフさせるには，ゲート・ソース間静電容量Ｃgsに蓄
えられたエネルギーを放電させなければならない。次に
その動作について説明する。
印加されると，ゲート・ソース間静電容量Ｃgsにはその
電圧に対応した電荷が充電される。したがってＦＥＴ29
をオフさせるには，ゲート・ソース間静電容量Ｃgsに蓄
えられたエネルギーを放電させなければならない。次に
その動作について説明する。
【００１１】駆動信号源１の極性が駆動用変圧器３の黒
点印側が負のときは，駆動用変圧器３の２次巻線に生ず
る電圧はダイオード５，７のいずれをも逆方向にバイア
スさせるのでＦＥＴ29のゲート・ソース間には電圧は印
加されない。一方コンデンサ13には，あらかじめ高周波
源21から絶縁変圧器19とダイオード17とを介して充電さ
れ，その充電電圧はツェナーダイオード15の電圧約5Vに
固定されている。このコンデンサ13の充電電圧は図に示
す極性であって，この充電電圧はＦＥＴ29のソース・ゲ
ート間とトランジスタ11のエミッタ・コレクタとの間に
印加される。このときPNP 型のトランジスタ11は抵抗器
９によりベース電流が流れて，PNP 型のトランジスタ11
はオンする。したがってコンデンサ13の充電電圧はほと
んどＦＥＴ29のソース・ゲート間に印加されて逆バイア
スされ，極めて高速度にＦＥＴ29のゲート・ソース間の
充電電荷は消滅する。
点印側が負のときは，駆動用変圧器３の２次巻線に生ず
る電圧はダイオード５，７のいずれをも逆方向にバイア
スさせるのでＦＥＴ29のゲート・ソース間には電圧は印
加されない。一方コンデンサ13には，あらかじめ高周波
源21から絶縁変圧器19とダイオード17とを介して充電さ
れ，その充電電圧はツェナーダイオード15の電圧約5Vに
固定されている。このコンデンサ13の充電電圧は図に示
す極性であって，この充電電圧はＦＥＴ29のソース・ゲ
ート間とトランジスタ11のエミッタ・コレクタとの間に
印加される。このときPNP 型のトランジスタ11は抵抗器
９によりベース電流が流れて，PNP 型のトランジスタ11
はオンする。したがってコンデンサ13の充電電圧はほと
んどＦＥＴ29のソース・ゲート間に印加されて逆バイア
スされ，極めて高速度にＦＥＴ29のゲート・ソース間の
充電電荷は消滅する。
【００１２】逆バイアスの動作のために必要な各部品の
条件について述べる。まずコンデンサ13の静電容量につ
いては，ＦＥＴ29のゲート・ソース間静電容量Ｃgsより
充分大きい値が望ましい。例えばＣgs＝0.01μF であれ
ば，Ｃ13＝1 μF とする。
条件について述べる。まずコンデンサ13の静電容量につ
いては，ＦＥＴ29のゲート・ソース間静電容量Ｃgsより
充分大きい値が望ましい。例えばＣgs＝0.01μF であれ
ば，Ｃ13＝1 μF とする。
【００１３】ＦＥＴ29のゲート・ソース間に接続されて
いるダイオード23と抵抗器25とコンデンサ27との回路は
バイパス回路である。つまり，ＦＥＴ29のドレイン・ソ
ース間の電圧の立ち上がり速度dv/dt が高速度の場合に
ドレイン・ゲート間静電容量Ｃdgを通してゲート電圧を
上昇させて誤導通しないようにするバイパス回路であ
る。このバイパス回路の構成部品の条件でついては次の
ように定める。コンデンサ27の静電容量については，Ｆ
ＥＴ29のゲート・ソース間静電容量Ｃgsより充分大きい
値が望ましい。そして抵抗器25の値については，コンデ
ンサ27の静電容量との積の時定数が駆動信号源１の１周
期より充分小さい値となるような値に選ぶ。
いるダイオード23と抵抗器25とコンデンサ27との回路は
バイパス回路である。つまり，ＦＥＴ29のドレイン・ソ
ース間の電圧の立ち上がり速度dv/dt が高速度の場合に
ドレイン・ゲート間静電容量Ｃdgを通してゲート電圧を
上昇させて誤導通しないようにするバイパス回路であ
る。このバイパス回路の構成部品の条件でついては次の
ように定める。コンデンサ27の静電容量については，Ｆ
ＥＴ29のゲート・ソース間静電容量Ｃgsより充分大きい
値が望ましい。そして抵抗器25の値については，コンデ
ンサ27の静電容量との積の時定数が駆動信号源１の１周
期より充分小さい値となるような値に選ぶ。
【００１４】以上の実施例においてはＦＥＴについて説
明したが，本発明はＩＧＢＴ等の電圧駆動型のスイッチ
ング素子に適用することができる。
明したが，本発明はＩＧＢＴ等の電圧駆動型のスイッチ
ング素子に適用することができる。
【００１５】
【発明の効果】本発明は以上述べたような特徴を有する
ので，ＦＥＴのゲート容量が大きい場合でも，高速度に
スイッチングさせることができる。そして図２(c) に示
すように，オフ時に確実に逆バイアス電圧を印加するこ
とにより外来ノイズ電圧に対してもＦＥＴの誤導通を防
ぐことができる。したがって，インバータ・コンバータ
の効率を高め，信頼性を向上することができる。
ので，ＦＥＴのゲート容量が大きい場合でも，高速度に
スイッチングさせることができる。そして図２(c) に示
すように，オフ時に確実に逆バイアス電圧を印加するこ
とにより外来ノイズ電圧に対してもＦＥＴの誤導通を防
ぐことができる。したがって，インバータ・コンバータ
の効率を高め，信頼性を向上することができる。
【図１】本発明に係るＦＥＴのゲート駆動回路の一実施
例を示す。
例を示す。
【図２】ＦＥＴのゲート駆動回路における，ゲート・ソ
ース間電圧の経過曲線を示す。
ース間電圧の経過曲線を示す。
【図３】従来のＦＥＴのゲート駆動回路の一例を示す。
１…駆動信号源 ３…駆動用変圧器 ５，７…
ダイオード ９…抵抗器 11…トランジスタ 13…コンデンサ 15
…ツェナーダイオード 17…ダイオード 19…絶縁変圧器 21…高周波源 23…
ダイオード 25…抵抗器 27…コンデンサ 29…ＦＥＴ
ダイオード ９…抵抗器 11…トランジスタ 13…コンデンサ 15
…ツェナーダイオード 17…ダイオード 19…絶縁変圧器 21…高周波源 23…
ダイオード 25…抵抗器 27…コンデンサ 29…ＦＥＴ
Claims (1)
- 【請求項１】正負両極性の電圧を発生する駆動信号源を
受けてＦＥＴのゲート・ソース間を駆動する回路であっ
て，前記駆動信号源とこのゲート・ソース間を結ぶ線路
には順次に；この線路の少なくとも一方に直列に接続さ
れたダイオードと，この線路の逆方向極性電圧を短絡す
るトランジスタ回路と，この線路に直列接続されたコン
デンサであって前記ＦＥＴのゲート・ソース間等価静電
容量の値より充分大きい静電容量を有するコンデンサ
と，このコンデンサを充電する充電回路とからなる逆バ
イアス電圧源とを接続してなるＦＥＴのゲート駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09053094A JP3345162B2 (ja) | 1994-04-05 | 1994-04-05 | Ｆｅｔのゲート駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09053094A JP3345162B2 (ja) | 1994-04-05 | 1994-04-05 | Ｆｅｔのゲート駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07283707A JPH07283707A (ja) | 1995-10-27 |
| JP3345162B2 true JP3345162B2 (ja) | 2002-11-18 |
Family
ID=14000975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09053094A Expired - Lifetime JP3345162B2 (ja) | 1994-04-05 | 1994-04-05 | Ｆｅｔのゲート駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3345162B2 (ja) |
-
1994
- 1994-04-05 JP JP09053094A patent/JP3345162B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07283707A (ja) | 1995-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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