JP2601505Y2 - ブリッジインバータ回路 - Google Patents
ブリッジインバータ回路Info
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- JP2601505Y2 JP2601505Y2 JP2862493U JP2862493U JP2601505Y2 JP 2601505 Y2 JP2601505 Y2 JP 2601505Y2 JP 2862493 U JP2862493 U JP 2862493U JP 2862493 U JP2862493 U JP 2862493U JP 2601505 Y2 JP2601505 Y2 JP 2601505Y2
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Description
【０００１】
【産業上の利用分野】この考案は、ブリッジ接続するス
イッチング素子としてＭＯＳ−ＦＥＴあるいはＩＧＢＴ
（Isolated Gate Bipolar Transister）等の絶縁型の素
子を用いたブリッジインバータ回路に関する。
イッチング素子としてＭＯＳ−ＦＥＴあるいはＩＧＢＴ
（Isolated Gate Bipolar Transister）等の絶縁型の素
子を用いたブリッジインバータ回路に関する。
【０００２】
【従来の技術】従来より、ＭＯＳ−ＦＥＴあるいはＩＧ
ＢＴをブリッジ接続し、これをブートストラップ回路を
用いて駆動するブリッジインバータ回路が知られてい
る。たとえば図２に示すように、２個のＭＯＳ−ＦＥＴ
１、２と２個の通常数百ボルト程度の高圧直流電源３、
４とを負荷５を介して接続してハーフブリッジを構成
し、ハイサイドのＭＯＳ−ＦＥＴ１を低電圧バッファ６
とコンデンサ８とダイオード９と低圧電源１０とにより
構成されたブートストラップ回路で駆動する。駆動パル
スをレベルシフト回路７を介してバッファ６に与えるこ
とによりハイサイドのＭＯＳ−ＦＥＴ１を駆動し、ロー
サイドのＭＯＳ−ＦＥＴ２のゲートには直接駆動パルス
（これら２つの駆動パルスは位相が１８０゜ずれてい
る）を与える。低電圧バッファ６の電源として１５ボル
トの低圧電源１０が用いられる。
ＢＴをブリッジ接続し、これをブートストラップ回路を
用いて駆動するブリッジインバータ回路が知られてい
る。たとえば図２に示すように、２個のＭＯＳ−ＦＥＴ
１、２と２個の通常数百ボルト程度の高圧直流電源３、
４とを負荷５を介して接続してハーフブリッジを構成
し、ハイサイドのＭＯＳ−ＦＥＴ１を低電圧バッファ６
とコンデンサ８とダイオード９と低圧電源１０とにより
構成されたブートストラップ回路で駆動する。駆動パル
スをレベルシフト回路７を介してバッファ６に与えるこ
とによりハイサイドのＭＯＳ−ＦＥＴ１を駆動し、ロー
サイドのＭＯＳ−ＦＥＴ２のゲートには直接駆動パルス
（これら２つの駆動パルスは位相が１８０゜ずれてい
る）を与える。低電圧バッファ６の電源として１５ボル
トの低圧電源１０が用いられる。
【０００３】この場合、ＭＯＳ−ＦＥＴ２がオンしてい
る間に、コンデンサ８は低圧電源１０よりダイオード９
及びＭＯＳ−ＦＥＴ２を通じて充電される。ＭＯＳ−Ｆ
ＥＴ２がその後オフすると、ＭＯＳ−ＦＥＴ１のソース
電位が上昇し、それに伴いコンデンサ８のコモンモード
電位も同様に上昇する。こうしてダイオード９が逆バイ
アスになりコンデンサ８の充電が完了し、ＭＯＳ−ＦＥ
Ｔ１のソース電位を基準にしたフローティングバイアス
となる。このときコンデンサ８の充電電荷がバッファ６
の電源となる。つぎに、グランド電位を基準にしたパル
スをレベルシフト回路７を介してバッファ６に与えるこ
とにより、このバッファ６によってＭＯＳ−ＦＥＴ１の
ゲートに電圧を印加することができる。このとき、コン
デンサ８の電荷が一部放電される。ふたたびＭＯＳ−Ｆ
ＥＴ１がオフ、ＭＯＳ−ＦＥＴ２がオンになるとコンデ
ンサ８は充電され、こうしてコンデンサ８は充・放電を
繰り返す。
る間に、コンデンサ８は低圧電源１０よりダイオード９
及びＭＯＳ−ＦＥＴ２を通じて充電される。ＭＯＳ−Ｆ
ＥＴ２がその後オフすると、ＭＯＳ−ＦＥＴ１のソース
電位が上昇し、それに伴いコンデンサ８のコモンモード
電位も同様に上昇する。こうしてダイオード９が逆バイ
アスになりコンデンサ８の充電が完了し、ＭＯＳ−ＦＥ
Ｔ１のソース電位を基準にしたフローティングバイアス
となる。このときコンデンサ８の充電電荷がバッファ６
の電源となる。つぎに、グランド電位を基準にしたパル
スをレベルシフト回路７を介してバッファ６に与えるこ
とにより、このバッファ６によってＭＯＳ−ＦＥＴ１の
ゲートに電圧を印加することができる。このとき、コン
デンサ８の電荷が一部放電される。ふたたびＭＯＳ−Ｆ
ＥＴ１がオフ、ＭＯＳ−ＦＥＴ２がオンになるとコンデ
ンサ８は充電され、こうしてコンデンサ８は充・放電を
繰り返す。
【０００４】
【考案が解決しようとする課題】しかしながら、このよ
うなブリッジインバータ回路では、ＭＯＳ−ＦＥＴの破
壊にいたる事故が生じる危険がある。すなわち、ＭＯＳ
−ＦＥＴ１がオフするとき、このＭＯＳ−ＦＥＴ１を流
れる電流はＭＯＳ−ＦＥＴ固有の遅れ時間でゼロに減少
する。ここで負荷５がインダクタンスを含むものである
と、負荷５に流れる電流に着目すれば、インダクタンス
は電流を保持しようとする性質があるため、負荷電流は
すぐにはゼロとならず、負荷５→ローサイドの高圧直流
電源４→ＭＯＳ−ＦＥＴ２に逆並列に接続されたものと
して生じている寄生ダイオード１２→負荷５の経路を通
じて、点線１６で示すような回生電流が流れて循環す
る。このときＭＯＳ−ＦＥＴ１のソース電位はグランド
電位よりも寄生ダイオード１２の順方向降下電圧（通常
１〜２ボルト程度）だけ低くなっている。
うなブリッジインバータ回路では、ＭＯＳ−ＦＥＴの破
壊にいたる事故が生じる危険がある。すなわち、ＭＯＳ
−ＦＥＴ１がオフするとき、このＭＯＳ−ＦＥＴ１を流
れる電流はＭＯＳ−ＦＥＴ固有の遅れ時間でゼロに減少
する。ここで負荷５がインダクタンスを含むものである
と、負荷５に流れる電流に着目すれば、インダクタンス
は電流を保持しようとする性質があるため、負荷電流は
すぐにはゼロとならず、負荷５→ローサイドの高圧直流
電源４→ＭＯＳ−ＦＥＴ２に逆並列に接続されたものと
して生じている寄生ダイオード１２→負荷５の経路を通
じて、点線１６で示すような回生電流が流れて循環す
る。このときＭＯＳ−ＦＥＴ１のソース電位はグランド
電位よりも寄生ダイオード１２の順方向降下電圧（通常
１〜２ボルト程度）だけ低くなっている。
【０００５】ところが、これらを接続する配線にもイン
ダクタンス分が含まれている。このインダクタンスを１
５で表わすと、このインダクタンス１５（Ｌｓ）にも電
流を保持しようとする働きがあるが、この電流が流れる
経路がないため、ＭＯＳ−ＦＥＴ１がオフしてこのＭＯ
Ｓ−ＦＥＴ１を流れる電流が立ち下がっていく過程で、
Ｖ＝Ｌｓ・ｄｉ／ｄｔで表わされる電圧が図２に示す極
性でこのインダクタンス１５に誘起される。その結果、
コンデンサ８は、低圧電源１０の電圧に、インダクタン
ス１５に誘起された電圧及び寄生ダイオード１２の順方
向降下電圧を加えた電圧により充電されることになる。
これが毎周期繰り返されることにより、コンデンサ８に
充電される電圧が徐々に上昇していき、ついにはＭＯＳ
−ＦＥＴ１のゲート・ソース間の絶対最大定格（通常２
０〜３０ボルト程度）を越えてしまい、破壊に至る。
ダクタンス分が含まれている。このインダクタンスを１
５で表わすと、このインダクタンス１５（Ｌｓ）にも電
流を保持しようとする働きがあるが、この電流が流れる
経路がないため、ＭＯＳ−ＦＥＴ１がオフしてこのＭＯ
Ｓ−ＦＥＴ１を流れる電流が立ち下がっていく過程で、
Ｖ＝Ｌｓ・ｄｉ／ｄｔで表わされる電圧が図２に示す極
性でこのインダクタンス１５に誘起される。その結果、
コンデンサ８は、低圧電源１０の電圧に、インダクタン
ス１５に誘起された電圧及び寄生ダイオード１２の順方
向降下電圧を加えた電圧により充電されることになる。
これが毎周期繰り返されることにより、コンデンサ８に
充電される電圧が徐々に上昇していき、ついにはＭＯＳ
−ＦＥＴ１のゲート・ソース間の絶対最大定格（通常２
０〜３０ボルト程度）を越えてしまい、破壊に至る。
【０００６】この対策としては、配線のインダクタンス
１５を減らすように工夫することとか、あるいはＭＯＳ
−ＦＥＴ１固有の遅れ時間を長くすること（ゲート電圧
を変えることで可能）などが考えられるが、配線のイン
ダクタンス１５をある程度以下にすることは実際上不可
能であり、また、遅れ時間を長くすることはスイッチン
グ損失の増大となったり、駆動周波数を制限することに
なるため、一般的にはとれない対策である。
１５を減らすように工夫することとか、あるいはＭＯＳ
−ＦＥＴ１固有の遅れ時間を長くすること（ゲート電圧
を変えることで可能）などが考えられるが、配線のイン
ダクタンス１５をある程度以下にすることは実際上不可
能であり、また、遅れ時間を長くすることはスイッチン
グ損失の増大となったり、駆動周波数を制限することに
なるため、一般的にはとれない対策である。
【０００７】この考案は、上記に鑑み、絶縁型のスイッ
チング素子が破壊されるおそれがないように改善した、
ブリッジインバータ回路を提供することを目的とする。
チング素子が破壊されるおそれがないように改善した、
ブリッジインバータ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、この考案によるブリッジインバータ回路では、ダイ
オードを追加接続することとし、この追加のダイオード
のアノードを低圧側のスイッチング素子の低圧側端子
に、カソードを高圧側のスイッチング素子の低圧側端子
にそれぞれ接続したことが特徴となっている。
め、この考案によるブリッジインバータ回路では、ダイ
オードを追加接続することとし、この追加のダイオード
のアノードを低圧側のスイッチング素子の低圧側端子
に、カソードを高圧側のスイッチング素子の低圧側端子
にそれぞれ接続したことが特徴となっている。
【０００９】
【作用】配線のインダクタンスに誘起される電流が追加
されたダイオードと負荷と低圧側の高圧直流電源とを通
って流れるようになる。そのため、低圧側のスイッチン
グ素子がオンになってコンデンサが充電されるときに、
配線のインダクタンスにより生じる電圧が加わることが
なくなり、コンデンサに充電される電圧が上昇すること
を防ぐことができる。その結果、コンデンサの電圧がス
イッチング素子の最大定格を越えることによりそのスイ
ッチング素子が破壊されるという事故を防止できる。
されたダイオードと負荷と低圧側の高圧直流電源とを通
って流れるようになる。そのため、低圧側のスイッチン
グ素子がオンになってコンデンサが充電されるときに、
配線のインダクタンスにより生じる電圧が加わることが
なくなり、コンデンサに充電される電圧が上昇すること
を防ぐことができる。その結果、コンデンサの電圧がス
イッチング素子の最大定格を越えることによりそのスイ
ッチング素子が破壊されるという事故を防止できる。
【００１０】
【実施例】以下、この考案の好ましい一実施例について
図面を参照しながら詳細に説明する。図１において、２
個のＭＯＳ−ＦＥＴ１、２と２個の高圧直流電源３、４
とを負荷５を介して接続してハーフブリッジを構成し、
ハイサイドのＭＯＳ−ＦＥＴ１を低電圧バッファ６とコ
ンデンサ８とダイオード９と低圧電源１０とにより構成
されたブートストラップ回路で駆動する点などは図１と
同様である。図１の構成と異なるのは、ダイオード１９
を追加し、このダイオード１９のアノードをローサイド
のＭＯＳ−ＦＥＴ２のソースに、カソードをハイサイド
のＭＯＳ−ＦＥＴ１のソースにそれぞれ接続した点であ
る。
図面を参照しながら詳細に説明する。図１において、２
個のＭＯＳ−ＦＥＴ１、２と２個の高圧直流電源３、４
とを負荷５を介して接続してハーフブリッジを構成し、
ハイサイドのＭＯＳ−ＦＥＴ１を低電圧バッファ６とコ
ンデンサ８とダイオード９と低圧電源１０とにより構成
されたブートストラップ回路で駆動する点などは図１と
同様である。図１の構成と異なるのは、ダイオード１９
を追加し、このダイオード１９のアノードをローサイド
のＭＯＳ−ＦＥＴ２のソースに、カソードをハイサイド
のＭＯＳ−ＦＥＴ１のソースにそれぞれ接続した点であ
る。
【００１１】このようにダイオード１９を追加接続した
場合の動作について説明すると、まず、ＭＯＳ−ＦＥＴ
１がオフするとき、このＭＯＳ−ＦＥＴ１を流れる電流
はＭＯＳ−ＦＥＴ固有の遅れ時間でゼロに減少する。こ
のＭＯＳ−ＦＥＴ１を流れる電流が立ち下がっていく過
程で、インダクタンスにはその電流を保持しようとする
性質があるため、配線のインダクタンス１５に電流が誘
起される。この誘起電流は図１の１点鎖線１７で示すよ
うに、配線のインダクタンス１５→負荷５→ローサイド
の高圧直流電源４→追加のダイオード１９→配線のイン
ダクタンス１５の経路を通じて、流れて循環する。
場合の動作について説明すると、まず、ＭＯＳ−ＦＥＴ
１がオフするとき、このＭＯＳ−ＦＥＴ１を流れる電流
はＭＯＳ−ＦＥＴ固有の遅れ時間でゼロに減少する。こ
のＭＯＳ−ＦＥＴ１を流れる電流が立ち下がっていく過
程で、インダクタンスにはその電流を保持しようとする
性質があるため、配線のインダクタンス１５に電流が誘
起される。この誘起電流は図１の１点鎖線１７で示すよ
うに、配線のインダクタンス１５→負荷５→ローサイド
の高圧直流電源４→追加のダイオード１９→配線のイン
ダクタンス１５の経路を通じて、流れて循環する。
【００１２】一方、このとき負荷５のインダクタンスに
誘起される電流は、図２の場合と同じに、点線１６で示
すように、負荷５→ローサイドの高圧直流電源４→ＭＯ
Ｓ−ＦＥＴ２に逆並列に接続されたものとして生じてい
る寄生ダイオード１２→負荷５の経路を通じて循環す
る。
誘起される電流は、図２の場合と同じに、点線１６で示
すように、負荷５→ローサイドの高圧直流電源４→ＭＯ
Ｓ−ＦＥＴ２に逆並列に接続されたものとして生じてい
る寄生ダイオード１２→負荷５の経路を通じて循環す
る。
【００１３】上記の配線のインダクタンス１５に誘起さ
れる電流は負荷５のインダクタンスに誘起される電流よ
りも先に減少し、ゼロになると、後者のみとなる。
れる電流は負荷５のインダクタンスに誘起される電流よ
りも先に減少し、ゼロになると、後者のみとなる。
【００１４】したがって、ＭＯＳ−ＦＥＴ１がオフする
ときのＭＯＳ−ＦＥＴ１のソース電位は、グランド電位
よりもダイオード１９の順方向降下電圧だけ低いものと
なるか、寄生ダイオード１２の順方向降下電圧よりも低
いものとなるだけである。そして、これらの順方向降下
電圧はいずれにしても通常１〜２ボルト程度である。
ときのＭＯＳ−ＦＥＴ１のソース電位は、グランド電位
よりもダイオード１９の順方向降下電圧だけ低いものと
なるか、寄生ダイオード１２の順方向降下電圧よりも低
いものとなるだけである。そして、これらの順方向降下
電圧はいずれにしても通常１〜２ボルト程度である。
【００１５】そのため、コンデンサ８は、低圧電源１０
の電圧（１５ボルト）に１〜２ボルト程度を加えた電圧
で充電されることになり、ＭＯＳ−ＦＥＴのゲート・ソ
ース間の絶対最大定格を越えることがなくなる。
の電圧（１５ボルト）に１〜２ボルト程度を加えた電圧
で充電されることになり、ＭＯＳ−ＦＥＴのゲート・ソ
ース間の絶対最大定格を越えることがなくなる。
【００１６】なお、上記の実施例ではハーフブリッジ回
路として構成した例について説明したが、フルブリッジ
の回路構成の場合でも同様である。また、スイッチング
素子はＭＯＳ−ＦＥＴ以外にＩＧＢＴなどの絶縁型のス
イッチング素子を使用できる。さらに、この考案の趣旨
を変更しない範囲で具体的な回路構成について種々に変
えることができる。
路として構成した例について説明したが、フルブリッジ
の回路構成の場合でも同様である。また、スイッチング
素子はＭＯＳ−ＦＥＴ以外にＩＧＢＴなどの絶縁型のス
イッチング素子を使用できる。さらに、この考案の趣旨
を変更しない範囲で具体的な回路構成について種々に変
えることができる。
【００１７】
【考案の効果】以上説明したように、この考案のブリッ
ジインバータ回路によれば、実際上不可能な配線のイン
ダクタンスを低減することを前提とすることがないの
で、実際に実現可能であり、しかもスイッチング損失の
増大を招くことなどもなく、スイッチング素子の破壊を
防ぐことができる。
ジインバータ回路によれば、実際上不可能な配線のイン
ダクタンスを低減することを前提とすることがないの
で、実際に実現可能であり、しかもスイッチング損失の
増大を招くことなどもなく、スイッチング素子の破壊を
防ぐことができる。
【図１】この考案の一実施例の回路図。
【図２】従来例の回路図。
１、２ ＭＯＳ−ＦＥＴ ３、４ 高圧直流電源 ５ 負荷 ６ 低電圧バッファ ７ レベルシフト回路 ８ コンデンサ ９ ダイオード １０ 低圧電源 １１、１２ 寄生ダイオード １５ 配線のインダクタンス １６ 負荷のインダクタンスによる電流 １７ 配線のインダクタンスによる電流
Claims (1)
- 【請求項１】 負荷を介して高圧直流電源とともにブリ
ッジを構成する絶縁型スイッチング素子と、高圧側のス
イッチング素子に制御電圧を与えるバッファ回路と、該
バッファ回路の電源端子間に接続されるコンデンサと、
低圧側のスイッチング素子及びダイオードを介して上記
コンデンサに充電電流を供給する低圧電源と、高圧側の
スイッチング素子の低圧側端子にそのカソードが、低圧
側のスイッチング素子の低圧側端子にそのアノードがそ
れぞれ接続される追加のダイオードとを備えることを特
徴とするブリッジインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2862493U JP2601505Y2 (ja) | 1993-04-30 | 1993-04-30 | ブリッジインバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2862493U JP2601505Y2 (ja) | 1993-04-30 | 1993-04-30 | ブリッジインバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684798U JPH0684798U (ja) | 1994-12-02 |
| JP2601505Y2 true JP2601505Y2 (ja) | 1999-11-22 |
Family
ID=12253713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2862493U Expired - Fee Related JP2601505Y2 (ja) | 1993-04-30 | 1993-04-30 | ブリッジインバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601505Y2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2426130B (en) | 2005-01-14 | 2008-03-12 | Mitsubishi Electric Corp | Inverter device |
| JP6477923B2 (ja) * | 2016-01-22 | 2019-03-06 | 三菱電機株式会社 | 制御回路 |
| JP6839280B2 (ja) * | 2016-12-01 | 2021-03-03 | エフィシエント パワー コンヴァーション コーポレーション | ＧａＮトランジスタに基づく電力コンバータのためのブートストラップキャパシタ過電圧管理回路 |
-
1993
- 1993-04-30 JP JP2862493U patent/JP2601505Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0684798U (ja) | 1994-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |