JPH01252177A - 静止開閉制御装置 - Google Patents

静止開閉制御装置

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JPH01252177A
JPH01252177A JP63310976A JP31097688A JPH01252177A JP H01252177 A JPH01252177 A JP H01252177A JP 63310976 A JP63310976 A JP 63310976A JP 31097688 A JP31097688 A JP 31097688A JP H01252177 A JPH01252177 A JP H01252177A
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JP
Japan
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signal
control
static
circuit
load
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JP63310976A
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English (en)
Inventor
Jean-Paul Lavieville
ジャン‐ポール、ラビエビル
Dominique Parzy
ドミニク、パルジー
Denis Jardez
ドゥニ、ジャルデ
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Merlin Gerin SA
Original Assignee
Merlin Gerin SA
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Publication date
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/538—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration
    • H02M7/53803—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration with automatic control of output voltage or current

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  • Power Engineering (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は負荷に接続する２個の出力電極と少なくとも１
個の制御電極を有し、オンまたはオフ状態となるように
制御電極に異なった極性の電圧信号を加えることにより
制御可能な単方向性の少なくとも１個の出力半導体素子
と、上記出力電極間に逆方向並列となったダイオードと
、ターンオン指令およびターンオフ指令に夫々対応する
２つの状態の制御信号を供給する制御段ををする静止ス
イッチ制御装置に関する。
本発明は特に単相または多相半ブリッジまたはブリッジ
として配置される数個の静止スイッチからなる、例えば
インバータ、共振出力源のような静止コンバータに関す
る。
（従来の技術） 電源電圧端子に直列とされる２個の静止スイ・ソチから
なる半ブリッジ回路の夫々においてはこれらスイッチの
同時開成を避けるようにこれらスイッチを制御する必要
がある。このような同時開成が生じると、半ブリッジ回
路の電流値は漂遊インピーダンスのみにより制限される
ことになるから素子の破壊が生じることがある。
これらスイッチの一方のターンオフと他方のターンオン
との間に休止時間を置くことは従来行われている。この
休止時間は半導体素子のターンオフおよびターンオンに
ついて最大転移時間を考慮しなければならない。それ故
、これは使用する半導体の形式、動作条件、温度、周波
数、電流によりきまるものであり、スイッチング補助回
路を使用しなければならない。
（発明が解決しようとする課ＷｒＪ） このスイッチング補助回路を用いる方法はいずれのスイ
ッチも制御されない不確定状態があることおよびこの状
態の終了時点が回路の動作条件により素化することによ
る動作上の問題を生じさせる。この素化はコンバータの
調整能力を低下させ、その動作周波数を制限しそしてデ
ユーティサイクルを制限させる。
來国特許第４３３０８１９号は出力トランジスタのコレ
クターエミッタ電圧が０に近づいたときにそれのみがオ
ン状態に切換わるようになった静１！−コンバータの制
御装置を提案するものであるが、この装置は誘導性の負
荷にのみ適用可能であり、補助的なスタートアップ回路
を必要としている。
（発明の構成〕 （課題を解決するための手段） 本発明の目的は負荷の性質には無関係に上述の問題を解
決する静止スイッチ制御装置を提供するものである。
本発明によれば、静止スイッチ制御装置は論理ＡＮＤゲ
ートを特徴として有しており、このゲートの出力がスイ
ッチの制御電極に、その第１入力が制御段に、そして第
２入力が負荷電流が０となった時点を検出する検出回路
に接続して、半導体の状態の内の一つが関連する制御信
号により制御され、他の状態へのスイッチングは負荷電
流が０になったときこの制御信号からのターンオン指令
により行われる。
この制御装置は誘導性の負荷にも使用出来る。
その場合には負荷電流はその端子電圧に対して遅延され
、そして制御信号の印加に関して半導体のターンオンが
負荷電流の０となるまで遅延され、そのターンオフは通
常制御信号により制御される。
この場合、本発明の回路はスイッチのターンオンによる
電力損失を著しく制限しうるちのであり、このスイッチ
の動作周波数範囲を拡大しうるちのである。
この装置は負荷の性質には無関係に、特に負荷が共振電
源におけるように発振回路である場合にも使用しうる。
この形式の電源では負荷における電圧−電流量位相差は
動作周波数によりきまる。
共振周波数より高い動作周波数については負荷電流は誘
導負荷におけるように電圧に対し遅らされる。動作周波
数が共振周波数より低い場合には負荷電流は負荷の端子
電圧に対して進相とされる。
このとき半導体のターンオンは通常制御信号により制御
され、ターンオフは負荷電流が０となったとき制御信号
の終点に対して進められる。
（作　用） 負荷電流が０となる時点を検出する検出回路が電流の符
号を表わす信号を出す。
また、この回路は負荷における電圧と電流との間の位参
口差を表わす信号を出す。
負荷の性質には無関係にこの制御装置は補助的な回路を
必要としない。
本発明は半ブリッジ回路内に直列となっている２個の静
１Ｆスイッチの制御に使用出来る。両スイッチに共通の
制御段は、予定のデユーティサイクルをＨし、好適的に
は相補関係にある第１および第２制御信号を出す。上記
検出回路は負荷電流が０となる夫々の時点を表わす第１
および第２信号を出す。第１信号はＡＮＤゲートの１個
の入力に加えられ、第２信号は他方の静止スイッチに関
連するＡＮＤゲートの入力に加えられる。このようにし
て休止時間がそれらスイッチの内の一方のターンオフと
他方のターンオンの間に自動的につくられる。
この休止時間は種々の要素の特性を自動的に反映する。
この制御原理はブリッジとされた４個のスイッチからな
るコンバータの制御に使用出来る。コンバータの出力の
調整は制御信号の周波数を変えるか、パルス幅変調によ
り達成出来るのであり半ブリッジ回路に関連した制御信
号はその場合には他方の半ブリッジのスイッチの制御信
号に対し調整可能な時間だけオフセットされる。
（実施例） 第１図に示す半ブリッジ、単相インバータは従前通りに
端子１０と１２間に直列となった２個の出力トランジス
タＴ１とＴ２を備え、これら端子間に数百ボルトになり
うる直流電圧＋Ｅが加えられる。こりら２個のトランジ
スタの接続点１４は負荷Ｚにより中点１６に接続され、
この中点は同−８二のコンデンサ１８と２０により端子
１０゜１２に接続される。
ブースタダイオードＤ１とＤ２が夫々トランジスタＴ１
とＴ２のエミッターコレクタ接続点に並列に接続され、
通常逆位相となるようになっている。負荷Ｚが誘導性の
ものであれば、コンデンサＣ１とＣ２を夫々ダイオード
Ｄ１とＤ２に並列とするとよい。
この形式の従来のコンバータではトランジスタＴ１とＴ
２は制御段２２より供給される第２ａ図および第２ｂ図
に示す制御信号Ｓ１、Ｓ２により制御される。これら信
号は好適には相補的であり、幅は半周期（デユーティサ
イクル０．５）であり、周波数変化でインバータの出力
をモニタ可能である。
本発明によれば論理ＡＮＤ回路２４．２６が制御段２２
とトランジスタＴ１とＴ２の夫々のベースとの間に配置
される。
ＡＮＤ回路２４の出力はトランジスタＴ１のベースに接
続されており、そしてその第１入力に信号Ｓ１を、第２
入力に信号Ａ１を受ける。信号Ａ１は負荷の電流が０と
なった時点を検出する検出回路２８により加えられるも
のである。同様にトランジスタＴ２のベースに接続する
出力を有するＡＮＤ回路２６の第１入力には信号Ｓ２が
、第２入力には回路２８からの信号Ａ２が入る。
第１図の実施例では回路２８はその入力に、負荷Ｚの電
ａｌＺに比例する信号を受ける。
この実施例によれば信号Ａ１とＡ２は電流ＩＺの符号を
表わすものであり、Ａ１はＩＺが正または０のとき高レ
ベルとなり、Ａ２はＩＺが負または０のとき高レベルと
なる。
第２図は負荷が例えば誘導性でありその電流ＩＺ（第２
ｃ図）が負荷の端子における電圧ｖＺ（第２ｄ図）に対
し遅れているとき第１図の回路で得られる信号の波形を
示している。
この場合、トランジスタＴ１とＴ２は関連する制御信号
Ｓ１またはＳ２の立下り部でターンオフになり、そのタ
ーンオンはその信号の立上り部に対して遅れており、負
荷電流ＩＺが０になるオン状態に対応する値を制御信号
が有する時点でのみ生じる。体ＩＩ：、時間はこのよう
にしてターンオフとなったトランジスタとターンオンと
なった他方のトランジスタとの間に得られる。
この実施例の動作は次の通りである。
スタートアップによってトランジスタＴ１とＴ２がオフ
になるとコンデンサＣ１とＣ２が電圧Ｅ／２まで充電さ
れる。このとき電流ｌＺと電圧ｖＺは０である。従って
、信号Ａ１とＡ２（第２ｃ、２ｆ図）は共に論理「１」
レベルとなる。
時刻ｔｏにおいて第１トランジスタＴ１のターンオンを
制御する信号Ｓ１が「１」となり、ＡＮＤゲート２４の
出力信号Ｂｌ（第２ｇ図）は「１」となってトランジス
タＴ１をターンオンさせ、電流ＩＣＩ　（第２ｈ図）が
トランジスタＴ１を流れる。この電流は負荷Ｚの正の電
流ＩＺに等しい。そのとき信号Ａ２は「０」となる。
時刻ｔ１において信号Ｓ１は「０」となりＴ１がターン
オフとなる。これと同時に、信号Ｓ２は「１」となるが
、Ａ２は「０」であってＢ２（第２１図）は「０」のま
まであり、トランジスタＴ２のターンオンは電流ＩＺが
０になる時点まで遅延する。
時刻ｔ１とｔ３の間ではトランジスタＴ１とＴ２はオフ
である。非常に短く（μ秒程度）、その間にコンデンサ
Ｃ１が充電しコンデンサＣ２が放電を行う第１転移期間
ｔｌ−ｔ２後に負荷電流ｌＺはダイオードＤ２を流れる
。第２におよび２ｇ図はトランジスタＴ１とＴ２のエミ
ッターコレクタ電圧に対応する信号ＶＣＥＩとＶＣＥ２
の波形を夫々示しており、第２　ｍ　−、２ｎ図はダイ
オードＤ１とＤ２の電流ＩＤ１．ＩＤ２を夫々示してい
る。
時刻ｔ３において、負荷に蓄えられたエネルギーは電源
にもどされ、電流ＩＺが打消される。そこで信号Ａ２は
「１」となり、時刻ｔｌ以来Ｓ２も「１」であり、信号
Ｂ２は「１」となってトランジスタＴ２のターンオンを
制御する。
時刻ｔ３においてＴ１がターンオンとなるとその端子電
圧ＶＣＥ２は時刻ｔ２以来のダイオードＤ２の導通に対
応する−０．７Ｖ、実際上０となり、スイッチングの生
じるときの電力損失を減少させる。この実施例では電圧
Ｅは数百ボルトであり、第２ｇ図ではトランジスタＴ２
がオンの時間（ｔ３−ｔ４）とＤ２が導通する時間（ｔ
２−ｔ３）の間の電圧嚢化を区別することは出来ない。
時刻ｔ４において、制御信号Ｓ２は「０」となりＴ２を
オフにする。前述のようにダイオードＤ１が時刻ｔ５で
導通を開始するまではじめにオフとなったばかりのトラ
ンジスタＴ２の端子電圧ＶＣＥ２が増加し、他方のトラ
ンジスタＴ１の端子電圧ＶＣＥ１が減少する。
トランジスタＴ１のターンオンは負荷電流がＯになる時
刻ｔ６まで遅延される。
第３ａ−３ｎ図は負荷端子電圧に対し負荷電流が進むと
きの第２Ｂ−２ｎ図と同じ信号を示している。
この場合、スタートアップについての同じ動作後に、時
刻ｔ９でトランジスタＴ１のターンオンを制御するパル
スＳ１の終端の前の時刻ｔ８で０となる電流Ｉｚにより
信号Ａ１は「０」となり、その結果信号Ｂ１も同様とな
ってトランジスタＴ１がターンオフとなる。負荷電流Ｉ
Ｚの反転は、制御信号Ｓ２が「１」となるとき、トラン
ジスタＴ２のターンオン時刻ｔ９までダイオードＤ１の
導通をもたらす。トランジスタＴ２は次に電流ＩＺが０
になるまでオンのままとなり、ダイオードＤ２は時刻ｔ
ｌｌにおいてトランジスタＴ１がターンオンとなるまで
導通する。
第２．３図および上記のその説明から、制御段２２から
同じ制御信号Ｓ１と８２を受ける同一の制御装置が負荷
の性質がどうであれ動作するものであることは明らかで
ある。この負荷が負荷電流ＩＺをその端子電圧に対して
遅らせるもの（第２図）である場合には、信号Ｓ１と８
２はトランジスタＴ１とＴ２のターンオフを夫々通常は
制御し、これらのターンオンは電流ＩＺが０になるまで
関連する制御信号の立上りに対し遅延する。負荷がその
端子電圧に対し電ａｌＺを進ませるようなものである場
合（第３図）には信号Ｓ１と８２は通常はトランジスタ
Ｔ１とＴ２のターンオンを夫々制御し、そのターンオフ
は電流ＩＺが０になる時点での関連する制御信号の立下
りに対し進む。
一方のトランジスタのターンオフと他方のターンオンの
間のこの休止期間はこのようにしてすべての場合に限定
される。
いずれの場合にもこの回路を再スタートさせる問題はな
く、信号Ａ１とＡ２は負荷電流ＩＺかＯである限り「１
」であって、制御信号の一方（ＳｌまたはＳ２）が「１
」となると直ちにトランジスタの一方（Ｔ１または’１
’２）のターンオンを可能にする。
誘導性の負荷の場合、あるいは電圧−電流量位相差が正
であるときは、本装置は更に電力損失を最少にすること
が出来、トランジスタ端子電圧ＶＣＥはオンとなるとき
０に近くなる。実際にこの電圧はオンとなったときのト
ランジスタに並列のダイオードの端子電圧に対応して一
〇、７ｖである。これはトランジスタに並列となって１
個のコンデンサＣ１，Ｃ２により構成出来るスイッチン
グ補助回路を著しく簡略にすることが出来る。
この回路における電力損失とターンオン時の電力損失は
そのために解消される。ある場合にはこのような回路を
完全に省くことも可能である。
他方、負荷が、電流が電圧に対して進む（第３図）負の
位相差を生じさせるようなものであるときにはこの電力
損失減少の効果はなくなり、トランジスタがオン時の電
流ピークに耐えられない場合にはそのようなスイッチン
グ補助回路を適当に用いなければならなくなる。
しかしながら多くの場合、この位相差は正であり、負の
位相差は例えば共振電源における無負荷動作のような限
界動作条件においてのみ生じる。
従って、トランジスタがオンするときの電力損失という
観点からは動作条件が最適でなくとも制御を変更するこ
とな（トランジスタを制御しうるようにするとよい。
第４図は、負荷電流１２が０になる時を検出する検出回
路２８に使用しつる電流符号決定回路の一実施例を示し
ている。この回路は接地した負入力を有する演算増幅器
３０て形成される。電流ＩＺに比例する入力端子Ｖｅは
抵抗Ｒ１を介してその正入力に加えられる。この正入力
は更に抵抗Ｒ２によりその出力に接続され、この出力は
抵抗Ｒ３を介して電源電圧子Ｖにも接続する。このよう
に、出力電圧Ｖｓは入力電圧Ｖｅ、従って電流ＩＺが負
のとき＋Ｖに等しく、演算増幅器は飽和する。ＩＺ、そ
れ故Ｖｅが０のときはＶｓ−Ｖ・Ｒ２／　（Ｒ２＋Ｒ３
）となる。Ｖｓが正のとき、すなわちＩＺが０または負
のとき「１」となり、Ｖｓが負のとき、すなわち工Ｚが
正のとき「０」７となる信４１；ＦＡ２を電圧Ｖｓから
つくることは容易である。
インバータ段に続く入力信号Ｖｅが−ＩＺに比例するこ
の回路はＶＳが正、すなわちＩＺがＯまたは正のとき「
１」となる信号Ａ１をつくるに使用出来る。
本発明の他の実施例（図示せず）によれば、前記検出回
路は負荷端子の電圧ＶＺと負荷電流１２間の位相差を表
わす信号を出す。
第２ｏ、３ｏ図および第２ｑ、３ｑ図は電圧ＶＺが正お
よび負のときの位相差信号φ１とφ２を夫々示している
。第２ｐ、３ｐ図および第２ｒ。
３ｒ図は信号φ１とφ２の相補信号＜６１．＄２を示し
ており、信号φ１とφ２の立上りは正の位相差（第２図
）の場合の電流０時に対応し、その立下りは負の位相差
（第３図）の場合である。それ故これら信号φ１とφ２
は信号Ａ１とＡ２と同様に、信号Ｓ１と８２を受ける第
１入力を有するＡＮＤゲート２４と２６の第２入力に加
えられて信号Ｂ１と８２をつくる。この実施例ではこの
検出回路は電流ＩＺに関する第１入力と電圧ＶＺに関す
る第２入力を有する。
第５図は位相差決定回路の実施例を示している。
この回路は第１演算増幅器３２を有し、その出力はダイ
オード３４のアノードに接続し、そのカソードは増幅器
の負入力に接続する。電圧ｖＺを表わす信号はその正入
力に加えられる。この演算増幅器３２は、ｖＺが正のと
き「１」となる出力を出す整流器を構成する。第２演算
増幅器３６がダイオード３８と組合わされて整流器を構
成しており、この整流器の出力は、その正入力に加えら
れるＩＺに比例する電圧が負のとき「１」となる。
これら２個の整流器の出力信号はＡＮＤゲートで組合わ
されてＶＺが正でＩＺが負のとき（第２０１２ｄ％２０
図および第３ｃ、３ｄ、３ｏ図）「１」とな位相差信号
φ１を形成する。
ゲート４０の出力に接続するインバータ段４２は相補信
号７丁を与えるものである。
信号φ２と＜６２は同様にして、演算増幅器３６の正入
力にＶＺを表わす信号をそして演算増幅器３２の正入力
にＩＺを表わす信号を加えることにより得ることが出来
る。信号φ２はＶＺが負でＩＺが正のとき（第２ｃ、２
ｄ、２ｑ図および第３　ｃ　ｓ　３　ｄ　−３ｑ図）「
１」となる。
第４．５図の回路は変形可能であり、ＩＺから信号Ａ１
とＡ２をそしてＩＺとＶＺから７〒とφ２を得ることの
出来る任意の回路を使用出来る。
以上本発明を半ブリッジ形で配置された２個のトランジ
スタについて述べたが、第６図は同じ原理にもとづき４
個のトランジスタＴ１、Ｔ２゜Ｔ３．Ｔ４をブリッジ接
続したものを示す。
トランジスタＴ１とＴ２は前述のように信号Ｂ１と８２
により制御されるのであり、Ｂ１−８ＩＡ１、Ｂ２−３
２Ａ２またはＢ１−５ｌφ１、Ｂ２−９２φ２である。
ブリッジ形の場合にはその出力は前述のように制御信号
Ｓ１、Ｓ２．Ｓ３．Ｓ４の周波数を変えることにより調
整出来る。この場合、トランジスタＴ４はトランジスタ
Ｔ１と同一の信号で、トランジスタＴ３はトランジスタ
Ｔ２と同一の信号で制御される。それ故Ｓ３−Ｓ２、Ｂ
５−５３Ａ２またはＢ５−３３φ２、Ｂ４−３１、およ
びＢ４−３４Ａ１またはＢ４−３４φ１である。得られ
た波形はトランジスタＴ１とＴ２については第２．３図
に示すものと同じであり、トランジスタＴ３とＴ４のタ
ーンオフとターンオンの間の休止時間は同様にして得ら
れる。
出力調整はパルス幅変調により行うことが出来、第２の
半ブリッジ回路を構成するトランジスタＴ３とＴ４に関
連した制御信号Ｓ３．Ｂ４は第２半ブリッジのトランジ
スタＴ１とＴ２の制御信号Ｓ１、Ｓ２に対し：Ａ整しう
る時間だけオフセットされる。第７−９図はパルス幅変
調で制御されるブリッジ構成における異なった信号の波
形を示している。
これらの夫々において信号Ｓ１と８２は第２．３図の信
号Ｓ１、Ｓ２と同じである。信号Ｓ３はＳｌに対してθ
だけオフセットされ、Ｂ４はＢ２に対しθだけオフセッ
トされる。
ブリッジ構成の動作を明らかにするために第７Ｑ、８Ｑ
、９Ｑ図はトランジスタそしてまたはダイオードがオン
となる夫々の時点での波形を示す。
負荷、従って位相差がどうであれ、信号Ｂ　１　。
Ｂ２．Ｂ３．Ｂ４は次のようにしてつくられる。
Ｂ１−５ｌΦＡｌ−５ｌ・φｌ Ｂ２−５２・Ａ２−５２・φ２ Ｂ３雛Ｓ３拳Ａ２−５３　・φ２ Ｂ４讃５４−ＡＩ−Ｂ４・φ１ 但し、ｖＺが正または０でＩＺが負のときφ１は「１」
、ｖＺが負または０で１２が正のときφ２は「１」、Ｉ
Ｚが正または０のときＡ１は「１」、ＩＺが負またはＯ
のときＡＺは「１」である。
位相差が正のとき（第７図）、各半ブリッジ（Ｔ１、Ｔ
２およびＴ３．Ｔ４）の動作は第２図に示すと同一であ
り、１つのトランジスタのターンオフが関連する制御信
号により通常制御され、そのターンオンが負荷電流０と
なるまで関連する制御信号に対し遅延される。
同様に、位相差が負のとき（第８図）、各半ブリッジは
第３図と同様に動作し、１つのトランジスタのターンオ
ンが通常関連する制御信号Ｓにより制御され、そのター
ンオフが負荷電流Ｏとなるまで関連する制御信号に対し
進められる。
第９図の中間状態では負荷電流ＶＺが０の期間、すなわ
ち制御信号Ｓ１とＢ３またはＢ２とＢ４の重畳する期間
中電流１２が０になると、第１の半ブリッジ（Ｔ１、Ｔ
２）は位相差が負（第３図）のときのように動作し、ト
ラ２ジスタＴ１とＴ２のターンオンが通常制御信号Ｓ１
またはＢ２で制御され、それらのターンオフは負荷電流
が０となるとき関連する制御信号に対し進められ、第２
の半ブリッジ（Ｔ３．Ｔ４）は位相差が正（第２図）の
ときのように動作し、トランジスタＴ３とＴ４のターン
オンが電流ＩＺが０となるまで関連する制御信号に対し
遅延され、ターンオフが制御信号Ｓ２またはＢ４により
通常制御される。
〔発明の効果〕
負荷に導入される位相差には無関係にそして出力調整が
制御信号Ｓの周波数変化により行われるかあるいはパル
ス幅変調（第７−９図）によるかにかかわりなく、夫々
の半ブリッジの２個のトランジスタ間で負荷電流が０に
なる時点により限定されて体１ト期間が得られる。
出力トランジスタについて本発明を述べたが、これを２
個の出力電極と少なくとも１個の制御電極を有する単方
向性の任意の゛ト導体であってその制御電極に異なった
極性の電圧を印加することによりオンまたはオフとなり
うるちのに適用することが出来る。この種の半導体とし
てはＦＥＴ、ＧＴＯサイリスタ、ＭＯＳトランジスタあ
るいはこれらを例えば並列ダーリントン接続としたりカ
スケード接続としたものでもよい。この半導体は双方向
性をもつ静１１−スイッチをつくるべく１個以上のダイ
オードと組合される。
論理制御信号の整合および整形段を必要であればＡＮＤ
ゲートと関連する半導体の制御電極との間にそう人して
もよい。
【図面の簡単な説明】
第１図は本発明の制御装置により夫々制御される静止ス
イッチを有する単相半ブリッジ形インバータのブロック
図、第２ａ図乃至第２ｒ図は負荷端子電圧に対し負荷電
流が遅延する場合の第１図による回路の異なフた信号波
形を示す図、第３ａ図乃至第３ｒ図は負荷端子電圧に対
し負荷電流が進む場合の第２ａ図乃至第２ｒ図と同様の
信号波形図、第４図は第１図の装置の負荷電流が０とな
る時点を検出する検出回路に使用しうる電流符号決定回
路の実施例を示す図、第５図は位相差決定回路の実施例
を示す図、第６図は本発明によるブリッジ構成を示す図
、第７ａ図乃至第７ｑ図、第８ａ図乃至第８ｑ図、第９
ａ図乃至第９ｑ図は出力調整をパルス幅変調で行う場合
の負荷電流と負荷電圧間の位相差について、第６図の回
路における信号波形を示す図である。 ２２・・・制御段、２８・・・検出回路、３０，３２゜
３６・・・演算増幅器。 出願人代理人　　佐　　藤　　−雄 Ｆｉｇ４ Ｆｉｇ　５ 「ｎ（Ｎ　　　　　　　　　ぐ−一 φ〈　　　　φく

Claims (1)

  1. 【特許請求の範囲】 １、負荷（Ｚ）に接続する２個の出力電極と少なくとも
    １個の制御電極を有しオンまたはオフ状態となるように
    上記制御電極に異なった極性の電圧信号（Ｂ１、Ｂ２、
    Ｂ３、Ｂ４）を加えることにより制御可能な単方向性の
    少なくとも１個の出力半導体素子（Ｔ１、Ｔ２、Ｔ３、
    Ｔ４）と、上記出力電極間に逆方向並列となったダイオ
    ード（Ｄ１、Ｄ２、Ｄ３、Ｄ４）と、ターンオン指令お
    よびターンオフ指令に夫々対応する２つの状態の制御信
    号（Ｓ１、Ｓ２、Ｓ３、Ｓ４）を供給する制御段（２２
    ）とを有し、上記制御電極に接続する出力と上記制御段
    （２２）に接続する第１入力を有する論理ＡＮＤゲート
    （２４、２６）を特徴として有し、このＡＮＤゲートの
    第２入力は上記負荷（Ｚ）の電流（ＩＺ）が零になる時
    点を検出する検出回路（２８）に接続し、上記半導体素
    子の状態の内の一方へのスイッチングが関連する制御信
    号により制御され、他方の状態へのスイッチングは上記
    負荷の電流が上記制御信号からのターンオン指令のある
    とき零となったときに行われるごとくなった静止開閉制
    御装置。 ２、前記検出回路（２８）は電流の符号を表わす信号（
    Ａ１、Ａ２）を負荷電流（ＩＺ）零時に供給するごとく
    なった請求項１記載の装置。 ３、前記検出回路（２８）は負荷電流（ＩＺ）が正また
    は０のとき第１信号（Ａ１）を供給し、そしてまたは負
    荷電流（ＩＺ）が負または０のとき第２信号（Ａ２）を
    出すごとくなった請求項２記載の装置。 ４、前記検出回路（２８）は前記負荷の端子電圧（ＶＺ
    ）と電流（ＩＺ）の間の位相差を表わす信号（φ１、φ
    ２、＠φ１＠、＠φ２＠）を出すごとくなった請求項１
    記載の装置。 ５、前記検出回路（２８）は前記端子電圧（ＶＺ）が正
    または０であって負荷電流（ＩＺ）が負のとき第１信号
    （φ１）を、電圧（ＶＺ）が負または０であって負荷電
    流（ＩＺ）が正のとき第２信号（φ２）を出すごとくな
    った請求項４記載の装置。 ６、前記半導体素子（Ｔ１、Ｔ２、Ｔ３、Ｔ４）の出力
    電極に並列接続するコンデンサ（Ｃ１、Ｃ２、Ｃ３、Ｃ
    ４）により形成されるスイッチング補助回路を有する請
    求項１記載の装置。 ７、直流電源電圧端子上にブリッジ回路の半分を形成す
    るように配置されて負荷（Ｚ）に接続する２個の直列接
    続された静止スイッチ（Ｔ１、Ｄ１：Ｔ２、Ｄ２）を有
    し、夫々の静止スイッチが請求項１記載の制御装置に関
    連づけられており、前記制御段（２２）が上記両静止ス
    イッチに共通となって第１および第２相補制御信号（Ｓ
    １、Ｓ２またはＳ３、Ｓ４）を出すようになっており、
    前記検出回路（２８）は負荷電流が０になったときを表
    わす第１信号（Ａ１または＠φ１＠）および第２信号（
    Ａ２または＠φ２＠）を出すようになっており、上記第
    １信号（Ｓ１、Ａ１または＠φ１＠）は一方の静止スイ
    ッチ（Ｔ１、Ｄ１）に関連するＡＮＤゲート（２４）の
    入力に加えられ、第２信号（Ｓ１、Ａ２または＠φ２＠
    ）は他方の静止スイッチ（Ｔ２、Ｄ２）に関連するＡＮ
    Ｄゲート（２６）の入力に加えられることを特徴とする
    静止コンバータ。 ８、ブリッジ回路として配置された４個の静止スイッチ
    （Ｔ１、Ｄ１：Ｔ２、Ｄ２：Ｔ３、Ｄ３：Ｔ４、Ｄ４）
    を有し、このブリッジ回路が請求項７記載の２つの半ブ
    リッジ回路により形成され、これら４個の静止スイッチ
    に共通の制御段（２２）がこれら静止スイッチの夫々に
    関連するＡＮＤ回路の第１入力に夫々第１、第２、第３
    、第４制御信号（Ｓ１、Ｓ２、Ｓ３、Ｓ４）を供給し、
    負荷電流が０となったときを検出する共通の検出回路（
    ２２）の第１出力信号（Ａ１または＠φ１＠）が第１半
    ブリッジ回路の静止スイッチの一方（Ｔ１、Ｄ２）に関
    連するＡＮＤ回路の一方の入力と他方の半ブリッジ回路
    のそれに対向する静止スイッチ（Ｔ４、Ｄ４）とに供給
    され、上記共通検出回路（２２）の第２出力信号（Ａ２
    または＠φ２＠）が第１半ブリッジ回路の他方の静止ス
    イッチ（Ｔ２、Ｄ２）に関連するＡＮＤ回路の第２入力
    と第２半ブリッジ回路のそれに対向する静止スイッチ（
    Ｔ３、Ｄ３）とに供給されることを特徴とする静止コン
    バータ。 ９、前記第１半ブリッジ回路の静止スイッチの一方（Ｔ
    １、Ｄ２）の第１制御信号（Ｓ１）は第２半ブリッジ回
    路のそれに対向する静止スイッチ（Ｔ４、Ｄ４）の第４
    制御信号（Ｓ４）と同一であり、第１半ブリッジ回路の
    他方の静止スイッチ（Ｔ２、Ｄ２）の、第１制御信号（
    Ｓ１）に対し相補関係にある第２制御信号（Ｓ２）は第
    ２半ブリッジ回路の他方の静止スイッチ（Ｔ３、Ｄ３）
    の第３制御信号（Ｓ３）と同一であり、出力調整がこれ
    ら制御信号の周波数変化により行われるごとくなったこ
    とを特徴とする請求項８記載の静止コンバータ。 １０、前記半ブリッジ回路の一方の静止スイッチの第３
    および第４制御信号（Ｓ３、Ｓ４）は、コンバータ出力
    のパルス幅変調による調整を行うために、他方の半ブリ
    ッジ回路の静止スイッチの第１および第２制御信号（Ｓ
    １、Ｓ２）に対し可調整の幅（θ）だけオフセットされ
    ていることを特徴とする請求項８記載のコンバータ。
JP63310976A 1987-12-09 1988-12-08 静止開閉制御装置 Pending JPH01252177A (ja)

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