JP3689130B2

JP3689130B2 - ドライバ回路

Info

Publication number: JP3689130B2
Application number: JP27383394A
Authority: JP
Inventors: ヘッスルヴェルナー; グリュンドルアンドレアス; ホフマンベルンハルト
Original assignee: グリュンドルウントホフマンゲーエムベーハー，ゲゼルシャフトフュアエレクトロテクニッシェエントヴィックルンゲン
Priority date: 1993-11-08
Filing date: 1994-11-08
Publication date: 2005-08-31
Anticipated expiration: 2020-08-31
Also published as: EP0652639A2; EP0652639A3; US5563536A; EP0652639B1; DE59409611D1; DE4338083C1; JPH07193481A

Description

【０００１】
【産業上の利用分野】
本発明は、電力出力部のためのドライバ回路に関する。用いられた電力出力部はトリガクロック周波数が高いパワーＭＯＳＦＥＴか、あるいは、大電力を高速にスイッチングするスイッチングモードで動作し、電力消費ができる限り小さいパワーＩＧＴＢのいずれかである。このようなドライバ回路は周知であり、工場で採用されている。基本的には、本発明は、ＦＥＴ入力を有する任意の電力出力部として用いることができる。
【０００２】
なお、本明細書の記述は本件出願の優先権の基礎たるドイツ国特許出願第Ｐ４３３８０８３．２号の明細書の記載に基づくものであって、当該ドイツ国特許出願の番号を参照することによって当該ドイツ国特許出願の明細書の記載内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】
慣用のドライバ回路には次のような問題点がある。すなわち、ドライバ回路の入力接続とドライバ回路の出力接続の間の遅延時間が比較的長く、干渉時の応答時間が比較的長く、最小"0" 禁止時間を充分短く調整することができず、クロック周波数のデュティサイクルレンジが有限であるという問題点がある。
【０００４】
ドイツ国出願公告ＤＥ３６１１４８３２Ｃ２号には、入力コイルのコモンと、出力コイルのコモンが共通でなく、出力コイルは入力コイルから離間してあってスイッチング動作をし、ディジタル入力信号から出力信号を生成する信号伝送回路が記載されている。入力コイルと出力コイルは、入力信号に応じた出力信号が出力コイルの端子に供給されるように離間されている。この回路は充分な電力を供給し、同時に、スイッチング動作回数が少ない。
【０００５】
ドイツ国出願公開ＤＥ２９１２６９３Ａ１には、パルスから電位を分離するための変圧器を用いたバッファアンプが記載されている。バッファアンプは供給電流と信号電流を正確に分離するように設計されている。
【０００６】
ドイツ国出願公開ＤＥ２１０３０９１Ａ１には、トランジスタ・チョッパ・モジュレータが記載されており、このモジュレータは、干渉を最小にするため、変圧器のコアに１次巻線と２次巻線が互いに近接させて捲いてある。前記モジュレータでは疑似信号は生じない。
【０００７】
ドイツ国出願ＤＥ２５２５７４１Ｂ２号には、変圧器のコアに、１次巻線と２次巻線を２本の撚線(entwined wire) として捲いてあり、かえって複雑になった変圧器を備えたクロックパルスシステムが記載されている。記載されている編成により、タイミングをとった２つの互いに対称のパルス信号を生成し分配することができ、これらのパルス信号はＤＣ成分がない。
【０００８】
Patent Abstract of Japan, Sect.E, vol.2 (1978) No.145 (E-75)、すなわち、特公昭53-112048 号には、１以上の巻線を有し、サンプルホールド回路を有し、コアが飽和した変圧器により、干渉のないアナログ出力信号を供給する信号分離回路が記載されている。
【０００９】
Patent Abstract of Japan, Sect.E, vol.6 (1982) No.205 (E-136) 、すなわち、特開昭57-113606 号には、制御手段に信号を転送するのに用いられる非接地増幅回路が記載されている。サンプリング期間と位相は励磁電流がゼロになるように調整される。このように調整することにより、変圧器と簡単な回路を用いて精度を高くすることができる。
【００１０】
Patent Abstract of Japan, Sect.E, vol.12 (1988) No.124 (E-601)、すなわち、特開昭62-250704 号に非接地型電圧検知器が示されている。この電圧検知記は、部品点数は少ないが、回路の信頼性が向上している。インバータの出力信号を、接地型増幅器を駆動する駆動信号として直接用いている。
【００１１】
そのため、本発明の目的は、信号伝送遅延時間を短くすることができ、信号クロック周波数帯域が広く、動作の安定性がより高いドライバ回路を提供することにある。
【００１２】
【課題を解決するための手段】
電圧供給部により供給された動作電圧が予め定めた値未満になると、低電圧検知部はパワードライバの駆動を禁止するので、パワー出力部を駆動するための駆動信号は、常に、後者が線形な動作状態に到達しないようにされる。
【００１３】
パワードライバの駆動を禁止する大電流検知部を用いて、パワー出力部の（ＭＯＳＦＥＴ出力部に関しては）ドレイン−ソース電圧か、あるいは、（ＩＧＢＴ出力部に関しては）コレクタ電圧が予め定めた値を超えたとき、パワー出力部がオーバロードすることがないようにして、効率的に、パワー出力部が故障しないようにする。
【００１４】
入力部は、駆動信号を供給する高周波信号伝送用の変圧器を備えている。この変圧器により、駆動の下限はＤＣ信号範囲であり、その上限はＭＨｚの範囲である。このような変圧器により、デューティサイクルが０％−１００％である入力信号を伝送することができる。
【００１５】
高速動作をするパワー素子を用いて、干渉を禁止するため、変圧器は１次側および／または２次側がシールドされている。このようにシールドした変圧器は、特に、ラジアル方向にスロットを設けた金属層を有する（ドーナツ型の）リングコアにすることができ、
本発明に係るドライバ回路の駆動回路は、遅延することなく、駆動信号を供給することができる駆動信号をストアするメモリを備えており、できる限り小さい駆動用変圧器を備えている。このメモリは、レベルが制御される２つのインバータにより構成されたフリップフロップであるのが好ましい。
【００１６】
好ましい実施態様では、電圧供給部は、高周波電力を供給することができる電力を伝送するための変圧器を備えている。高周波電力を供給するようになっているので、非常に小さい変圧器を用いることができ、他方、ドライバ回路に充分な電圧を供給することができる。
【００１７】
充分な電圧の供給は、０．５ＭＨｚないし５ＭＨｚ（１．５ＭＨｚが好ましい）の範囲の周波数を有する電力信号を変圧器が伝送したときに行われる。
【００１８】
個々の電力信号は方形のパルス列が好ましく、このパルス列は発振器により駆動される増幅部により、変圧器に供給される。
【００１９】
変圧器は１次側および／または２次側がシールドされており、干渉が小さく、電力が供給される。その上、このように設計された変圧器により、本発明では、隣接するスイッチング回路には、駆動信号に起因する干渉信号が侵入しない。実際には、この変圧器はセットアップと構造が入力部の変圧器と同一である。
【００２０】
パワー出力部を（より高温で）できる限り干渉することなく動作させるのは、駆動信号が正のレベルと負のレベルの間を行ったり来りするときに、有効である。このため、電圧供給部は正の電圧と負の電圧を供給する必要がある。例えば、レギュレータ１２Ｖ電流源に接続された、本発明に係るドライバ回路を動作させることも可能である。というのは、必要な動作電圧レベルはレギュレータから特定の電圧供給部により生成されるからである。これは、モービルユース（電気駆動の乗り物等）に特に有効である。
【００２１】
低電圧検知部は調整可能なヒシスリシス曲線を有する比較器を備えているのが好ましい。比較器を備えていると、装置全体（パワー出力部を有するドライバ回路）を広い範囲で安全に動作させることができる。
【００２２】
この比較器は、特に、インバータが直列に接続されており、ループバックされている。この比較器の出力端子には、予め定めた降伏電圧（ツェナー電圧）を有するツェナーダイオードが接続されている。
【００２３】
このように構成された比較器の特徴は、ＣＭＯＳインバータの場合、スイッチングポイントに到達すると直ちに、インバータはスイッチングモードでなくなるが、線形モードになる点にある。その結果、電流消費が著しく増大（約３５ｍＡ）する。スイッチングポイントでは、動作電圧が上昇したとき、さらに、電力が供給される。この比較器は、動作電圧が前記負荷に対してさらに増大する場合に、トグル動作を行う。その結果、駆動信号はイネーブルにされる。同時に、比較器の電流消費が再び１ｍＡに降下する。干渉がある場合には、回路の電流消費が増大するので、さらに、電圧が降下し、その結果、スイッチングポイントに、さらに急速であるが安全に到達する。スイッチングポイントを超えた場合には、電流消費は正規の値（ＩＣ４の場合は約１ｍＡ）に戻る。
【００２４】
好ましい実施例では、電圧供給部により供給される動作電圧の１つが予め定めた値未満になると、低電圧検知部は駆動回路をディセーブルにする信号を出力する。
【００２５】
大電流検知部は、パワー出力部のドレイン−ソース電圧、またはコレクタ電圧が予め値を超えたとき、駆動回路をディセーブルにする禁止信号を出力信号を出力するインバータを備えているのが好ましい。
【００２６】
特に、インバータは禁止信号を、この場合は、入力部のメモリに供給する。
【００２７】
大電流検知部はその入力側にＲＣ回路網を有し、スイッチオンされたとき、このＲＣ回路網により、大電流検知部の応答を遅延させる。このように構成したので、パワー出力部全体を導通させることができる。
【００２８】
好ましくは、ＲＣ回路網は、スイッチオンされた後、１００ｎｓ未満だけ遅延させた後、大電流検知部が禁止信号を供給することができるように構成されている。
【００２９】
ドライバ回路の好ましい実施例は、繰り返し禁止部を有し、この繰り返し禁止部は、大電流検知部のインバータの禁止信号による入力部ディセーブルのキャンセルを禁止する。そのため、パワー出力部のパワートランジスタをスイッチオフさせることができ、予め定めた期間の間、再びスイッチオンされるのを禁止させることができる。短絡された場合は、熱的なオーバロードをセーフガードする。大電流検知部の応答速度が早いので、短絡された場合は、慣用のｄｉ／ｄｉリミッタチョークコイルを破棄することができる。
【００３０】
好ましくは、直列接続された２つのＣＭＯＳ単安定マルチバイブレータ（monoflop）を用いて、ダブルパルス禁止が行われる。その結果、禁止期間が数秒の範囲になる。
【００３１】
ＭＯＳＦＥＴ出力部をパワー出力部として用いたとき、パワードライバは並列接続した複数のインバータを有するのが好ましい。これらインバータの出力は２つのドライバトランジスタに結合される。これらドライバトランジスタはパワー出力部の入力端子を駆動するのに必要な信号を生成する。
【００３２】
本発明は、パワーＭＯＳＦＥＴを有するパワー出力部として用いることができ、しかも、パワーＩＧＢＴを有するパワー出力部として用いることができる。本発明は、調整すべきパワー出力部を駆動するパワー出力部のみである。ＭＯＳＦＥＴとＩＧＢＴの主に相違する点は、ＭＯＳＦＥＴに対して、ＩＧＢＴは、並列に接続することができない点である。その上、ＩＧＢＴは正温度特性サーミスタがなく、ゲート電圧を高くする必要があり、しかも、入力キャパシタンスを非常に大きくする必要がある。
【００３３】
ＩＧＢＴ出力部をパワー出力部として用いるとき、パワードライバ部はレベル変換部を有し、異なる動作レベルで動作する少くとも、２つのインバータＩＣを有する。２つのインバータＩＣの出力は、それぞれ、パワー出力部の入力端子を駆動するのに必要な信号を供給するドライバトランジスタに結合される。
【００３４】
ドライバトランジスタは、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴにより構成されたハーフブリッジを備えているのが好ましい。パワードライバは、駆動信号を遅延させるための少なくとも１つの（遅延時間が約２０ｎｓの）遅延回路を備えているのが好ましい。従って、ＭＯＳＦＥＴハーフブリッジの短絡を回避することができる。
【００３５】
ＭＯＳＦＥＴハーフブリッジは、Ｂモード動作時に、エミッタホロワーに結合される２つの相補型バイポーラＰＮＰまたはＮＰＮパワートランジスタであって、ＩＧＢＴパワー出力部を駆動する駆動信号を供給するパワートランジスタを制御する。
【００３６】
このようなパワードライバは、動作時の損失が非常に小さく、最大および最小＋／−１２Ｖの容量性負荷出力電流と、最大および最小＋／−２０Ｖゲート電圧を、パワー出力部に入力するための入力信号として供給することができる。
【００３７】
従って、本発明に係るドライバ回路により、次のような効果を奏することができる。このようなドライバ回路は実際のサイズは小さく、製造コストが低い。インバータは、全て、電力消費の少ないＣＭＯＳインバータにすることができる。パワー出力部の信号入力端子から駆動入力端子までの伝播時間は、極端に短く、ＭＯＳＦＥＴ出力部の場合は、１００ｎｓの範囲であり、ＩＧＢＴ出力部の場合は、約１５０ｎｓないし１８０ｎｓの範囲である。ＭＯＳＦＥＴ出力部の場合、複数の同様の出力部を並列に同時に駆動することが可能である。本発明に係る並列駆動される複数のドライバ回路の伝播時間の差は非常に小さい。伝播時間は１３ｎｓの範囲にある。このことは、完全なパワースイッチアセンブリ（パワー出力部を有するドライバ回路）を、非常に小さいチョークコイルにより並列に接続することができることを意味する。電圧が印加されず、従って、ドライバ回路とパワー出力部をスイッチオンまたはスイッチオフするシーケンスが所望のシーケンスにすることができた場合でさえ、パワー出力部は低インピーダンス駆動されることになる。電圧変動のトレランス（ｄｕ／ｄｔトレランス）は非常に高い。
【００３８】
本発明に係るドライバ回路であって、ＩＧＢＴ出力部用に設計されているドライバ回路では、１００μＦを超える容量の入力容量を有する非常に強力なＩＧＢＴパワー出力部を５０ｋＨｚを超えるクロック周波数で動作をさせることができるという利点を有する。ＩＧＢＴ出力部の駆動入力端子の電圧降下率は、１００μＦ／１オームの負荷で、１００Ｖ／μｓである。
【００３９】
ＩＧＢＴのスイッチングはＭＯＳＦＥＴより非常に遅いので、追加の伝播時間と遅延時間は負の影響は伴わない。
【００４０】
本発明の他の効果は図面を参照することにより実施例から明かである。
【００４１】
【実施例】
以下、図面を参照して本発明の実施例を詳細に説明する。
【００４２】
図１は図示しないＭＯＳＦＥＴパワー出力部を駆動するドライバ回路を示すブロック図である。これは、本出願日以前の例えばドイツ特許出願ＤＥ４２３０５１０．１に記載されているものである。
【００４３】
ドライバ回路１０は、パワードライバ２０と、電圧供給部３０と、パワードライバ２０を駆動する駆動回路４０と、低電圧検知部５０と、大電流検知部６０と、繰り返しパルス禁止部７０とを備えている。
【００４４】
駆動回路４０は入力部９０とメモリ８０を含む。
【００４５】
ドライバ回路１０には、ディジタル制御信号が入力端子１２を介して供給されている。ディジタル制御信号の周波数の下限は、実質的にＤＣ電圧信号範囲内にあり、その上限は１Ｈｚ−２Ｈｚの範囲内にある。入力信号のパルスデューティ比は０％と１００％の間にすることができる。
【００４６】
電圧供給部３０には＋１２ＶＤＣ電圧が供給されている。ドライバ回路を動作させるのに必要な正負の電圧は１２ＶＤＣ電圧から電圧供給部３０により生成される。
【００４７】
パワードライバ２０は、パワー出力部に接続されるゲート端子Ｇとエミッタ端子Ｅを備えている。大電流検知部６０はドレイン端子Ｄを含む。ドレイン端子Ｄはパワー出力部に接続される。
【００４８】
パワードライバ２０は、駆動回路４０のメモリ８０により駆動される。次の（１）ないし（３）の場合にのみ、すなわち、（１）パワー出力部がドレイン電流を消費し過ぎたため、大電流検知部６０が禁止信号をメモリ８０に供給しない場合、（２）電圧供給部の動作電圧のうちの少なくとも１つが予め定めたレベル未満になったため、低電圧検知部５０が禁止信号をメモリ８０に供給しない場合、（３）大電流検知部６０により検知された大電流状態が以前に生じて、繰り返しパルス禁止部７０に設定された予め定めた時間が満了した場合、メモリ８０により駆動信号が伝送される。
【００４９】
メモリ８０には、入力部９０により入力信号が供給される。入力部９０の出力端子のコモンと入力端子のコモンは共通ではない。
【００５０】
ついで、これは、電圧供給部３０により生成された動作電圧に供給される。ここのユニットを動作させるため、電圧供給部３０は正負の動作電圧（ＩＧＢＴに対しては＋１５Ｖ，＋２０Ｖ，−２０Ｖ；ＭＯＳＦＥＴに対しては−５Ｖ）を生成する。これらの動作電圧の基準電圧は、外部＋１２Ｖ供給電圧の基準電圧と共通ではない。
【００５１】
図２は図１に示すドライバ回路１０を詳細に示す回路図である。ＣＭＯＳ集積回路（インバータ、ドライバ、発振器、単安定マルチバイブレータ(monoflop)）が用いられている。
【００５２】
電圧供給部３０は発振器ＩＣ２であり、発振器ＩＣ２のクロック周波数は、抵抗Ｒ１およびコンデンサＣ２により、０．５ＭＨｚないし１．５ＭＨｚの範囲に設定されており、１．５ＭＨｚが好ましい。発振器ＩＣ２は方形のパルスのパルス列を供給する。このパルス列により、２つのドライバ・トランジスタＴ１，Ｔ２により構成された増幅部が駆動される。この増幅部は相補エミッタホロワーとして接続される。
【００５３】
トランジスタＴ１，Ｔ２のそれぞれのコレクタ端子は、１２ＶＤＣ電圧源（正電極とグランド）に接続されており、直列接続された電解コンデンサＣ３，Ｃ４に並列に接続されている。変圧器ＴＲ２の１次巻線は、電解コンデンサＣ３，Ｃ４の節点と、２つのドライバトランジスタＴ１，Ｔ２のエミッタとの間に接続されている。
【００５４】
変圧器ＴＲ２はフェライトリングコア変圧器であり、１次側と２次側がそれぞれシールドされている。シールドは、フェライトコアの回りのリングコアの回りに設けた金属製ジャケットにより行っている。シールドはグランドに接続されており、個々の巻線の直下に、ラジアル方向にスロットを設けた円環体が設けてある。
【００５５】
変圧器ＴＲ２は２次巻線Ｎ１，Ｎ２がそれぞれセンタタップしてあり、巻線Ｎ１はダイオードＤ１，Ｄ２に接続してあり、巻線Ｎ２は２つのダイオードＤ３，Ｄ４に接続してあり、単相全波整流器が構成されている。各単相全波整流器の出力は、平滑用の電解コンデンサＣ５，Ｃ６に結合されており、ツェナーダイオードＤ５，Ｄ６が電解コンデンサＣ５，Ｃ６に並列にそれぞれ接続されている。
【００５６】
ツェナーダイオードＤ５，Ｄ６の降伏電圧により、電圧供給部３０の正負の動作電圧（＋１２Ｖ，−５Ｖ）が一定に保たれる。
【００５７】
入力部９０は変圧器ＴＲ１を備えており、１次側の一方の端子には直流阻止コンデンサＣ９が接続してあり、コンデンサＣ９の他方の端子と１次側の他方の端子は、ドライバ回路１０が接続してある。変圧器ＴＲ１（後程、図５および図６を参照して詳細に説明する）も、フェライトリングコア変圧器であり、１次側と２次側にそれぞれ金属製ジャケットによりシールドがしてある。金属製ジャケットはグランドに接続してあり、フェライトコアの回りに設けてあり、個々の巻線の直下に、ラジアル方向にスロットに設けた円環体が設けてある。
【００５８】
抵抗Ｒ４は変圧器ＴＲ１の２次側に並列に接続してある。変圧器ＴＲ１の２次側の一方の端子は、抵抗Ｒ３を介して負の動作電圧に接続されており、変圧器ＴＲ１の２次側の他方の端子は、コンデンサＣ８を介して負の動作電圧に接続されている。変圧器ＴＲ１の２次側の一方の端子は、抵抗Ｒ２を介してインバータＩ１の出力端子に接続されている。変圧器ＴＲ１の２次側の他方の端子は、インバータＩ２の入力端子に接続されている。インバータＩ１の入力端子はインバータＩ２の入力端子に接続してあり、このように電流を流すことにより、メモリ・フリップフロップ９２の出力を生成する。メモリ・フリップフロップ９２は変圧器ＴＲ１を介して供給された入力信号を一時的にストアする。
【００５９】
パワードライバ部２０は２段になっている。１段目は並列に接続した７つのＣＭＯＳインバータＩ３−Ｉ９により構成され、ＣＭＯＳインバータＩ３−Ｉ９の入力はメモリ・フリップフロップ９２の出力端子に接続されている。１段目のインバータの数は厳密なものではなく、増減することができる。エッジスロープレート(edge slope rate) が適正であって、２段目を駆動するのに充分な出力を供給することだけが重要なことである。２段目は相補エミッタホロワーとして接続されている２つのドライバ・トランジスタＴ３，Ｔ４により構成されている。パワー出力部のゲート端子である端子Ｇは、２つのドライバ・トランジスタＴ３，Ｔ４の２つのエミッタ端子の間を接続する線である。
【００６０】
低電圧検知部５０は２つの直列接続したインバータＩ１０，Ｉ１１により構成されている。インバータＩ１１の出力は、抵抗Ｒ１０を介してインバータＩ１０の入力端子にフィードバックされている。分圧回路はインバータＩ１０の入力側に抵抗Ｒ１２を介して配置してある。分圧回路は抵抗Ｒ１１と、ツェナーダイオードＤ１１と、コンデンサＣ１４とによりなり、抵抗Ｒ１１の一方の端子が正の動作電圧に接続され、抵抗Ｒ１１の他方の端子とコンデンサＣ１４の一方の端子が接続されており、コンデンサＣ１４の他方の端子が負の動作電圧に接続されている。ツェナーダイオードＤ１１が非導通方向にコンデンサＣ１４に並列に接続されている。電解コンデンサＣ１３は一方の端子が正の動作電圧に接続され、他方の端子が負の動作電圧に接続されている。
【００６１】
インバータＩ１０，Ｉ１１は、フィードバック抵抗Ｒ１０により、リニア動作モードで動作する。ツェナーダイオードＤ１１に印加される電圧がツェナー電圧に到達すると、すなわち、正負の動作電圧と、抵抗Ｒ１１により定まる分圧との比がツェナー電圧に到達すると、正および／または負の動作電圧が減少するので、インバータＩ１０の入力端子の入力電圧が変化し、インバータＩ１０，Ｉ１１のスイッチオーバ・ポイントに到達する。フィードバック抵抗Ｒ１０があるので、インバータＩ１０，Ｉ１１での電流消費が増加し、その結果、電力（３５mA）の供給が行われる。電力の供給が足りない場合は、動作電圧がさらに低下し、その結果、インバータＩ１０，Ｉ１１はそれぞれのスイッチングポイントを超えることになる。そして、禁止信号がメモリ８０に供給され、インバータＩ１０，Ｉ１１の電流消費が再び（約１mAまで）減少する。
【００６２】
インバータＩ１１の出力はトランジスタＴ６のベースに供給される。トランジスタＴ６のコレクタは正の動作電圧に接続されており、そのエミッタは結合回路(combining circuit) １２０に接続されている。結合回路１２０は禁止信号をメモリ８０に結合するものである。
【００６３】
結合回路１２０の入力側には、直列接続された抵抗Ｒ９と抵抗Ｒ８があり、抵抗Ｒ８が負の動作電圧に接続されており、抵抗Ｒ９と抵抗Ｒ８により分圧回路が構成されている。トランジスタＴ５のベースは、抵抗Ｒ９と抵抗Ｒ８の節点に接続されており、エミッタは負の動作電圧に接続され、コレクタはダイオードＤ８のカソードに接続されている。ダイオードＤ８のアノードは、メモリ８０のインバータＩ２の入力端子に接続されている。
【００６４】
大電流検知部６０はインバータＩ１３であり、インバータＩ１３の入力端子は２つのダイオードＤ１２，Ｄ１３のアノードに、抵抗Ｒ１４およびＲ１５により構成された分圧回路を介して接続されている。さらに、ダイオードＤ１２，Ｄ１３のアノードは、抵抗Ｒ１３を介して正の動作電圧に接続されており、コンデンサＣ１６を介して負の動作電圧に接続されている。ダイオードＤ１３のカソードは、パワー出力部のドレイン−ソース電流を検知するセンサである。他方、ダイオードＤ１３のアノードは、トランジスタＴ３，Ｔ４のゲート電圧またはエミッタ出力電圧を検知する。
【００６５】
パワー出力部のドレイン−ソース電圧が予め定めた値を超えると直ちに、インバータＩ１３は出力状態が変化し、入力部のメモリ９２を、ダイオードＤ７を介して禁止する。
【００６６】
ＲＣ回路網Ｒ１３−Ｃ１６により、大電流検知部の応答が遅延される。その結果、パワー出力部は、メモリ９２を禁止することができる前に、全体が導通状態になり、それ以上、駆動信号を伝送することができなくなる。このため、ＲＣ回路網Ｒ１３−Ｃ１６は、約１００nsだけ応答を遅延させるように設計されている。
【００６７】
繰り返しパルス禁止部７０は、２つの単安定マルチバイブレータＭ１，Ｍ２が直列に接続されており、単安定マルチバイブレータＭ１は大電流検知部６０の出力端子にも接続されている。単安定マルチバイブレータＭ１の時定数はＲＣ回路Ｒ６−Ｃ１０により決定される。単安定マルチバイブレータＭ１の出力は単安定マルチバイブレータＭ２の入力端子に結合されるとともに、結合回路１２０にダイオードＤ９を介して結合される。結合回路１２０にて、メモリ８０への禁止信号が結合される。単安定マルチバイブレータＭ２の時定数はＲＣ回路Ｒ７−Ｃ１１により決定される。単安定マルチバイブレータＭ２の出力は結合回路１２０にダイオードＤ１０を介して結合される。
【００６８】
ドライバ回路の例を図３および図４に示す。図３および図４に示すドライバ回路と、図１および図２に示すドライバ回路との相違する点は、ＩＧＢＴトランジスタにより構成されたパワー出力部に、ドライバ回路を設けた点である。このようなパワー出力部を駆動するには、駆動信号のレベルを＋／−２０Ｖのレベルにすることが必要である。図３に示すレベルコンバータ１５０には、メモリ８０から駆動信号が供給されている。レベルコンバータ１５０の後段にはパワードライバ１６０が設けてある。
【００６９】
図１に示すドライバ回路は図３に示すドライバ回路に対応する。図２に示す回路と図４に示す回路は実質的に同一である。
【００７０】
ＩＧＢＴを有するパワー出力部を駆動するため、電圧を＋／−２０Ｖ変化させるには、メモリ９２の出力信号が、インバータＩＣ７，ＩＣ８を直列接続した２つのドライバ回路にそれぞれ供給される。インバータＩＣ７のドライバは、グランド電圧に対して＋２０Ｖの電圧で動作し、インバータＩＣ８はグランド電圧に対して−２０Ｖの電圧で動作する。動作電圧はそれぞれ個々のツェナーダイオードＤ１７，Ｄ１５により安定化される。ツェナーダイオードＤ１７，Ｄ１５はそれぞれコンデンサＣ１８，Ｃ１４が並列に接続されている。
【００７１】
メモリ９２の出力信号のレベルを調整するため、メモリ９２の出力信号は、抵抗Ｒ１３，Ｒ１４，Ｒ１５により構成された分圧回路に供給される。メモリ９２の出力信号は抵抗Ｒ１４と抵抗Ｒ１５の節点に供給される。抵抗Ｒ１５の他の端子はインバータＩＣ７に接続されている。インバータＩＣ７の出力は、並列に接続した５つのインバータのそれぞれの入力端子に、抵抗Ｒ１９と、この抵抗Ｒ１９に並列に接続したダイオードＤ１８と、グランドに接続したコンデンサＣ１９とにより構成された遅延回路を介して接続されている。
【００７２】
抵抗Ｒ１３と抵抗Ｒ１４の節点は、インバータＩＣ８に接続されている。インバータＩＣ８の出力は、ＩＣ８と関係する、並列に接続した５つのインバータのそれぞれの入力端子に、抵抗１６と、この抵抗１６に並列に接続したダイオードＤ１６と、グランドに接続したコンデンサＣ１５とにより構成された遅延回路を介して接続されている。
【００７３】
インバータＩＣ７およびＩＣ８に関係する、並列接続した５つのインバータは、それぞれ、ｎＭＯＳＦＥＴＴ６とｐＭＯＳＦＥＴＴ５のゲート端子に接続されている。ＭＯＳＦＥＴＴ５，Ｔ６はハーフブリッジ(half bridge) を構成し、２つのバイポーラトランジスタＴ７，Ｔ８のプッシュプル段を駆動する。トランジスタＴ７，Ｔ８は図２に示すように接続されている。遅延回路はそれぞれ時定数が約２０ｎｓであり、ＭＯＳＦＥＴＴ５，Ｔ６により構成されたハーフブリッジの短絡を防止する。
【００７４】
図５ないし図８は駆動信号または電圧供給のため変圧器の詳細を示す図である。フェライトリングコア変圧器のシールドは、いずれの場合も、フェライトリングコアに設けた金属製ジャケットＭにより行われる。変圧器の個々の巻線Ｎは、それぞれ、フェライトリングに対してシールドされている。シールドはラジアル方向にスロットが設けてあって、巻線の短絡を防止する。
【００７５】
金属製ジャケットＭはそれぞれグランドに接続した個々の回路内に設けてある。
【図面の簡単な説明】
【図１】ＭＯＳＦＥＴパワー出力部を駆動するドライバ回路を示すブロック図である。
【図２】図１に示すＭＯＳＦＥＴパワー出力部を駆動するドライバ回路の電気回路図である。
【図３】ＩＧＢＴ出力部を駆動するドライバ回路を示すブロック図である。
【図４】図３に示すＩＧＢＴ出力部を駆動するドライバ回路の電気回路図である。
【図５】入力部に対する変圧器の電気回路図である。
【図６】図５に示す平面図である。
【図７】パワー出力部に対する変圧器の電気回路図である。
【図８】図７に示す変圧器の平面図である。
【符号の説明】
１０ドライバ回路
１２入力端子
２０パワードライバ
３０電圧供給部
４０駆動回路
５０低電圧検知部
６０大電流検知部
７０繰り返しパルス禁止部
８０メモリ

Claims

ＭＯＳＦＥＴ又はＩＧＢＴパワー出力部のドライバ回路（１０）であり、
前記ＭＯＳＦＥＴ又はＩＧＢＴパワー出力部を駆動するパワードライバ（２０）と、
入力部（９０）を有する駆動回路（４０）であって、前記パワードライバ（２０）を駆動する駆動回路（４０）と、
電圧供給部（３０）と、
前記入力部（９０）内の第１手段（ＴＲ１）であって、入力信号が入力される第１手段（ＴＲ１）と、
前記ＭＯＳＦＥＴ又はＩＧＢＴパワー出力部のドレイン−ソース電圧またはコレクタ電圧が予め定めた値を超えたとき、前記パワードライバ（２０）の駆動を禁止する大電流検知部（６０）と
を有するドライバ回路（１０）であって、
前記電圧供給部（３０）は、個別に電力を供給するための第２手段（ＴＲ２）を備え、
前記大電流検知部（６０）は、前記ＭＯＳＦＥＴ又はＩＧＢＴパワー出力部のドレイン−ソース電圧またはコレクタ電圧が予め定めた値を超えたとき、前記駆動回路（４０）をディセーブルにするための禁止信号を出力するインバータ（Ｉ１３）を含み、
本ドライバ回路は、前記大電流検知部（６０）のインバータ（Ｉ１３）の禁止信号により、前記駆動回路（４０）のディセーブルのキャンセルを禁止する繰り返しパルス禁止部（７０）を備えた
ことを特徴とするドライバ回路。
請求項１において、前記電圧供給部（３０）により供給される動作電圧が予め定めた値未満になったとき、前記パワードライバ（２０）の駆動を禁止する低電圧検知部（５０）を備えたことを特徴とするドライバ回路。
請求項１において、前記入力部（９０）の第１手段（ＴＲ１）は、駆動信号を供給する高周波信号伝送用の変圧器を含むことを特徴とするドライバ回路。
請求項１ないし３のいずれかにおいて、前記駆動回路（４０）は、駆動信号をストアするメモリ（８０）を含むことを特徴とするドライバ回路。
請求項４において、前記メモリ（８０）は、２つのインバータ（Ｉ１、Ｉ２）により構成されたフリップフロップを含むことを特徴とするドライバ回路。
請求項１において、前記電圧供給部（３０）の第２手段（ＴＲ２）は、高周波電力を伝送する変圧器を含むことを特徴とするドライバ回路。
請求項６において、前記変圧器（ＴＲ２）は、０．５ＭＨｚないし５ＭＨｚの間の周波数を有する電気信号を伝送することを特徴とするドライバ回路。
請求項７において、前記電気信号は、方形のパルス列であり、発振器（ＩＣ２）により駆動される増幅部（Ｔ１、Ｔ２）により前記変圧器（ＴＲ１）に供給されることを特徴するドライバ回路。
請求項３又は６において、第１変圧器（ＴＲ１）および第２変圧器（ＴＲ２）の少なくとも一方は、１次側および／または２次側にシールド（Ｍ）を有することを特徴とするドライバ回路。
請求項１において、前記電圧供給部（３０）は正および負の動作電圧を供給することを特徴とするドライバ回路。
請求項２において、前記低電圧検知部（５０）は、調整可能なヒステリシス曲線を有する比較器（Ｉ１０、Ｉ１１）を含むことを特徴とするドライバ回路。
請求項１１において、前記比較器（Ｉ１０、Ｉ１１）は、直列に接続されると共にループバックされた２つのインバータにより構成され、その入力端子をツェナーダイオード（Ｄ１１）に接続したことを特徴とするドライバ回路。
請求項２において、前記低電圧検知部（５０）は、電圧供給部（３０）により供給される動作電圧が予め定めた値未満になったとき、駆動回路（４０）をディセーブルにする信号を出力することを特徴とするドライバ回路。
請求項１３において、前記インバータ（Ｉ１３）は、禁止信号を駆動回路（４０）のメモリ（８０）に供給することを特徴とするドライバ回路。
請求項１４において、前記インバータ（Ｉ１３）は、その入力側が、前記大電流検知部（６０）の応答を遅延させるＲＣ回路網（Ｒ１３、Ｃ１６）を備え、前記インバータ（Ｉ１３）は、前記パワー出力部の全体を導通させるように構成したことを特徴とするドライバ回路。
請求項１５において、１００ｎｓ未満の最小ｏｎ時間は、前記ＲＣ回路網（Ｒ１３、Ｃ１６）と前記インバータ（Ｉ１３）により得られることを特徴とするドライバ回路。
請求項１において、前記パワードライバ（２０）は、並列接続したインバータ（Ｉ３、．．、Ｉ９）を含み、該インバータ（Ｉ３、．．、Ｉ９）の各出力は２つのドライバトランジスタ（Ｔ３、Ｔ４）に接続してあり、該２つのドライバトランジスタ（Ｔ３、Ｔ４）は、パワー出力部の入力端子（Ｇ）を駆動するのに必要な信号を供給することを特徴とするドライバ回路。
請求項１７において、前記パワードライバ（２０）は、レベルコンバータ（１５０）と、異なる動作電圧で動作する少なくとも２つのインバータ（ＩＣ７、ＩＣ８）とを含み、該２つのインバータ（ＩＣ７、ＩＣ８）の出力は、パワー出力部の入力端子（Ｇ）を駆動するのに必要な信号を供給するドライバトランジスタ（Ｔ６、Ｔ５；Ｔ７、Ｔ８）に結合されていることを特徴とするドライバ回路。
請求項１８において、前記ドライバトランジスタは、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴにより構成されたハーフブリッジ（Ｔ５、Ｔ６）を有し、前記パワードライバ（２０）は、駆動信号を出力する少なくとも１つの遅延回路（Ｒ１９；Ｃ１９；Ｒ１６、Ｃ１５）を含むことを特徴とするドライバ回路。