JPH08331841A - スイッチング電源装置 - Google Patents

Abstract

(57)【要約】 【目的】 ゲート駆動信号に発生するスパイク電圧を十
分に弱めつつ、時間遅れを改善する。 【構成】 第１のＦＥＴ４に同期して、二次整流部13の
ＦＥＴ11，12を交互にオン，オフする。ＦＥＴ11，12の
ターンオン時に、抵抗Ｒ１と入力容量Ｃissとの時定数
によりスパイク電圧を抑制する。ＦＥＴ11，12のターン
オフ時には、ダイオードＤ１が導通する。このとき、抵
抗Ｒ１，Ｒ２が並列に接続されるので、入力容量Ｃiss
は速やかに放電する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳ型ＦＥＴ（電界
効果トランジスタ）を用いてトランスの二次巻線に誘起
される電圧を整流する同期整流方式のスイッチング電源
装置に関する。

【０００２】

【従来の技術】一般に、この種のスイッチング電源装置
は、スイッチング素子によりトランスの一次巻線に直流
入力電圧を断続的に印加し、このトランスの二次巻線か
ら誘起された電圧を整流平滑して、所定の直流出力電圧
を得るようにしているが、二次整流部としてダイオード
を用いた場合、このダイオードの順方向電圧降下によっ
て、ＤＣ−ＤＣコンバータの効率が低下するという問題
点がある。

【０００３】図１０は、こうした従来の問題点を解決す
るべく、二次整流部にＭＯＳ型ＦＥＴを用いたスイッチ
ング電源装置の一例を示したものである。この電源装置
は、インバータ部１にトランスたる第１のトランス２お
よび第２のトランス３を有し、その一次巻線２ａ，３ａ
は同じくインバータ部１を構成するスイッチング素子た
る第１のＭＯＳ型ＦＥＴ４とともに、入力端子＋Ｖin，
−Ｖinに直列接続される。入力端子＋Ｖin，−Ｖin間に
は直流電源Ｅが接続され、第１のＦＥＴ４をスイッチン
グすることにより一次巻線２ａ，３ａに直流入力電圧Ｖ
ｉが断続的に印加される。また、この第１のトランス２
および第２のトランス３の一次巻線２ａ，３ａ間には、
これらの一次巻線２ａ，３ａのフライバック電圧をクラ
ンプするために、電圧クランプ用コンデンサ５とスイッ
チング素子たる第２のＭＯＳ型ＦＥＴ６との直列回路が
接続される。第１のＦＥＴ４および第２のＦＥＴ６の各
ゲートには、パルス幅制御回路たる制御用ＩＣ７からの
駆動信号が、適当なデッドタイム、すなわち、第１のＦ
ＥＴ４および第２のＦＥＴ６が互いにオフになる時間を
持ちながら交互に供給される。これにより、第１のＦＥ
Ｔ４および第２のＦＥＴ６のターンオン時およびターン
オフ時における損失を著しく低減することができる。

【０００４】一方、前記第１のトランス２および第２の
トランス３は、その二次巻線２ｂ，３ｂも互いに直列接
続されている。第１のトランス２および第２のトランス
３の二次側には、整流ダイオードに代わり各二次巻線２
ｂ，３ｂの一端にドレインを接続した一対のＭＯＳ型Ｆ
ＥＴ11，12が二次整流部13として設けられる。一方のＦ
ＥＴ11には、このＦＥＴ11のゲートに対し第１のＦＥＴ
４に同期した駆動信号を供給するゲート駆動回路14が接
続される。ゲート駆動回路14は、具体的には、ＦＥＴ11
のゲートに抵抗Ｒ１の一端を接続し、抵抗Ｒ１の他端を
二次巻線３ｂの一端に接続して構成されるが、この駆動
信号の供給ラインに接続される抵抗Ｒ１は、ＦＥＴ11の
ゲート・ソース間に存在する入力容量Ｃiss との時定数
により、駆動信号に発生するスパイク電圧を緩やかにす
るようにしている。同様のゲート駆動回路15は他方のＦ
ＥＴ12に接続され、抵抗Ｒ１とＦＥＴ12のゲート・ソー
ス間に存在する入力容量Ｃiss との時定数により、駆動
信号に発生するスパイク電圧を緩やかにするようにして
いる。

【０００５】前記第１のＦＥＴ４のスイッチングにより
第１のトランス２および第２のトランス３の二次巻線２
ｂ，３ｂに誘起された電圧は、二次整流部13のＦＥＴ1
1，12により整流された後、チョークコイル16および平
滑コンデンサ17，18からなる平滑回路19により平滑さ
れ、出力端子＋Ｖout ，−Ｖout 間に直流出力電圧Ｖｏ
として出力される。また、この直流出力電圧Ｖｏを安定
化させるための帰還回路として、出力電圧検出回路21と
前述の制御用ＩＣ７が設けられる。出力電圧検出回路21
は、直流出力電圧Ｖｏを分圧して電圧検出信号を制御用
ＩＣ７に供給するものであり、制御用ＩＣ７はこの電圧
検出信号に基づいて、直流出力電圧Ｖｏを一定に保つよ
うに、第１のＦＥＴ４および第２のＦＥＴ６のパルス導
通幅を制御する。

【０００６】上記従来構成では、第１のＦＥＴ４がオン
状態となり、直流入力電圧Ｖｉが第１のトランス２と第
２のトランス３の各一次巻線２ａ，３ａに印加される
と、二次巻線２ｂ，３ｂのドット側端子に正極性の電圧
が誘起されるので、ゲート駆動回路15により二次巻線２
ｂから他方のＦＥＴ12のゲートに駆動信号が供給され、
第１のＦＥＴ４に同期してＦＥＴ12がターンオンする。
したがって、二次巻線３ｂから出力端子＋Ｖout ，−Ｖ
out に、直流出力電圧Ｖｏが供給される。一方、第１の
ＦＥＴ４がオフ状態となると、今度は二次巻線２ｂ，３
ｂの非ドット側端子に正極性の電圧が誘起されるので、
二次巻線３ｂから一方のＦＥＴ11のゲートに駆動信号が
供給され、第１のＦＥＴ４に同期してＦＥＴ11がターン
オンする。したがって、二次巻線２ｂから出力端子＋Ｖ
out ，−Ｖout に直流出力電圧Ｖｏが供給される。この
ように、第１のＦＥＴ４のスイッチングに同期して、各
ＦＥＴ11，12のゲートに対し交互にゲート駆動信号を供
給することで、従来のダイオードと同様の整流作用を行
なわせるようにしている。また、ゲート駆動信号の立上
がり時および立下がり時には、第１のトランス２および
第２のトランス３の漏れインダクタンスにより、ＦＥＴ
11，12のゲート耐圧（２０Ｖ程度）よりも高いスパイク
電圧が発生するが、抵抗Ｒ１とＦＥＴ11あるいはＦＥＴ
12の入力容量Ｃiss とによるフィルタ作用により、この
スパイク電圧をなまらせて、ＦＥＴ11，12の破壊を防い
でいる。

【０００７】

【発明が解決しようとする課題】上記従来技術における
同期整流方式のスイッチング電源装置の場合、ゲート駆
動回路14，15の抵抗Ｒ１は、ＦＥＴ11，12の破壊を防ぐ
のに必要な素子であるが、抵抗Ｒ１とＦＥＴ11，12の入
力容量Ｃiss との時定数により、ＦＥＴ11，12へのゲー
ト駆動信号が立下がる際に時間遅れを生じるため、双方
のＦＥＴ11，12が同時にオンになるタイミングが発生す
る。この場合、特に軽負荷時および無負荷時には損失が
著しく増大して、電源装置の効率を低下させるという問
題がある。また、このような時間遅れを避けるために
は、抵抗Ｒ１の抵抗値を小さくすればよいが、今度は第
１のトランス２あるいは第２のトランス３の漏れインダ
クタンスによる大きなスパイク電圧を、十分に弱めるこ
とができなくなり、ＦＥＴ11，12が破壊する虞れがあ
る。

【０００８】本発明は上記問題点を解決するためになさ
れたものであり、その目的とは、ＭＯＳ型ＦＥＴのゲー
ト駆動信号に発生するスパイク電圧を十分に弱めつつ、
時間遅れを改善することの可能なスイッチング電源装置
を提供することにある。

【０００９】

【課題を解決するための手段】請求項１記載のスイッチ
ング電源装置は、スイッチング素子とトランスとからな
るインバータ部の二次側にＭＯＳ型ＦＥＴからなる二次
整流部を接続するとともに、前記スイッチング素子に同
期して前記ＭＯＳ型ＦＥＴのゲートに駆動信号を供給
し、前記ＭＯＳ型ＦＥＴのゲートに接続される抵抗とこ
のＭＯＳ型ＦＥＴのゲート・ソース間に存在する入力容
量との時定数により、前記駆動信号のスパイク電圧を緩
やかにするように構成したスイッチング電源装置におい
て、前記ＭＯＳ型ＦＥＴのターンオフ時に導通する一方
向導通素子を前記抵抗の両端間に接続したものである。

【００１０】また、請求項２記載のスイッチング電源装
置は、前記請求項１の構成に加え、前記抵抗の両端間に
前記ＭＯＳ型ＦＥＴのゲート電圧を分割するコンデンサ
をさらに接続したものである。

【００１１】

【作用】請求項１の構成により、ＭＯＳ型ＦＥＴのター
ンオン時には、このＭＯＳ型ＦＥＴのゲート駆動信号が
上昇し、一方向性導通素子が非導通状態となる。このた
め、抵抗と入力容量との時定数によりスパイク電圧が弱
まる。一方、ＭＯＳ型ＦＥＴのターンオフ時には、ＭＯ
Ｓ型ＦＥＴのゲート駆動信号が低下し、一方向性導通素
子が導通状態となる。このため、スパイク電圧を取り去
るのにある程度抵抗値の大ききい抵抗を用いても、抵抗
に対し並列に接続された一方向導通素子により、入力容
量を速やかに放電することができ、時間遅れを改善する
ことが可能となる。

【００１２】また、請求項２によれは、コンデンサとＭ
ＯＳ型ＦＥＴの入力容量により、ＭＯＳ型ＦＥＴのゲー
ト電圧を分割することができるので、ＭＯＳ型ＦＥＴの
ターンオン時およびターンオフ時における初期のゲート
電圧を抑制できる。

【００１３】

【実施例】以下、添付図面に基づき、本発明の各実施例
を詳述する。なお、これらの各実施例において、前記従
来例で示した図１０と同一部分には同一符号を付し、そ
の共通する部分の詳細な説明は重複するため省略する。

【００１４】図１乃至図６は本発明の第１実施例を示す
ものである。先ず、図１に基づきその全体構成を説明す
ると、本実施例のゲート駆動回路14，15は、前記抵抗Ｒ
１の両端にコンデンサＣ１と、抵抗Ｒ２および一方向導
通素子たるダイオードＤ１との直列回路とを各々接続し
て構成される。コンデンサＣ１は、このコンデンサＣ１
とＦＥＴ11，12の入力容量Ｃiss とにより、ＦＥＴ11，
12のゲート電圧を分割するのに設けられている。また、
ダイオードＤ１は、アノードが抵抗Ｒ２を介してＦＥＴ
11，12のゲートに接続されており、ＦＥＴ11，12のター
ンオフ時に導通して、ＦＥＴ11，12の入力容量Ｃiss を
抵抗Ｒ１，Ｒ２により急速に放電するようにしている。
その他の構成は、従来例の図１０と全く同一である。な
お、説明の都合上、二次巻線２ｂから一方のＦＥＴ11の
ドレインに至るラインに端子Ａを設けるとともに、二次
巻線３ｂから他方のＦＥＴ12のドレインに至るラインに
端子Ｂを設ける。

【００１５】次に、上記構成につき、その作用を図２乃
至図６に基づき説明する。なお、図２は、制御用ＩＣ７
から第１のＦＥＴ４に供給される駆動信号ＶIC、端子Ｂ
を基準とした端子Ａの電圧ＶAB、一方のＦＥＴ11のゲー
ト・ソース間電圧ＶGS1 、他方のＦＥＴ12のゲート・ソ
ース間電圧ＶGS2 の波形を上段より示している。また、
図３は一方のＦＥＴ11がターンオンした時のＦＥＴ11お
よびゲート駆動回路14の等価回路、図５は一方のＦＥＴ
11がターンオフした時のＦＥＴ11およびゲート駆動回路
14の等価回路を示している。これらの図３および図５に
おけるＤｂは、ＦＥＴ11に存在するボディダイオードで
ある。さらに、図４の上段は、一方のＦＥＴ11がターン
オンした時の端子Ａを基準とした端子Ｂの電圧ＶBA、中
段は本実施例におけるＦＥＴ11のゲート・ソース間電圧
ＶGS1 、下段は従来例におけるＦＥＴ11のゲート・ソー
ス間電圧ＶGS1 を示している。また、図６の上段は、一
方のＦＥＴ11がターンオフした時の端子Ａを基準とした
端子Ｂの端子間電圧ＶBA、中段は本実施例におけるＦＥ
Ｔ11のゲート・ソース間電圧ＶGS1 、下段は従来例にお
けるＦＥＴ11のゲート・ソース間電圧ＶGS1 を示してい
る。なお、図２，図４および図６のＴ１，Ｔ２は、第１
のＦＥＴ４および第２のＦＥＴ６の双方がオフになるデ
ッドタイムを示している。

【００１６】インバータ部１周辺の動作は、前記従来例
と同一である。すなわち、制御用ＩＣ７は、第１のＦＥ
Ｔ４および第２のＦＥＴ６に対し、適当なデッドタイム
Ｔ１，Ｔ２を持ちながら交互に駆動信号を供給するの
で、第１のＦＥＴ４および第２のＦＥＴ６のターンオン
時およびターンオフ時における損失は著しく低減する。
また、第１のＦＥＴ４のスイッチングにより各二次巻線
２ｂ，３ｂに誘起された電圧は、二次整流部13のＦＥＴ
11，12により整流された後、チョークコイル16および平
滑コンデンサ17，18からなる平滑回路19により平滑さ
れ、出力端子＋Ｖout ，−Ｖout 間に直流出力電圧Ｖｏ
として出力される。この直流出力電圧Ｖｏは出力電圧検
出回路21より電圧検出信号として制御用ＩＣ７に供給さ
れ、制御用ＩＣは直流出力電圧Ｖｏを一定に保つよう
に、第１のＦＥＴおよび第２のＦＥＴに対する駆動信号
のパルス導通幅を制御する。

【００１７】この一連の制御において、第１のＦＥＴ４
がオン状態になると、各二次巻線２ｂ，３ｂのドット側
端子に正極性の電圧が誘起され、図２に示すように、端
子Ａの電位が端子Ｂの電位よりも高くなる（ＶAB＞
０）。したがって、一方のＦＥＴ11のゲート・ソース間
電圧ＶGS1 は下降して零すなわちＬレベルになり、他方
のＦＥＴ12のゲート・ソース間電圧ＶGS2 は上昇してＨ
レベルになる。このとき、ＦＥＴ12はターンオンし、二
次巻線３ｂに誘起された電圧が、平滑回路19を介して直
流出力電圧Ｖｏとして出力端子＋Ｖout ，−Ｖout 間に
出力される。

【００１８】これに対して、第１のＦＥＴ４がオフ状態
になると、今度は各二次巻線２ｂ，３ｂの非ドット側端
子に正極性の電圧が誘起され、端子Ｂの電位が端子Ａの
電位よりも高くなる（ＶAB＜０）。したがって、他方の
ＦＥＴ12のゲート・ソース間電圧ＶGS2 は下降して零す
なわちＬレベルになり、一方のＦＥＴ11のゲート・ソー
ス間電圧ＶGS1 は上昇してＨレベルになる。このとき、
ＦＥＴ11はターンオンし、二次巻線２ｂに誘起された電
圧が、平滑回路19を介して直流出力電圧Ｖｏとして出力
端子＋Ｖout ，−Ｖout 間に出力される。

【００１９】次に、各ＦＥＴ11，12のターンオン時およ
びターンオフ時における動作および波形を詳述する。な
お、各ＦＥＴ11，12は、第１のＦＥＴ４のスイッチング
に伴い交互にオン，オフする点を除いて全く同一に動作
するので、ここではＦＥＴ11およびゲート駆動回路14の
構成に基づき説明する。

【００２０】ＦＥＴ11がターンオンする過程では、各二
次巻線２ｂ，３ｂの非ドット端子側に電圧が誘起される
ので、端子Ａに対する端子Ｂの電圧ＶBAは、デッドタイ
ムＴ２の期間内で急激に上昇する。このとき、図４に示
すように、端子Ｂには第２のトランス３の漏れインダク
タンスに起因した大きなスパイク電圧Ｖspが発生する。
一方、ゲート駆動回路14はダイオードＤ１が非導通状態
となるため、ダイオードＤ１と抵抗Ｒ２は全く関与せ
ず、図３に示すようなダイオードＤ１と抵抗Ｒ２を除い
た等価回路となる。この場合、端子Ｂからゲート駆動回
路14の抵抗Ｒ１およびコンデンサＣ１を経由して、ＦＥ
Ｔ11のゲートに電流が流れ込み、コンデンサＣ１ととも
に入力容量Ｃiss が徐々に充電される。したがって、コ
ンデンサＣ１の両端間に発生する電圧と入力容量Ｃiss
の両端間に発生する電圧とによって、ＦＥＴ11のゲート
・ソース間電圧ＶGS1 が分割され、初期のＦＥＴ11のゲ
ート・ソース間電圧ＶGS1 を抑制することができる。ま
た、抵抗Ｒ１と入力容量Ｃiss は、ＦＥＴ11のゲートに
対する一種のスナバ回路と見なすことができ、抵抗Ｒ１
と入力容量Ｃiss との時定数により、スパイク電圧Ｖsp
を弱める（図４のピーク電圧Ｖｐを参照）ことが可能と
なる。

【００２１】なお、抵抗Ｒ１は、いかなる負荷状態にお
いてもＦＥＴ11のゲートに加わるピーク電圧ＶｐがＦＥ
Ｔ11のゲート耐圧例えば２０Ｖ以下になるように設定さ
れるべきであるが、必要に応じて抵抗Ｒ１の抵抗値を大
きくしても構わない。また、ＦＥＴ11のゲート・ソース
間に外付けのコンデンサを接続することも有効である。
この点に関し、従来例では、ＦＥＴ11のターンオフ時に
おける時間遅れにより、抵抗Ｒ１の抵抗値をある程度小
さくせざるを得ず、抵抗Ｒ１と入力容量Ｃissとによる
スナバ機能を十分発揮することができない。最悪の場合
には、図４の下段に示すように、ピーク電圧Ｖｐ´がＦ
ＥＴ11のゲート耐圧を超えて、ＦＥＴ11を破壊する虞れ
もある。

【００２２】一方、ＦＥＴ11がターンオフする過程で
は、各二次巻線２ｂ，３ｂのドット端子側に電圧が誘起
されるので、端子Ａに対する端子Ｂの電圧ＶBAはデッド
タイムＴ１の期間内で急激に低下する。このときにも、
図６に示すように、端子Ｂには第２のトランス３の漏れ
インダクタンスに起因した大きなスパイク電圧Ｖspが発
生する。一方、ゲート駆動回路14はダイオードＤ１が導
通状態となるため、今度は図５に示すようなダイオード
Ｄ１と抵抗Ｒ２を含んだ等価回路となる。この場合、入
力容量Ｃiss からコンデンサＣ１および抵抗Ｒ１，Ｒ２
に電流が流れ込むが、ＦＥＴ11のゲート・ソース間電圧
ＶGS1 は、ＦＥＴ11のターンオン時と同様に、コンデン
サＣ１の両端間に発生する電圧と入力容量Ｃiss の両端
間に発生する電圧とによって分割されるので、初期のＦ
ＥＴ11のゲート・ソース間電圧ＶGS1 が抑制される。ま
た、ダイオードＤ１の導通時には、抵抗Ｒ１と抵抗Ｒ２
との並列回路が形成されるので、抵抗Ｒ２の抵抗値があ
る程度大きくても、入力容量Ｃiss は抵抗Ｒ１およびダ
イオードＤ１を経由して速やかに放電する。したがっ
て、電圧ＶBAが降下し始めてからＦＥＴ11がターンオフ
するまでの遅れ時間Ｔｃを、ダイオードＤ１および抵抗
Ｒ２によって短くすることが可能となる。入力容量Ｃis
s を高速放電すると、双方のＦＥＴ11，12は同時にオン
する時間が短くなり、軽負荷時および無負荷時における
電源装置の損失を減らすことができるとともに、効率を
著しく向上させることが可能となる。

【００２３】この点に関し、従来例では、入力容量Ｃis
s から抵抗Ｒ１にのみ電流が流れ込むので、本実施例に
比べて前述の遅れ時間Ｔｃ´が延びる。したがって、軽
負荷時および無負荷時に電源装置の損失が増大したり、
あるいは効率が低下するなどの問題点を引き起こす。

【００２４】以上のように、上記実施例におけるスイッ
チング電源装置は、ＦＥＴ11，12のターンオフ時に導通
して、このＦＥＴ11，12に存在する入力容量Ｃiss を急
速に放電させる一方向導通素子たるダイオードＤ１と抵
抗Ｒ２との直列回路を抵抗Ｒ１の両端間に接続している
ので、ＦＥＴ11，12のターンオン時におけるスパイク電
圧を十分に取り去るために、抵抗Ｒ１の抵抗値をある程
度大きくしても、この抵抗Ｒ１に対し並列に接続された
抵抗Ｒ２およびダイオードＤ１により、入力容量Ｃiss
を速やかに放電させることができる。したがって、ＦＥ
Ｔ11，12へのゲート駆動信号に発生するスパイク電圧を
十分に弱めると同時に、このＦＥＴ11，12へのゲート駆
動信号が立下がる際の時間遅れを、従来に比べて大幅に
改善することができ、軽負荷時および無負荷時におい
て、電源装置の損失を減らし、効率を著しく向上させる
ことが可能となる。

【００２５】また、本実施例では、抵抗Ｒ１の両端間に
ＦＥＴ11，12のゲート電圧すなわちゲート・ソース間電
圧ＶGS1 ，ＶGS2 を分割するコンデンサＣ１をさらに接
続しているので、ＦＥＴ11，12のターンオン時およびタ
ーンオフ時における初期のゲート・ソース間電圧ＶGS1
，ＶGS2 を抑制することができ、ＦＥＴ11，12に加わ
るスパイク電圧を一層弱くすることが可能となる。

【００２６】次に、本発明の第２実施例乃至第４実施例
を、これに各々対応した図７乃至図９に基づき説明す
る。なお、前記第１実施例と同一部分には同一符号を付
し、その共通する部分の詳細な説明は重複するため省略
する。また、図７乃至図９は、いずれもＦＥＴ11および
ゲート駆動回路14の構成のみを示しているが、ＦＥＴ12
およびゲート駆動回路15も同一に構成できることは、第
１実施例からも明らかである。

【００２７】先ず、図７に基づき本発明の第２実施例を
説明すると、本実施例は第１実施例におけるコンデンサ
Ｃ１を備えておらず、それ以外は第１実施例と同一構成
となっている。この場合、ＦＥＴ11のターンオン時およ
びターンオフ時における初期のゲート・ソース間電圧Ｖ
GS1 を抑制することはできないが、ダイオードＤ１の導
通時には、抵抗Ｒ１と抵抗Ｒ２との並列回路が形成さ
れ、抵抗Ｒ１の抵抗値がある程度大きくても、抵抗Ｒ２
およびダイオードＤ１を経由して入力容量Ｃissを速や
かに放電できる。したがって、第１実施例に比べて簡単
な構成で、ＦＥＴ11のゲート駆動信号に発生するスパイ
ク電圧を十分に弱めつつ、時間遅れを改善することが可
能となる。

【００２８】また、図８は本発明の第３実施例であり、
これは、第１実施例における抵抗Ｒ２がダイオードＤ１
と直列ではなく、抵抗Ｒ１，コンデンサＣ１およびダイ
オードＤ１からなる並列回路とＦＥＴ11のゲートとの間
に挿入接続されており、それ以外は第１実施例と同一構
成である。この場合、ＦＥＴ11のターンオン時には、ダ
イオードＤ１が非導通状態となるため、抵抗Ｒ１と抵抗
Ｒ２とを合成した抵抗値と入力容量Ｃiss との時定数に
より、ＦＥＴ11のゲート駆動信号に発生するスパイク電
圧を緩やかにすることができる。一方、ＦＥＴ11のター
ンオフ時には、ダイオードＤ１が導通状態となるため、
抵抗Ｒ２を経由してコンデンサＣ１およびダイオードＤ
１に電流が流れ込み、抵抗Ｒ１には電流が流れ込まなく
なる。したがって、抵抗Ｒ２を抵抗Ｒ１に比べて小さな
抵抗値に設定すれば、第１実施例と同様に、ＦＥＴ11の
ゲート駆動信号に発生するスパイク電圧を十分に弱めつ
つ、時間遅れを改善することが可能となる。また、コン
デンサＣ１と入力容量Ｃiss とにより、ＦＥＴ11のター
ンオン時およびターンオフ時における初期のＦＥＴ11の
ゲート・ソース間電圧ＶGS1 を抑制できる。

【００２９】さらに、図９は本発明の第４実施例であ
り、これは、第１実施例における抵抗Ｒ２を備えておら
ず、その他の構成は第１実施例と同一となっている。こ
の場合、ＦＥＴ11のターンオフ時に、ダイオードＤ１に
対して電流が制限無く流れ込むことになるので、入力容
量Ｃiss の放電は他の抵抗Ｒ２を設けたものよりも一層
速やかになる。したがって、スパイク電圧を抑制するの
に抵抗Ｒ１を大きく設定しても、これに影響を受けるこ
となく時間遅れを十分改善することができる。また、コ
ンデンサＣ１と入力容量Ｃiss とにより、ＦＥＴ11のタ
ーンオン時およびターンオフ時における初期のＦＥＴ11
のゲート・ソース間電圧ＶGS1 を抑制できる。

【００３０】本発明は上記実施例に限定されるものでは
なく、本発明の要旨の範囲において種々の変形実施が可
能である。例えば、インバータ部の構成は、部分共振型
に限らず、同期整流方式を採用したどのようなタイプの
トポロジーに対しても適用することができる。また、各
実施例においては、一方向導通素子としてダイオードを
用いたが、ＭＯＳ型ＦＥＴのターンオフ時に導通する素
子であれば、どのようなものであっても構わない。

【００３１】

【発明の効果】請求項１記載のスイッチング電源装置
は、スイッチング素子とトランスとからなるインバータ
部の二次側にＭＯＳ型ＦＥＴからなる二次整流部を接続
するとともに、前記スイッチング素子に同期して前記Ｍ
ＯＳ型ＦＥＴのゲートに駆動信号を供給し、前記ＭＯＳ
型ＦＥＴのゲートに接続される抵抗とこのＭＯＳ型ＦＥ
Ｔのゲート・ソース間に存在する入力容量との時定数に
より、前記駆動信号のスパイク電圧を緩やかにするよう
に構成したスイッチング電源装置において、前記ＭＯＳ
型ＦＥＴのターンオフ時に前記入力容量を急速に放電さ
せる一方向導通素子を前記抵抗の両端間に接続したもの
であり、ＭＯＳ型ＦＥＴのゲート駆動信号に発生するス
パイク電圧を十分に弱めつつ、時間遅れを改善すること
が可能となる。

【００３２】また、請求項２に記載のスイッチング電源
装置は、前記請求項１の構成に加えて、前記抵抗の両端
間に前記ＭＯＳ型ＦＥＴのゲート電圧を分割するコンデ
ンサをさらに接続したものであり、ＭＯＳ型ＦＥＴのゲ
ート駆動信号に発生するスパイク電圧を一層十分に弱め
つつ、時間遅れを改善することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示すスイッチング電源装
置の回路図である。

【図２】同上動作状態を説明する各部の波形図である。

【図３】ＦＥＴ11のターンオン時における第１実施例の
主要部分の等価回路である。

【図４】ＦＥＴ11のターンオン時における各部の波形図
である。

【図５】ＦＥＴ11のターンオフ時における第１実施例の
主要部分の等価回路である。

【図６】ＦＥＴ11のターンオフ時における各部の波形図
である。

【図７】本発明の第２実施例を示すスイッチング電源装
置の主要部分の回路図である。

【図８】本発明の第３実施例を示すスイッチング電源装
置の主要部分の回路図である。

【図９】本発明の第３実施例を示すスイッチング電源装
置の主要部分の回路図である。

【図１０】従来例を示すスイッチング電源装置である。

【符号の説明】

１ インバータ部 ２ 第１のトランス（トランス） ３ 第２のトランス（トランス） ４ 第１のＭＯＳ型ＦＥＴ（スイッチング素子） ６ 第２のＭＯＳ型ＦＥＴ（スイッチング素子） 11 一方のＭＯＳ型ＦＥＴ（ＭＯＳ型ＦＥＴ） 12 他方のＭＯＳ型ＦＥＴ（ＭＯＳ型ＦＥＴ） 13 二次整流部 Ｒ１ 抵抗 Ｃ１ コンデンサ Ｃiss 入力容量 Ｄ１ ダイオード（一方向導通素子）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 スイッチング素子とトランスとからなる
   インバータ部の二次側にＭＯＳ型ＦＥＴからなる二次整
   流部を接続するとともに、前記スイッチング素子に同期
   して前記ＭＯＳ型ＦＥＴのゲートに駆動信号を供給し、
   前記ＭＯＳ型ＦＥＴのゲートに接続される抵抗とこのＭ
   ＯＳ型ＦＥＴのゲート・ソース間に存在する入力容量と
   の時定数により、前記駆動信号のスパイク電圧を緩やか
   にするように構成したスイッチング電源装置において、
   前記ＭＯＳ型ＦＥＴのターンオフ時に導通する一方向導
   通素子を前記抵抗の両端間に接続したことを特徴とする
   スイッチング電源装置。
2. 【請求項２】 前記抵抗の両端間に前記ＭＯＳ型ＦＥＴ
   のゲート電圧を分割するコンデンサをさらに接続したこ
   とを特徴とする請求項１記載のスイッチング電源装置。