JP6443518B1

JP6443518B1 - ゲート駆動回路

Info

Publication number: JP6443518B1
Application number: JP2017189976A
Authority: JP
Inventors: 豊末廣; 史弥永野; 結記石井
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2017-09-29
Filing date: 2017-09-29
Publication date: 2018-12-26
Anticipated expiration: 2037-09-29
Also published as: JP2019068551A

Abstract

【課題】誤点弧対策用の素子の破損を防止できるゲート駆動回路を提供する。
【解決手段】上下アームを構成するスイッチング素子Ｓ１、Ｓ２（第１のスイッチング素子）をスイッチング制御する制御回路Ｚ１と、スイッチング素子Ｓ１、Ｓ２のゲート端子と制御回路Ｚ１との間に接続されたゲート抵抗Ｒ_１とを備えたゲート駆動回路３１、３２であって、スイッチング素子Ｓ１、Ｓ２のゲート端子から制御回路Ｚ１に向けて順方向に接続するダイオードＤ_１と、抵抗Ｒ_３とからなる直列回路がゲート抵抗Ｒ_１と並列に接続され、直列回路における抵抗Ｒ_３の両端間の電位差によってターンオンするトランジスタＱ_１（第２のスイッチング素子）がスイッチング素子Ｓ１、Ｓ２のゲート端子とソース端子（低電位側端子）との間に接続されている。
【選択図】図１

Description

本発明は、上下アームを構成するスイッチング素子を駆動するゲート駆動回路に関する。

図４に示すように、スイッチングスピードの速いSJ-MOSFETやSiC-MOSFET等のスイッチング素子Ｓ１、Ｓ２で上下アームを構成した場合、ターンオンしたスイッチング素子（図４に示す例ではＳ１）の逆側のスイッチング素子（図４に示す例ではＳ２）のドレイン−ソース間電圧Ｖ_ＤＳが大きい速度ｄＶ_ＤＳ／ｄｔで上昇する。そして、図１に矢印で示すように、スイッチング素子Ｓ２のミラー容量Ｃ_ＤＧを介してドライバ回路１０にサージ電流（Ｉ_ＤＧ＝Ｃ_ＤＧ×ｄＶ_ＤＳ／ｄｔ）が流れ込む。すると、ゲート電位Ｖ_ＧＳがゲート抵抗Ｒ_１と制御回路Ｚ１のゲートインピーダンスＲ_２とによって、Ｖ_ＧＳ＝（Ｒ_１＋Ｒ_２）×Ｉ_ＤＧに上昇して誤点弧を引き起こす時がある。

このような誤点弧対策として、図５のようなゲート駆動回路が提案されている（例えば、特許文献１、２参照）。図５（ａ）に示すゲート駆動回路１１、１２では、サージ電流によってゲート電位Ｖ_ＧＳが上昇するとターンオンするトランジスタＱ_１をスイッチング素子Ｓ２のゲート・ソース間に接続することで、誤点弧を防止している。また、図５（ｂ）に示すゲート駆動回路２１、２２では、サージ電流によってゲート電位Ｖ_ＧＳが上昇するとターンオンするトランジスタＱ_１とコンデンサＣ_１とからなる直列回路をスイッチング素子Ｓ２のゲート・ソース間に接続することで、誤点弧を防止している。

特開２００３−３２４９６６号公報特開２０１２−２３９０６１号公報

しかしながら、従来技術において、スイッチング素子Ｓ２のゲート電位Ｖ_ＧＳは、ターンオン時にゲート容量Ｃ_Ｇとゲート抵抗Ｒ_１によってなだらかに立ち上がる。そのため、ゲート抵抗Ｒ_１の両端に瞬間的に電位差が発生する。すなわち、ゲート容量Ｃ_Ｇはゲート電圧Ｖ_Ｇが印加されるまで０Ｖであるため、ゲート電圧立ち上がりの瞬間は短絡と見なせ、ゲート駆動回路１１、１２のゲート電圧立ち上がり時の等価回路は、図６に示すようになる。従って、ゲート電圧立ち上がり時には、ゲート電圧Ｖ_Ｇがゲート抵抗Ｒ_１と並列に接続されているトランジスタＱ_１のベース−エミッタ間電圧Ｖ_ｂｅにも印加される。そのため、ゲート電圧Ｖ_Ｇ（例えば、１０〜１５Ｖ）がトランジスタＱ_１のベース−エミッタ間電圧Ｖｂｅの最大定格（例えば、５〜７Ｖ）を上回る場合、過電圧によるストレスによりトランジスタＱ_１が破損に至ってしまう虞があるという問題点があった。

本発明の目的は、従来技術の上記問題を解決し、誤点弧対策用の素子の破損を防止できるゲート駆動回路を提供することにある。

本発明のゲート駆動回路は、上下アームを構成する第１のスイッチング素子をスイッチング制御する制御回路と、前記第１のスイッチング素子のゲート端子と前記制御回路との間に接続されたゲート抵抗と備えたゲート駆動回路であって、前記第１のスイッチング素子のゲート端子から前記制御回路に向けて順方向に接続するダイオードと、抵抗とからなる直列回路が前記ゲート抵抗と並列に接続され、前記直列回路における前記抵抗の両端間の電位差によってターンオンする第２のスイッチング素子が前記第１のスイッチング素子のゲート端子と低電位側端子との間に接続されていることを特徴とする。

本発明によれば、制御回路によるゲート電圧立ち上がり時に、ストレスとなる過電圧が誤点弧対策用の素子として設けた第２のスイッチング素子に印加されることがないため、第２のスイッチング素子の破損を防止でき、安定的に誤点弧を防止することができるという効果を奏する。

本発明に係るゲート駆動回路の実施の形態の回路構成を示す回路構成図である。図１に示すゲート駆動回路のゲート電圧立ち上がり時の等価回路である。本発明に係るゲート駆動回路の他の実施の形態の回路構成を示す回路構成図である。スイッチング素子で上下アームを構成した場合の誤点弧を説明する説明図である。従来のゲート駆動回路の回路構成を示す回路構成図である。図５（ａ）に示すゲート駆動回路のゲート電圧立ち上がり時の等価回路である。

以下、図を参照して本発明の実施の形態を詳細に説明する。なお、以下の実施の形態において、同様の機能を示す構成には、同一の符号を付して適宜説明を省略する。

本実施の形態のゲート駆動回路３１、３２は、図１を参照すると、上下アームを構成するスイッチング素子Ｓ１、Ｓ２をそれぞれ駆動する回路である。ゲート駆動回路３１、３２は、同一構成であるため、以下、ゲート駆動回路３２について説明し、ゲート駆動回路３１の説明は省略する。

スイッチング素子Ｓ１、Ｓ２は、スイッチングスピードの速いSJ（スーパージャンクション）MOSFETやSiC（シリコンカーバイド）MOSFET等が用いられる

ゲート駆動回路３２は、スイッチング素子Ｓ２をスイッチング制御する制御回路Ｚ１と、ゲート抵抗Ｒ_１と、ダイオードＤ_１と、抵抗Ｒ_３と、トランジスタＱ_１とを備えている。なお、図１に示すＲ_２は、制御回路Ｚ１のゲートインピーダンスである。

ゲート抵抗Ｒ_１は、スイッチング素子Ｓ２における寄生振動を防止する目的で、スイッチング素子Ｓ２のゲート端子（制御端子）と制御回路Ｚ１との間に接続されている。

ダイオードＤ_１は、カソードがゲート抵抗Ｒ_１と制御回路Ｚ１との接続点に、アノードが抵抗Ｒ_３を介してゲート抵抗Ｒ_１とスイッチング素子Ｓ２のゲート端子との接続点にそれぞれ接続されている。すなわち、スイッチング素子Ｓ２のゲート端子から制御回路Ｚ１に向けて順方向に接続するダイオードＤ１と、抵抗Ｒ_３とからなる直列回路がゲート抵抗Ｒ_１と並列に接続されている。

トランジスタＱ_１は、スイッチング素子Ｓ２のゲート端子とソース端子（低電位側端子）との間に接続され、スイッチング素子Ｓ２のゲート端子から流れ込むサージ電流によってゲート電位Ｖ_ＧＳが上昇すると、抵抗Ｒ_３の両端間の電位差によってターンオンし、ゲート電位Ｖ_ＧＳをソース電位Ｖ_Ｓにクランプし、誤点弧を防止する。

本実施の形態では、トランジスタＱ_１としてＰＮＰトランジスタを用い、エミッタがゲート抵抗Ｒ_１とスイッチング素子Ｓ２のゲート端子との接続点に、コレクタがスイッチング素子Ｓ２のソース端子に、ベースがダイオードＤ_１のアノードと抵抗Ｒ_３との接続点にそれぞれ接続されている。

図２は、ゲート駆動回路３２のゲート電圧立ち上がり時の等価回路である。図２に示すように、トランジスタＱ_１のベース−エミッタ間はダイオードＤ_Ｑで表せる。従って、ダイオードＤ_１とダイオードＤ_Ｑとからなる直列回路がゲート抵抗Ｒ_１と並列に接続されていると見なすことができ、ゲート電圧立ち上がり時にダイオードＤ_１とダイオードＤ_Ｑとからなる直列回路に逆方向のゲート電圧Ｖ_Ｇが印加されることになる。この場合、ダイオードＤ_Ｑに印加される電圧はダイオードＤ_１とダイオードＤ_Ｑとのインピーダンスによって決まることになるが、ダイオードＤ_Ｑ（トランジスタＱ_１のベース−エミッタ間）には抵抗Ｒ_３が並列に接続されているため、ゲート電圧Ｖ_ＧはダイオードＤ_１に支配的に印加されることになる。これにより、ゲート電圧立ち上がり時にトランジスタＱ_１のベースエミッタ間（ダイオードＤ_Ｑ）に過電圧が印加されなくなるため、トランジスタＱ_１が破損することを防止できる。

また、図３に示すゲート駆動回路４１、４２のように、スイッチング素子Ｓ１、Ｓ２のゲート端子とソース端子との間に、トランジスタＱ_１とコンデンサＣ_１とを直列に接続しても良い。トランジスタＱ_１とコンデンサＣ_１とを直列に接続することで、サージ電流によるゲート電位Ｖ_ＧＳの上昇に伴ってトランジスタＱ_１がターンオンすると、コンデンサＣ_１によってスイッチング素子Ｓ１、Ｓ２の入力容量が大きくなる。従って、スイッチング素子Ｓ１、Ｓ２のゲート電位Ｖ_ＧＳの上昇が抑制され、誤点弧が防止される。

この場合も、トランジスタＱ_１のベース−エミッタ間には抵抗Ｒ_３が並列に接続されているため、ゲート電圧立ち上がり時にゲート電圧Ｖ_ＧはダイオードＤ_１に支配的に印加され、トランジスタＱ_１が破損することを防止できる。

以上説明したように、本実施の形態によれば、上下アームを構成するスイッチング素子Ｓ１、Ｓ２（第１のスイッチング素子）をスイッチング制御する制御回路Ｚ１と、スイッチング素子Ｓ１、Ｓ２のゲート端子と制御回路Ｚ１との間に接続されたゲート抵抗Ｒ_１と備えたゲート駆動回路３１、３２であって、スイッチング素子Ｓ１、Ｓ２のゲート端子から制御回路Ｚ１に向けて順方向に接続するダイオードＤ_１と、抵抗Ｒ_３とからなる直列回路がゲート抵抗Ｒ_１と並列に接続され、直列回路における抵抗Ｒ_３の両端間の電位差によってターンオンするトランジスタＱ_１（第２のスイッチング素子）がスイッチング素子Ｓ１、Ｓ２のゲート端子とソース端子（低電位側端子）との間に接続されている。
この構成により、制御回路Ｚ１によるゲート電圧立ち上がり時に、ストレスとなる過電圧が誤点弧対策用の素子として設けたトランジスタＱ_１に印加されることがないため、トランジスタＱ_１の破損を防止でき、安定的に誤点弧を防止することができる。

さらに、本実施の形態は、トランジスタＱ_１は、コンデンサＣ_１を介してスイッチング素子Ｓ１、Ｓ２のソース端子と接続されている。
この構成を採用しても、同様にストレスとなる過電圧がトランジスタＱ_１に印加されることがないため、トランジスタＱ_１の破損を防止でき、安定的に誤点弧を防止することができる。

以上、本発明を具体的な実施形態で説明したが、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでもない。

１１、１２、２１、２２、３１、３２、４１、４２ゲート駆動回路
Ｄ_１、Ｄ_Ｑダイオード
Ｒ_１ゲート抵抗
Ｒ_２ゲートインピーダンス
Ｒ_３抵抗
Ｑ_１トランジスタ
Ｚ１制御回路

Claims

上下アームを構成する第１のスイッチング素子をスイッチング制御する制御回路と、
前記第１のスイッチング素子のゲート端子と前記制御回路との間に接続されたゲート抵抗と備えたゲート駆動回路であって、
前記第１のスイッチング素子のゲート端子から前記制御回路に向けて順方向に接続するダイオードと、抵抗とからなる直列回路が前記ゲート抵抗と並列に接続され、
前記直列回路における前記抵抗の両端間の電位差によってターンオンする第２のスイッチング素子が前記第１のスイッチング素子のゲート端子と低電位側端子との間に接続されていることを特徴とするゲート駆動回路。
前記第２のスイッチング素子は、コンデンサを介して前記第１のスイッチング素子の低電位側端子と接続されていることを特徴とする請求項１記載のゲート駆動回路。