JP2020005179A - 半導体装置 - Google Patents

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Abstract

【課題】ＭＯＳＦＥＴを備える半導体装置を提供する。【解決手段】第１ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴと、第１ＭＯＳＦＥＴのゲート端子と第２ＭＯＳＦＥＴのソース端子との間に設けられた第１抵抗と、第１ＭＯＳＦＥＴのソース端子と第２ＭＯＳＦＥＴのゲート端子との間に設けられた第２抵抗と、第１ＭＯＳＦＥＴのゲート端子と第２ＭＯＳＦＥＴのソース端子との間において、第１抵抗と直列に設けられた第１ダイオードと、第１ＭＯＳＦＥＴのソース端子と第２ＭＯＳＦＥＴのゲート端子との間において、第２抵抗と直列に設けられた第２ダイオードとを備える半導体装置を提供する。【選択図】図１

Description

本発明は、半導体装置に関する。
従来、電圧変換回路においてＭＯＳＦＥＴを用いることが知られている（例えば、特許文献１〜４参照）。
特許文献１ 特開２０１３−１３０５１号公報
特許文献２ 特開２０１１−７２１６０号公報
特許文献３ 特開平９−２９４３７０号公報
特許文献４ 特開平９−８４３３７号公報
電圧変換回路では、ＭＯＳＦＥＴのゲートソース間の漏れ電流測定を実現しつつ、使用時にゲートを過電圧から保護することが好ましい。
本発明の第１の態様においては、第１ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴと、第１ＭＯＳＦＥＴのゲート端子と第２ＭＯＳＦＥＴのソース端子との間に設けられた第１抵抗と、第１ＭＯＳＦＥＴのソース端子と第２ＭＯＳＦＥＴのゲート端子との間に設けられた第２抵抗と、第１ＭＯＳＦＥＴのゲート端子と第２ＭＯＳＦＥＴのソース端子との間において、第１抵抗と直列に設けられた第１ダイオードと、第１ＭＯＳＦＥＴのソース端子と第２ＭＯＳＦＥＴのゲート端子との間において、第２抵抗と直列に設けられた第２ダイオードとを備える半導体装置を提供する。
第１抵抗は、第１ダイオードよりも第２ＭＯＳＦＥＴのソース端子側に設けられてよい。第２抵抗は、第２ダイオードよりも第１ＭＯＳＦＥＴのソース端子側に設けられてよい。
第１抵抗は、第１ダイオードよりも第１ＭＯＳＦＥＴのゲート端子側に設けられてよい。第２抵抗は、第２ダイオードよりも第２ＭＯＳＦＥＴのゲート端子側に設けられてよい。
半導体装置は、第１ＭＯＳＦＥＴのゲート端子と第２ＭＯＳＦＥＴのソース端子との間において、第１抵抗と並列に接続された第１コンデンサと、第１ＭＯＳＦＥＴのソース端子と第２ＭＯＳＦＥＴのゲート端子との間において、第２抵抗と並列に接続された第２コンデンサとを更に備えてよい。
半導体装置は、第１ＭＯＳＦＥＴのゲート端子と第２ＭＯＳＦＥＴのソース端子との間において、第１抵抗および第１ダイオードと並列に接続された第１コンデンサと、第１ＭＯＳＦＥＴのソース端子と第２ＭＯＳＦＥＴのゲート端子との間において、第２抵抗および第２ダイオードと並列に接続された第２コンデンサとを更に備えてよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例１に係る半導体装置１００の構成の概要を示す。 出荷試験時の半導体装置１００の接続方法の一例を示す。 ユーザ使用時における半導体装置１００の接続方法の一例を示す。 実施例２に係る半導体装置１００の一例を示す。 実施例３に係る半導体装置１００の一例を示す。 実施例４に係る半導体装置１００の一例を示す。 比較例に係る５００の構成の一例を示す。 出荷試験時の半導体装置５００の接続方法の一例を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、実施例１に係る半導体装置１００の構成の概要を示す。半導体装置１００は、ＭＯＳＦＥＴ１０およびＭＯＳＦＥＴ２０を備える。
半導体装置１００は、ＤＣ−ＤＣコンバータ等の電圧変換回路の２次側モジュールに設けられる。本例の半導体装置１００は、２次側モジュールにおいて、ドレイン共通の同期生流用に用いられる。例えば、半導体装置１００は、位相シフト方式のフルブリッジ型のＤＣ−ＤＣコンバータに適用される。
ＭＯＳＦＥＴ１０は、ブリッジ回路のハイサイド側に設けられる。ＭＯＳＦＥＴ１０は、第１ＭＯＳＦＥＴの一例である。ＭＯＳＦＥＴ１０の特性は、用いられる電圧変換回路に応じて適宜変更されてよく、特に限定されない。
図示するように、ＭＯＳＦＥＴ１０には寄生ダイオードとしてボディダイオード１２が形成されている。ボディダイオード１２は、ＭＯＳＦＥＴ１０においてトランジスタに対し逆並列に設けられることにより、電流を還流させてＭＯＳＦＥＴ１０を保護できる。
プルダウン抵抗１４は、ＭＯＳＦＥＴ１０のゲート端子Ｇ１と、ＭＯＳＦＥＴ２０のソース端子Ｓ２との間に設けられる。プルダウン抵抗１４は、ゲート端子Ｇ１がオープンになった場合、ゲート過電圧によりＭＯＳＦＥＴ１０が破壊するのを防止する。プルダウン抵抗１４は、第１抵抗の一例である。
クランプダイオード１６は、ＭＯＳＦＥＴ１０のゲート端子Ｇ１と、ＭＯＳＦＥＴ２０のソース端子Ｓ２との間に設けられる。即ち、クランプダイオード１６は、プルダウン抵抗１４と直列に設けられる。クランプダイオード１６はアノードとカソードを備える。クランプダイオード１６は、アノードがＭＯＳＦＥＴ１０のゲート端子Ｇ１側に設けられ、カソードがＭＯＳＦＥＴ２０のソース端子Ｓ２側に設けられている。プルダウン抵抗１４は、クランプダイオード１６よりもＭＯＳＦＥＴ２０のソース端子Ｓ２側に設けられる。言い換えると、クランプダイオード１６は、プルダウン抵抗１４よりもゲート端子Ｇ１側に設けられる。但し、プルダウン抵抗１４とクランプダイオード１６との順序は本例に限られない。
ＭＯＳＦＥＴ２０は、ブリッジ回路のローサイド側に設けられる。ＭＯＳＦＥＴ２０は、第２ＭＯＳＦＥＴの一例である。ＭＯＳＦＥＴ２０の特性は、用いられる電圧変換回路に応じて適宜変更されてよく、特に限定されない。ＭＯＳＦＥＴ２０は、ＭＯＳＦＥＴ１０と同一の構造を有してよい。ＭＯＳＦＥＴ１０およびＭＯＳＦＥＴ２０は、共通のドレイン端子Ｄ１に接続される。
ＭＯＳＦＥＴ２０にはボディダイオード２２が形成されている。ボディダイオード２２は、ＭＯＳＦＥＴ２０においてトランジスタに対し逆並列に設けられることにより、電流を還流させてＭＯＳＦＥＴ２０を保護できる。
プルダウン抵抗２４は、ＭＯＳＦＥＴ１０のソース端子Ｓ１と、ＭＯＳＦＥＴ２０のゲート端子Ｇ２との間に設けられる。プルダウン抵抗２４は、ゲート端子Ｇ２がオープンになった場合、ゲート過電圧によりＭＯＳＦＥＴ２０が破壊するのを防止する。プルダウン抵抗２４は、第２抵抗の一例である。
クランプダイオード２６は、ＭＯＳＦＥＴ１０のソース端子Ｓ１と、ＭＯＳＦＥＴ２０のゲート端子Ｇ２との間に設けられる。即ち、クランプダイオード２６は、プルダウン抵抗２４と直列に設けられる。クランプダイオード２６はアノードとカソードを備える。クランプダイオード２６は、アノードがＭＯＳＦＥＴ２０のゲート端子Ｇ２側に設けられ、カソードがＭＯＳＦＥＴ１０のソース端子Ｓ１側に設けられている。プルダウン抵抗２４は、クランプダイオード２６よりもＭＯＳＦＥＴ１０のソース端子Ｓ１側に設けられる。言い換えると、クランプダイオード２６は、プルダウン抵抗２４よりもゲート端子Ｇ２側に設けられる。但し、プルダウン抵抗２４とクランプダイオード２６との順序は本例に限られない。
図２は、出荷試験時の半導体装置１００の接続方法の一例を示す。本例では、ゲート端子Ｇ１とソース端子Ｓ１との間に電圧を印加することにより、ＭＯＳＦＥＴ１０を試験する。ＭＯＳＦＥＴ２０を試験する場合、ＭＯＳＦＥＴ１０を試験する場合と同様に、ゲート端子Ｇ２とソース端子Ｓ２との間に電圧が印加される。
電源ＶＧＳは、ゲート端子Ｇ１とソース端子Ｓ２との間に接続される。ゲート端子Ｇ１に高電圧側が接続され、ソース端子Ｓ１に低電圧側が接続される。これにより、ＭＯＳＦＥＴ１０のゲートソース間の漏れ電流を測定することができる。
ソース端子Ｓ２は、電源ＶＧＳの高電圧側に接続される。即ち、ゲート端子Ｇ１とソース端子Ｓ２がともに電源ＶＧＳの高電圧側に接続されることにより、試験時にプルダウン抵抗１４およびクランプダイオード１６に電流が流れなくなる。
ドレイン端子Ｄ１は、電源ＶＧＳの高電圧側に接続される。即ち、ソース端子Ｓ２とドレイン端子Ｄ１がともに電源ＶＧＳの高電圧側に接続されることにより、試験時にＭＯＳＦＥＴ２０に電流が流れなくなる。
ゲート端子Ｇ２は、電源ＶＧＳの低電圧側に接続される。即ち、ゲート端子Ｇ２とソース端子Ｓ１がともに電源ＶＧＳの低電圧側に接続されることにより、試験時にプルダウン抵抗２４およびクランプダイオード２６に電流が流れなくなる。
プルダウン抵抗の抵抗値や印加する電圧の大きさは特に限定されない。例えば、プルダウン抵抗１４およびプルダウン抵抗２４の抵抗値が５ｋΩであり、ＶＧＳが２０Ｖである。ＭＯＳＦＥＴのドレインソース間の漏れ電流は１μＡ以下となる。半導体装置１００は、１μＡ以下の漏れ電流を測定することができる。
図３は、ユーザ使用時における半導体装置１００の接続方法の一例を示す。半導体装置１００は、第１コイル３０と、第１ゲートドライバ３５と、第２コイル４０と、第２ゲートドライバ４５とに接続されている。
第１コイル３０は、ブリッジ回路のハイサイド側に接続されている。第１コイル３０の一端は、ソース端子Ｓ１に接続されている。第１コイル３０の他端は、第２コイル４０に接続されている。第１コイル３０は、ＤＣ−ＤＣコンバータの２次巻線用のコイルである。
第２コイル４０は、ブリッジ回路のローサイド側に接続されている。第２コイル４０の一端は、ソース端子Ｓ２に接続されている。第２コイル４０の他端は、第１コイル３０に接続されている。第２コイル４０は、ＤＣ−ＤＣコンバータの２次巻線用のコイルである。
第１ゲートドライバ３５は、ＭＯＳＦＥＴ１０の駆動を制御する。第１ゲートドライバ３５の一端は、第１コイル３０およびソース端子Ｓ１に接続されている。第１ゲートドライバ３５の他端は、ゲート端子Ｇ１に接続されている。
第２ゲートドライバ４５は、ＭＯＳＦＥＴ２０の駆動を制御する。第２ゲートドライバ４５の一端は、第２コイル４０およびソース端子Ｓ２に接続されている。第２ゲートドライバ４５の他端は、ゲート端子Ｇ２に接続されている。
半導体装置１００では、ＭＯＳＦＥＴ１０のゲート端子Ｇ１がプルダウン抵抗１４およびクランプダイオード１６を介して、第２コイル４０と、第１コイル３０と、ソース端子Ｓ１に接続されている。これにより、ＭＯＳＦＥＴ１０のゲート電圧が固定される。よって、半導体装置１００は、ゲート端子Ｇ１が外れてオープンになった場合であっても、ＭＯＳＦＥＴ１０のゲート過電圧を抑制することができる。
同様に、半導体装置１００は、ＭＯＳＦＥＴ２０のゲート端子Ｇ２がプルダウン抵抗２４およびクランプダイオード２６を介して、第１コイル３０と、第２コイル４０と、ソース端子Ｓ２に接続されている。これにより、ＭＯＳＦＥＴ２０のゲート電圧が固定される。よって、半導体装置１００は、ゲート端子Ｇ２が外れてオープンになった場合であっても、ＭＯＳＦＥＴ２０のゲート過電圧を抑制することができる。
図４Ａは、実施例２に係る半導体装置１００の一例を示す。本例の半導体装置１００は、プルダウン抵抗とクランプダイオードの順序が実施例１の場合と相違する。本例では、実施例１と相違する点について特に説明する。なお、実施例２に係る半導体装置１００においても、試験時と使用時の接続方法は、実施例１の場合と同様であってよい。
プルダウン抵抗１４は、ＭＯＳＦＥＴ１０のゲート端子Ｇ１と、ＭＯＳＦＥＴ２０のソース端子Ｓ２との間において、クランプダイオード１６と直列に設けられる。但し、本例のプルダウン抵抗１４は、クランプダイオード１６よりもゲート端子Ｇ１側に設けられる。
プルダウン抵抗２４は、ＭＯＳＦＥＴ１０のソース端子Ｓ１と、ＭＯＳＦＥＴ２０のゲート端子Ｇ２との間において、クランプダイオード２６と直列に設けられる。但し、本例のプルダウン抵抗２４は、クランプダイオード２６よりもゲート端子Ｇ２側に設けられる。
本例の半導体装置１００では、プルダウン抵抗とクランプダイオードの順序が、実施例１の場合と相違するものの、実施例１に係る半導体装置１００と同様に、出荷試験時において、ＭＯＳＦＥＴのゲートソース間の漏れ電流を容易に測定することができる。また、半導体装置１００は、ユーザ側の使用時にゲート端子Ｇ１又はゲート端子Ｇ２が外れてもＭＯＳＦＥＴ１０およびＭＯＳＦＥＴ２０をゲート過電圧から保護できる。
図４Ｂは、実施例３に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、コンデンサ１８およびコンデンサ２８を備える点で実施例１および実施例２に係る半導体装置１００と相違する。本例では、実施例１および実施例２と相違する点について特に説明する。
コンデンサ１８は、ＭＯＳＦＥＴ１０のゲート端子Ｇ１と、ＭＯＳＦＥＴ２０のソース端子Ｓ２との間に設けられる。コンデンサ１８は、ＭＯＳＦＥＴ１０のゲートの発振を抑制する。コンデンサ１８は、プルダウン抵抗１４と並列に設けられる。コンデンサ１８は、第１コンデンサの一例である。
コンデンサ２８は、ＭＯＳＦＥＴ１０のソース端子Ｓ１と、ＭＯＳＦＥＴ２０のゲート端子Ｇ２との間に設けられる。コンデンサ２８は、ＭＯＳＦＥＴ２０のゲートの発振を抑制する。コンデンサ２８は、プルダウン抵抗２４と並列に設けられる。コンデンサ２８は、第２コンデンサの一例である。
図４Ｃは、実施例４に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、コンデンサ１８およびコンデンサ２８を設ける位置が実施例３に係る半導体装置１００と相違する。本例では、実施例３と相違する点について特に説明する。
コンデンサ１８は、ＭＯＳＦＥＴ１０のゲート端子Ｇ１と、ＭＯＳＦＥＴ２０のソース端子Ｓ２との間に設けられる。コンデンサ１８は、プルダウン抵抗１４およびクランプダイオード１６と並列に設けられる。コンデンサ１８は、第１コンデンサの一例である。ＭＯＳＦＥＴ１０のゲート端子Ｇ１と、ＭＯＳＦＥＴ２０のソース端子Ｓ２との間において、プルダウン抵抗１４およびクランプダイオード１６の順番は入れ替えられてよい。
コンデンサ２８は、ＭＯＳＦＥＴ１０のソース端子Ｓ１と、ＭＯＳＦＥＴ２０のゲート端子Ｇ２との間に設けられる。コンデンサ２８は、プルダウン抵抗２４およびクランプダイオード２６と並列に設けられる。コンデンサ２８は、第２コンデンサの一例である。ＭＯＳＦＥＴ１０のソース端子Ｓ１と、ＭＯＳＦＥＴ２０のゲート端子Ｇ２との間において、プルダウン抵抗２４およびクランプダイオード２６の順番は入れ替えられてよい。
本例の半導体装置１００は、ＭＯＳＦＥＴ１０のゲート端子Ｇ１と、ＭＯＳＦＥＴ２０のソース端子Ｓ２との間にコンデンサ１８を設けることにより、ＭＯＳＦＥＴ１０のゲートの発振を抑制する。また、半導体装置１００は、ＭＯＳＦＥＴ１０のソース端子Ｓ１と、ＭＯＳＦＥＴ２０のゲート端子Ｇ２との間にコンデンサ２８を設けることにより、ＭＯＳＦＥＴ２０のゲートの発振を抑制する。
図５Ａは、比較例に係る半導体装置５００の構成の一例を示す。本例の半導体装置５００は、ＭＯＳＦＥＴ５１０およびＭＯＳＦＥＴ５２０を備える。ＭＯＳＦＥＴ５１０およびＭＯＳＦＥＴ５２０は、共通のドレイン端子Ｄ２に接続される。
ＭＯＳＦＥＴ５１０は、ブリッジ回路のハイサイド側に設けられる。ボディダイオード５１２は、ＭＯＳＦＥＴ５１０においてトランジスタに対し逆並列に形成されている。プルダウン抵抗５１４は、ＭＯＳＦＥＴ５１０のゲート端子Ｇ３とＭＯＳＦＥＴ５１０のソース端子Ｓ３との間に設けられる。
ＭＯＳＦＥＴ５２０は、ブリッジ回路のローサイド側に設けられる。ボディダイオード５２２は、ＭＯＳＦＥＴ５２０においてトランジスタに対し逆並列に形成されている。プルダウン抵抗５２４は、ＭＯＳＦＥＴ５２０のゲート端子Ｇ４とＭＯＳＦＥＴ５２０のソース端子Ｓ４との間に設けられる。
図５Ｂは、出荷試験時の半導体装置５００の接続方法の一例を示す。本例では、ゲート端子Ｇ３とソース端子Ｓ３との間に電圧を印加することにより、ＭＯＳＦＥＴ５１０を試験する。
電源ＶＧＳは、ゲート端子Ｇ３とソース端子Ｓ３との間に接続される。これにより、ＭＯＳＦＥＴ５１０ゲートソース間の漏れ電流を測定することができる。プルダウン抵抗５１４およびプルダウン抵抗５２４は、ゲート端子がオープンになった場合、ゲート過電圧によりＭＯＳＦＥＴ５１０およびＭＯＳＦＥＴ５２０が破壊されるのを防止するために設けられる。
プルダウン抵抗５１４は、ＭＯＳＦＥＴ５１０のゲートソース間抵抗より低いので、ゲートソース間に電圧を印加した場合、プルダウン抵抗５１４に流れる電流が支配的になる。そのため、ＭＯＳＦＥＴ５１０のゲートソース間の漏れ電流の測定が容易ではない。ＭＯＳＦＥＴ５２０のゲートソース間の漏れ電流の測定についても同様である。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・ＭＯＳＦＥＴ、１２・・・ボディダイオード、１４・・・プルダウン抵抗、１６・・・クランプダイオード、１８・・・コンデンサ、２０・・・ＭＯＳＦＥＴ、２２・・・ボディダイオード、２４・・・プルダウン抵抗、２６・・・クランプダイオード、２８・・・コンデンサ、３０・・・第１コイル、３５・・・第１ゲートドライバ、４０・・・第２コイル、４５・・・第２ゲートドライバ、１００・・・半導体装置、５００・・・半導体装置、５１０・・・ＭＯＳＦＥＴ、５１２・・・ボディダイオード、５１４・・・プルダウン抵抗、５２０・・・ＭＯＳＦＥＴ、５２２・・・ボディダイオード、５２４・・・プルダウン抵抗

Claims (5)

  1. 第１ＭＯＳＦＥＴと、
    第２ＭＯＳＦＥＴと、
    前記第１ＭＯＳＦＥＴのゲート端子と前記第２ＭＯＳＦＥＴのソース端子との間に設けられた第１抵抗と、
    前記第１ＭＯＳＦＥＴのソース端子と前記第２ＭＯＳＦＥＴのゲート端子との間に設けられた第２抵抗と、
    前記第１ＭＯＳＦＥＴのゲート端子と前記第２ＭＯＳＦＥＴのソース端子との間において、前記第１抵抗と直列に設けられた第１ダイオードと、
    前記第１ＭＯＳＦＥＴのソース端子と前記第２ＭＯＳＦＥＴのゲート端子との間において、前記第２抵抗と直列に設けられた第２ダイオードと
    を備える半導体装置。
  2. 前記第１抵抗は、前記第１ダイオードよりも前記第２ＭＯＳＦＥＴの前記ソース端子側に設けられ、
    前記第２抵抗は、前記第２ダイオードよりも前記第１ＭＯＳＦＥＴの前記ソース端子側に設けられる
    請求項１に記載の半導体装置。
  3. 前記第１抵抗は、前記第１ダイオードよりも前記第１ＭＯＳＦＥＴの前記ゲート端子側に設けられ、
    前記第２抵抗は、前記第２ダイオードよりも前記第２ＭＯＳＦＥＴの前記ゲート端子側に設けられる
    請求項１に記載の半導体装置。
  4. 前記第１ＭＯＳＦＥＴのゲート端子と前記第２ＭＯＳＦＥＴのソース端子との間において、前記第１抵抗と並列に接続された第１コンデンサと、
    前記第１ＭＯＳＦＥＴのソース端子と前記第２ＭＯＳＦＥＴのゲート端子との間において、前記第２抵抗と並列に接続された第２コンデンサと
    を更に備える
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記第１ＭＯＳＦＥＴのゲート端子と前記第２ＭＯＳＦＥＴのソース端子との間において、前記第１抵抗および前記第１ダイオードと並列に接続された第１コンデンサと、
    前記第１ＭＯＳＦＥＴのソース端子と前記第２ＭＯＳＦＥＴのゲート端子との間において、前記第２抵抗および前記第２ダイオードと並列に接続された第２コンデンサと
    を更に備える
    請求項１から３のいずれか一項に記載の半導体装置。
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