JPH08223906A - 同期整流型スイッチングレギュレータ - Google Patents

Abstract

(57)【要約】 【目的】 本発明は同期整流型スイッチングレギュレー
タに関し、冗長性を持たせた電源回路に使用した場合で
も、故障時に電流の回り込みを防止して、安定した電源
供給ができるようにすると共に、少ない部品で効率よく
駆動制御できる回路を実現することを目的とする。 【構成】 トランス１と、ＭＯＳ−ＦＥＴＱ１、Ｑ２
と、コイルＬ、コンデンサＣを備え、ＭＯＳ−ＦＥＴＱ
１、Ｑ２はソースを共通接続し、ドレインをそれぞれ前
記２次巻線Ｎ２の各端子に接続した回路において、トラ
ンス１に３次巻線Ｎ３を設け、巻線Ｎ３にＭＯＳ−ＦＥ
ＴＱ１、Ｑ２を同時にオン／オフ制御するゲート制御回
路を接続し、１つの巻線Ｎ４で２個のＭＯＳ−ＦＥＴを
同時に制御可能にした。また、ゲート制御回路には、ダ
イオードｄ１、ｄ２等を設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ、各種電
子機器、電気機器等の電源回路に使用される同期整流型
スイッチングレギュレータに関する。特に本発明は、冗
長性を持たせた電源回路に使用して有効な同期整流型ス
イッチングレギュレータに関する。

【０００２】

【従来の技術】図１６〜図２０は従来例を示した図であ
り、図１６〜図２０中、１はトランス、２はＰＷＭ（パ
ルス幅変調）駆動回路、３はスイッチングトランジス
タ、４は負荷を示す。

【０００３】また、Ｎ１は１次巻線、Ｎ２は２次巻線、
Ｑ１、Ｑ２はＮチャンネンＭＯＳ−ＦＥＴ（ＭＯＳ型電
界効果トランジスタ）、Ｒ１、Ｒ２は抵抗、Ｃはコンデ
ンサ、Ｌはコイル（チョークコイル）、Ｄ１、Ｄ２はＭ
ＯＳ−ＦＥＴＱ１、Ｑ２に内蔵された寄生ダイオード、
Ｔ１、Ｔ２は出力端子、Ｃ１はＭＯＳ−ＦＥＴＱ１のゲ
ート−ソース間容量に対応したコンデンサ、Ｃ２はＭＯ
Ｓ−ＦＥＴＱ２のゲート−ソース間容量に対応したコン
デンサを示す。

【０００４】 §１：従来例の回路構成の説明・・・図１６参照 図１６は従来例の回路図である。従来、トランスの出力
で同期整流用のＭＯＳ−ＦＥＴを駆動する同期整流型ス
イッチングレギュレータの回路例として、例えば、図１
６に示したような回路（ＤＣ−ＤＣコンバータ）が知ら
れていた。

【０００５】この回路（ＤＣ−ＤＣコンバータ）には１
次巻線Ｎ１、２次巻線Ｎ２を備えたトランス１が設けて
あり、該トランス１の２次巻線Ｎ２の出力で２つのＭＯ
Ｓ−ＦＥＴＱ１、Ｑ２を駆動するように構成されてい
る。この場合、ＭＯＳ−ＦＥＴＱ１が整流側のＭＯＳ−
ＦＥＴであり、ＭＯＳ−ＦＥＴＱ２がフライホイール側
のＭＯＳ−ＦＥＴであり、これらのＭＯＳ−ＦＥＴで半
波整流回路を構成している。

【０００６】前記トランス１の１次巻線Ｎ１には、例え
ば、ＰＷＭ駆動回路２からのＰＷＭ（パルス幅変調）パ
ルスで駆動されるスイッチングトランジスタ３が接続さ
れており、該スイッチングトランジスタ３で前記１次巻
線Ｎ１を駆動するように構成されている。

【０００７】また、トランス１の２次巻線Ｎ２には、２
つのＭＯＳ−ＦＥＴＱ１、Ｑ２が接続されると共に、コ
イルＬ、コンデンサＣ、抵抗Ｒ１、Ｒ２等が接続されて
いる。そして、前記コンデンサＣの端子から出力を取り
出すように出力端子Ｔ１、Ｔ２が設けてある。

【０００８】前記ＭＯＳ−ＦＥＴＱ１はＮチャンネルの
ＭＯＳ−ＦＥＴであり、その内部には寄生ダイオードＤ
１（内蔵ダイオード）が図示極性で接続されている。ま
た、前記ＭＯＳ−ＦＥＴＱ１のゲートＧ−ソースＳ間に
は、ゲート−ソース間容量に対応したコンデンサＣ１が
存在している。

【０００９】前記ＭＯＳ−ＦＥＴＱ２はＮチャンネルの
ＭＯＳ−ＦＥＴであり、その内部には寄生ダイオードＤ
２（内蔵ダイオード）が図示極性で接続されている。ま
た、前記ＭＯＳ−ＦＥＴＱ２のゲートＧ−ソースＳ間に
はゲート−ソース間容量に対応したコンデンサＣ２が存
在している。以下、ＭＯＳ−ＦＥＴＱ１、Ｑ２のゲート
ーソース間に、前記コンデンサＣ１、Ｃ２が接続されて
いるものとして説明する。

【００１０】 §２：従来例回路の動作説明・・・図１７、図１８参照 図１７は従来例の回路動作説明図、図１８は従来例のタ
イムチャートである。以下、図１７、図１８に基づいて
前記従来例回路の動作を説明する。

【００１１】先ず、図１７において、トランス１の１次
巻線Ｎ１の電圧をＶ１、２次巻線Ｎ２の電圧をＶ２とす
る。この場合、電圧Ｖ２は図示矢印方向を＋Ｖ２（ａ側
がハイレベル）、その反対方向を−Ｖ２とする。また、
出力端子Ｔ２の電圧を０Ｖ（ＧＮＤ）、出力端子Ｔ１の
電圧を＋Ｖ（正電圧）とする。

【００１２】更に、ＭＯＳ−ＦＥＴＱ１のゲート−ソー
ス間電圧をＶＧＳ１、コンデンサＣ１の端子電圧をＶＣ
１、ＭＯＳ−ＦＥＴＱ２のゲート−ソース間電圧をＶＧ
Ｓ２、コンデンサＣ２の端子電圧をＶＣ２、ＭＯＳ−Ｆ
ＥＴＱ１のドレイン−ソース間に流れる電流をＩＱ１、
ＭＯＳ−ＦＥＴＱ２のドレイン−ソース間に流れる電流
をＩＱ２とする。この場合、ＶＧＳ１＝ＶＣ１、ＶＧＳ
２＝ＶＣ２の関係がある。

【００１３】図１８において、はＶ２、はＶＧＳ
１、ＶＣ１、はＶＧＳ２、ＶＣ２、はＱ１、はＱ
２、はＩＱ１、はＩＱ２を示す。なお、タイミング
ｔ１まではＶ２が−Ｖ２（ｂ側がハイレベル）であり、
ＭＯＳ−ＦＥＴＱ１がオフ、ＭＯＳ−ＦＥＴＱ２がオン
であったとする。この状態からタイミングｔ１で２次巻
線Ｎ２の電圧Ｖ２が＋Ｖ２（ａ点側がハイレベル）にな
ったとする。

【００１４】この時、コンデンサＣ２の電荷は、Ｃ２→
Ｒ２→Ｎ２→Ｑ２のドレインＤ→Ｑ２のソースＳ→Ｃ２
の経路で放電を開始する。そして、コンデンサＣ２の電
荷が放電して、ＶＣ２、ＶＧＳ２がしきい値まで低下す
ると、ＭＯＳ−ＦＥＴＱ２がオフになる。

【００１５】一方、タイミングｔ１で２次巻線Ｎ２の電
圧Ｖ２が＋Ｖ２（ａ点側がハイレベル）になると、２次
巻線Ｎ２の電圧により、Ｎ２→Ｒ１→Ｃ１→Ｄ１→Ｎ２
の経路で電流が流れコンデンサＣ１を充電する。そし
て、ＶＣ１、ＶＧＳ１が上昇（ゲートＧ側が＋）に上昇
して、ＭＯＳ−ＦＥＴＱ１のゲート電圧が所定値に達す
ると、ＭＯＳ−ＦＥＴＱ１はオンになる。

【００１６】前記のようにして、Ｑ１がオン、Ｑ２がオ
フになると、Ｎ２→Ｌ→Ｃ→Ｑ１のソースＳ→Ｑ１のド
レインＤ→ｂ点→Ｎ２の経路でＩＱ１の電流が流れ、コ
ンデンサＣを充電する。

【００１７】その後、タイミングｔ２でＮ２の電圧が逆
極性の−Ｖ２（ｂ点側がハイレベル）になると、コンデ
ンサＣ１の電荷は、Ｃ１→Ｒ１→Ｎ２→Ｑ１のドレイン
Ｄ→Ｑ１のソースＳ→Ｃ１の経路で放電を開始する。そ
の後、コンデンサＣ１が放電し、ＶＣ１、ＶＧＳ１がし
きい値になると、ＭＯＳ−ＦＥＴＱ１がオフになる。

【００１８】一方、タイミングｔ２で２次巻線Ｎ２の電
圧Ｖ２が逆極性の−Ｖ２（ｂ点側がハイレベル）になる
と、２次巻線Ｎ２の電圧により、Ｎ２→Ｒ２→Ｃ２→Ｄ
２→Ｎ２の経路で電流が流れ、コンデンサＣ２を充電す
る。そして、ＶＣ２、ＶＧＳ２が上昇して（ゲートＧ側
が＋）ＭＯＳ−ＦＥＴＱ２のゲート電圧が所定値に達す
ると、ＭＯＳ−ＦＥＴＱ２はオンになる。

【００１９】前記のようにして、Ｑ２がオン、Ｑ１がオ
フになると、コイルＬの電磁エネルギーにより、Ｌ→Ｃ
→Ｑ２のソースＳ→Ｑ２のドレインＤ→Ｌの経路でＩＱ
２の電流（フライホイール側の電流）が流れ、コンデン
サＣを充電する。以降、前記動作を繰り返す。

【００２０】 §３：電源回路の説明・・・図１９、図２０参照 図１９は従来例の電源回路構成図、図２０は従来例の電
源回路動作説明図である。以下、図１９、図２０に基づ
いて、冗長性を持たせた電源回路と、故障時の電流の回
り込みについて説明する。

【００２１】従来、電源回路を構成する場合冗長性を持
たせた回路が使用されていた。この回路は、例えば、複
数のＤＣ−ＤＣコンバータを並列接続し、１つのＤＣ−
ＤＣコンバータが故障しても他の正常なＤＣ−ＤＣコン
バータから負荷への電力供給ができるようにしたもので
ある。

【００２２】例えば、図１９に示したように、回路１、
回路２（図１６に示したＤＣ−ＤＣコンバータ）を並列
接続して冗長性を持たせたものとする。この回路では、
共通の出力端子Ｔ１、Ｔ２に負荷４を接続し、例えば、
回路１が故障した場合でも正常動作している回路２から
負荷４へ電力供給ができるようにしてある。

【００２３】１例として、負荷電流＝１０Ａとし、この
１０Ａの負荷４に対し１０Ａ出力の回路（回路１、回路
２）を２台並列に接続し、１台が故障した場合でも負荷
に１０Ａの電流が供給できるようにする。

【００２４】なお、回路１と回路２は同じ回路を使用
し、出力端子Ｔ１側のｍ点と、出力端子Ｔ２側のｎ点で
共通接続されており、出力端子Ｔ２の電圧（ｎ点の電
圧）は０Ｖ（ＧＮＤ）、出力端子Ｔ１の電圧（ｍ点の電
圧）は＋５Ｖとする。

【００２５】前記の電源回路の運用時には、前記のよう
に出力端子Ｔ１、Ｔ２間に負荷４を接続して運用する
が、この運用時に、例えば、回路１のスイッチングトラ
ンジスタ３が故障してＤＣ−ＤＣコンバータの動作を停
止したとする。この時、回路１の１次巻線Ｎ１の電流が
消滅するので、２次巻線Ｎ２の誘起電圧も消滅する。

【００２６】従って、回路１では、２次巻線Ｎ２の電圧
が消滅することによりＭＯＳ−ＦＥＴＱ１、Ｑ２の動作
も停止し、回路１から負荷４への電力供給が停止する。
しかし、この時、正常動作をしている回路２から回路１
への電流の回り込みが発生する。

【００２７】前記回路２から回路１への電流の回り込み
は次のようになる。先ず、図２０に示したように、回路
２の＋５Ｖ電圧が回路１のｍ点に印加することにより、
回路２の＋５Ｖ→回路１のｍ点→Ｌ→Ｒ１→Ｃ１→回路
１のｎ点→回路２の０Ｖの経路で電流が流れ、コンデン
サＣ１を充電する。また、同時に、回路２の＋５Ｖ→回
路１のｍ点→Ｌ→Ｎ２→Ｒ２→Ｃ２→回路１のｎ点→回
路２の０Ｖの経路で電流が流れ、コンデンサＣ２を充電
する。

【００２８】前記のようにしてコンデンサＣ１、Ｃ２が
充電され、ＶＣ１、ＶＧＳ１、ＶＣ２、ＶＧＳ２が所定
値まで上昇すると（ゲート側が＋）、回路１のＭＯＳ−
ＦＥＴＱ１、Ｑ２がオンになる（完全なオン状態ではな
いが、それに近い状態になる）。

【００２９】前記のようにして、回路１のＭＯＳ−ＦＥ
ＴＱ１、Ｑ２がオンになると、回路２から回路１のＭＯ
Ｓ−ＦＥＴＱ１、Ｑ２に大きな電流が回り込んで流れ
る。この時の電流は次の通りである。

【００３０】すなわち、回路２の＋５Ｖ→回路１のｍ点
→Ｌ→Ｑ２のドレインＤ→Ｑ２のソースＳ→ｎ点→回路
２の０Ｖの経路で電流が流れる。また、同時に、回路２
の＋５Ｖ→回路１のｍ点→Ｌ→ａ点→Ｎ２→ｂ点→Ｑ１
のドレインＤ→Ｑ１のソースＳ→ｎ点→回路２の０Ｖの
経路で電流が流れる。

【００３１】このような電流の回り込みが発生すると、
負荷電流１０Ａに対し、回路２の出力電流が回路１へ流
れ込むため不足する。その結果、端子Ｔ１、Ｔ２間の出
力電圧が低下する。そして、負荷が正常に動作しなくな
る。また、回路１では大きな回路電流が流れて発熱す
る。

【００３２】

【発明が解決しようとする課題】前記のような従来のも
のにおいては、次のような課題があった。 (1) ：従来、電源回路を構成する場合、冗長性を持たせ
た回路が使用されていた。この回路は、例えば、前記の
ように複数のＤＣ−ＤＣコンバータを並列接続し、１つ
のＤＣ−ＤＣコンバータが故障しても他の正常なＤＣ−
ＤＣコンバータから負荷への電力供給ができるようにし
ている。

【００３３】しかし、前記のような冗長性を持たせた電
源回路では、１つの回路で故障が発生して正常な動作が
できなくなると、他の正常な回路から電流の回り込みが
発生する。

【００３４】このような電流の回り込みが発生すると、
正常な回路の出力電流が、故障した回路へ流れ込んだ分
だけ負荷電流が不足する。その結果、出力端子間の出力
電圧が低下し、負荷が正常に動作しなくなる。また、故
障した回路では電流の回り込みにより大きな回路電流が
流れて発熱することがある。

【００３５】(2) ：前記電流の回り込みを防止するた
め、各回路に逆流防止用のダイオードを挿入することも
考えられていたが、前記逆流防止用のダイオードは、負
荷電流の通路に挿入する必要があり、大電流用の大型の
ダイオードを使用する必要がある。

【００３６】このため、高価で大きなダイオードを余分
に使用することになり、電源回路の大型化とコストアッ
プの原因となる。また、前記逆流防止用のダイオードに
は大電流が流れるから発熱も大きく、実用的ではない。

【００３７】本発明は、このような従来の課題を解決
し、冗長性を持たせた電源回路に使用した場合でも、故
障時に電流の回り込みを防止して、安定した電力供給が
できるようにすることを目的とする。

【００３８】また、本発明は、少ない部品で効率よく能
動素子を駆動制御できる回路を実現すると共に、小型
化、コストダウンを実現することを目的とする。

【００３９】

【課題を解決するための手段】図１は本発明の原理説明
図であり、図１中、図１６〜図２０と同じものは、同一
符号で示してある。また、Ｎ３は３次巻線（第３の巻
線）、ｄ１、ｄ２はダイオードを示す。本発明は上記の
課題を解決するため、同期整流型スイッチングレギュレ
ータを次のように構成した。

【００４０】(1) ：図１に示したように、１次巻線Ｎ
１、２次巻線Ｎ２、及び３次巻線Ｎ３を備えたトランス
１が設けてあり、トランス１の出力で２つのＭＯＳ−Ｆ
ＥＴＱ１、Ｑ２を駆動するように構成してある。この場
合、ＭＯＳ−ＦＥＴＱ１が整流側のＭＯＳ−ＦＥＴであ
り、ＭＯＳ−ＦＥＴＱ２がフライホイール側のＭＯＳ−
ＦＥＴである。

【００４１】前記トランス１の１次巻線Ｎ１には、スイ
ッチングトランジスタ３が接続してあり、該スイッチン
グトランジスタ３により１次巻線Ｎ１を駆動するように
構成してある。また、トランス１の２次巻線Ｎ２には、
２つのＭＯＳ−ＦＥＴＱ１、Ｑ２を接続すると共に、コ
イルＬ、コンデンサＣが接続してある。

【００４２】この場合、ＭＯＳ−ＦＥＴＱ１、Ｑ２のソ
ースＳを共通接続すると共に、ドレインＤを２次巻線Ｎ
２の各端子に接続してある。また、ＭＯＳ−ＦＥＴＱ２
のソースＳ−ドレインＤ間には、コイルＬとコンデンサ
Ｃの直列回路を接続している。

【００４３】ＭＯＳ−ＦＥＴＱ１はＮチャンネルのＭＯ
Ｓ−ＦＥＴであり、ゲート−ソース間には、ゲート−ソ
ース間容量に対応したコンデンサＣ１が接続されてい
る。また、ＭＯＳ−ＦＥＴＱ２はＮチャンネルのＭＯＳ
−ＦＥＴであり、ゲート−ソース間にはゲート−ソース
間容量に対応したコンデンサＣ２が接続されている。

【００４４】前記トランス１の３次巻線Ｎ３には、ＭＯ
Ｓ−ＦＥＴＱ１、Ｑ２のゲートを制御するためゲート制
御回路が接続してある。このゲート制御回路にはダイオ
ードｄ１、ｄ２と抵抗Ｒ１、Ｒ２を含んでおり、抵抗Ｒ
１、Ｒ２の一端とダイオードｄ１、ｄ２のカソードはそ
れぞれ共通接続して、前記３次巻線Ｎ３に接続してあ
る。

【００４５】また、前記抵抗Ｒ１、Ｒ２の他端は、それ
ぞれＭＯＳ−ＦＥＴＱ１、Ｑ２のゲートＧに接続してあ
る。更に、前記ダイオードｄ１、ｄ２のアノードはＭＯ
Ｓ−ＦＥＴＱ１、Ｑ２のソースＳに共通接続してある。

【００４６】また、前記同期整流型スイッチングレギュ
レータを次のように構成した。 (2) ：１次巻線、２次巻線を有するトランスと、トラン
スの２次巻線に接続され、交互にオン／オフ動作する第
１、第２の能動素子と、第１、第２の能動素子により駆
動されるコイル、及びコンデンサを備えた同期整流型ス
イッチングレギュレータにおいて、前記トランス１に、
前記巻線とは別の第３の巻線Ｎ３を設け、前記第３の巻
線Ｎ３に、前記第１、第２の能動素子を同時にオン／オ
フ制御するゲート制御回路を接続した。

【００４７】(3) ：１次巻線、２次巻線を有するトラン
スと、トランスの２次巻線に接続され、交互にオン／オ
フ動作する第１、第２のＭＯＳ−ＦＥＴと、第１、第２
のＭＯＳ−ＦＥＴにより駆動されるコイル、及びコンデ
ンサを備えると共に、第１、第２のＭＯＳ−ＦＥＴは、
ソースを共通接続し、ドレインをそれぞれ前記２次巻線
の各端子に接続することにより半波整流回路を構成した
同期整流型スイッチングレギュレータにおいて、前記ト
ランスに、前記巻線とは別の第３の巻線を設け、第３の
巻線に、第１、第２のＭＯＳ−ＦＥＴを同時にオン／オ
フ制御するゲート制御回路を接続した。

【００４８】(4) ：１次巻線、２次巻線を備えると共
に、前記２次巻線は互いに一端側を共通接続した第１の
２次巻線、及び第２の２次巻線で構成したトランスと、
前記第１の２次巻線、及び第２の２次巻線に接続され、
交互にオン／オフ動作する第１、第２のＭＯＳ−ＦＥＴ
と、前記第１、第２のＭＯＳ−ＦＥＴにより駆動される
コイル、及びコンデンサを備えると共に、前記第１、第
２のＭＯＳ−ＦＥＴは、ソースを共通接続し、ドレイン
をそれぞれ前記第１、第２の２次巻線の各端子に接続す
ることにより全波整流回路を構成した同期整流型スイッ
チングレギュレータにおいて、前記トランスに、前記巻
線とは別の第３の巻線を設け、前記第３の巻線に、前記
第１、第２のＭＯＳ−ＦＥＴを同時にオン／オフ制御す
るゲート制御回路を接続した。

【００４９】(5) ：前記(4) において、ゲート制御回路
には、第１のＭＯＳ−ＦＥＴのゲート−ソース間に接続
した第１のダイオードと、第２のＭＯＳ−ＦＥＴのゲー
ト−ソース間に接続した第２のダイオードを備えてい
る。

【００５０】(6) ：１次巻線、２次巻線を有するトラン
スと、前記トランスの２次巻線に接続され、オン／オフ
動作する同期整流用のＭＯＳ−ＦＥＴと、前記ＭＯＳ−
ＦＥＴにより駆動されるコンデンサを備え、前記ＭＯＳ
−ＦＥＴのオン／オフ動作により、ピーク整流を行う同
期整流型スイッチングレギュレータにおいて、前記トラ
ンスに、前記巻線とは別の第３の巻線を設け、前記第３
の巻線に、前記ＭＯＳ−ＦＥＴのオン／オフ制御を行う
ゲート制御回路を接続すると共に、前記ゲート制御回路
に、抵抗とコンデンサを備えた。

【００５１】(7) ：前記(6) において、前記ゲート制御
回路には、ＭＯＳ−ＦＥＴのゲート−ソース間に接続し
た第１のダイオードと、前記抵抗とコンデンサの回路に
並列接続した第２のダイオードを備えている。

【００５２】(8) ：１次巻線、２次巻線を有するトラン
スと、前記トランスの２次巻線に接続され、オン／オフ
動作する第１、第２、第３、第４のＭＯＳ−ＦＥＴと、
前記第１、第２、第３、第４のＭＯＳ−ＦＥＴにより駆
動されるコイル、及びコンデンサを備えると共に、前記
第１、第２のＭＯＳ−ＦＥＴは、ソースを共通接続し、
ドレインをそれぞれ前記２次巻線の各端子に接続し、前
記第３、第４のＭＯＳ−ＦＥＴは、ソースを共通接続
し、ドレインをそれぞれ前記２次巻線の各端子に接続す
ることにより、ブリッジ型全波整流回路を構成した同期
整流型スイッチングレギュレータにおいて、前記トラン
スに、前記巻線とは別の第３、第４の巻線を設け、前記
第３の巻線に、前記第１、第２のＭＯＳ−ＦＥＴを同時
にオン／オフ制御する第１のゲート制御回路を接続し、
前記第４の巻線に、前記第３、第４のＭＯＳ−ＦＥＴを
同時にオン／オフ制御する第２のゲート制御回路を接続
した。

【００５３】(9) ：前記(8) において、前記第１のゲー
ト制御回路には、第１のＭＯＳ−ＦＥＴのゲート−ソー
ス間に接続した第１のダイオードと、第２のＭＯＳ−Ｆ
ＥＴのゲート−ソース間に接続した第２のダイオードを
備えており、前記第２のゲート制御回路には、第３のＭ
ＯＳ−ＦＥＴのゲート−ソース間に接続した第３のダイ
オードと、第４のＭＯＳ−ＦＥＴのゲート−ソース間に
接続した第４のダイオードを備えている。

【００５４】

【作用】前記構成に基づく本発明の作用を、図１に基づ
いて説明する。トランス１の１次巻線Ｎ１の電圧をＶ
１、２次巻線Ｎ２の電圧をＶ２、３次巻線Ｎ３の電圧を
Ｖ３とする。この場合、前記電圧Ｖ１、Ｖ２、Ｖ３は図
示矢印方向を＋側とし、端子Ｔ２の電圧を０Ｖ、端子Ｔ
１の電圧を＋Ｖとする。

【００５５】また、ＭＯＳ−ＦＥＴＱ１のゲート−ソー
ス間電圧をＶＧＳ１、コンデンサＣ１の端子電圧をＶＣ
１、ＭＯＳ−ＦＥＴＱ２のゲート−ソース間電圧をＶＧ
Ｓ２、コンデンサＣ２の端子電圧をＶＣ２、ＭＯＳ−Ｆ
ＥＴＱ１のドレイン−ソース間に流れる電流をＩＱ１、
ＭＯＳ−ＦＥＴＱ２のドレイン−ソース間に流れる電流
をＩＱ２とする。この場合、ＶＧＳ１＝ＶＣ１、ＶＧＳ
２＝ＶＣ２の関係がある。

【００５６】今、ＭＯＳ−ＦＥＴＱ１がオフ、ＭＯＳ−
ＦＥＴＱ２がオンであったとする。この状態から２次巻
線Ｎ２の電圧が＋Ｖ２（ａ点側がハイレベル）、３次巻
線Ｎ３の電圧が＋Ｖ３（ｇ点側がハイレベル）になった
とする。

【００５７】この時、３次巻線Ｎ３の電圧により、Ｎ３
→Ｒ１→Ｃ１→Ｃ２→Ｒ２→Ｎ３の経路で電流が流れ
る。この電流によりコンデンサＣ２が放電し、コンデン
サＣ１が充電（ゲートＧ側が＋）する。この時、ダイオ
ードｄ１は３次巻線Ｎ３の電圧により逆バイアスされて
オフであり、ダイオードｄ２は、コンデンサＣ２により
逆バイアスされてオフである。

【００５８】その後、コンデンサＣ２の電荷が放電し、
ＶＣ２が所定値まで低下すると、ダイオードｄ２の逆バ
イアスはなくなり、該ダイオードｄ２はオンになる。こ
の状態では、３次巻線Ｎ３の電圧により、Ｎ３→Ｒ１→
Ｃ１→ｄ２→Ｎ３の経路で電流が流れコンデンサＣ１を
更に充電する。

【００５９】前記のようにしてコンデンサＣ２の放電が
行われ、ＭＯＳ−ＦＥＴＱ２のＶＧＳ２、ＶＣ２が略０
ＶになるとＭＯＳ−ＦＥＴＱ２はオフになる。また、コ
ンデンサＣ１の充電が行われ、ＶＧＳ１、ＶＣ１が所定
値まで上昇するとＭＯＳ−ＦＥＴＱ１がオンになる。

【００６０】前記のようにして、Ｑ１がオン、Ｑ２がオ
フになると、Ｎ２→Ｌ→Ｃ→Ｑ１のソースＳ→Ｑ１のド
レインＤ→Ｎ２の経路でＩＱ１の電流が流れ、コンデン
サＣを充電する。

【００６１】その後、Ｎ２の電圧Ｖ２が−Ｖ２（ｂ点側
がハイレベル）になり、Ｎ３の電圧が−Ｖ３（ｈ点側が
ハイレベル）になると、３次巻線Ｎ３の電圧により、Ｎ
３→Ｒ２→Ｃ２→Ｃ１→Ｒ１→Ｎ３の経路で電流が流れ
る。この電流によりコンデンサＣ１が放電し、コンデン
サＣ２が充電する。この時、ダイオードｄ２は３次巻線
Ｎ３の電圧により逆バイアスされてオフであり、ダイオ
ードｄ１は、コンデンサＣ１により逆バイアスされてオ
フである。

【００６２】その後、コンデンサＣ１の電荷が放電し、
ＶＧＳ１、ＶＣ１が所定値まで低下するとダイオードｄ
１の逆バイアスはなくなり、該ダイオードｄ１はオンに
なる。この状態では、３次巻線Ｎ３の電圧により、Ｎ３
→Ｒ２→Ｃ２→ｄ１→Ｎ３の経路で電流が流れコンデン
サＣ２を更に充電する。

【００６３】前記のようにしてコンデンサＣ１の放電が
行われ、ＭＯＳ−ＦＥＴＱ１のＶＧＳ１、ＶＣ１が略０
ＶになるとＭＯＳ−ＦＥＴＱ１はオフになる。また、コ
ンデンサＣ２の充電が行われ、ＶＣ２、ＶＧＳ２が所定
値（ゲートＧ側が＋）まで上昇するとＭＯＳ−ＦＥＴＱ
２がオンになる。

【００６４】前記のようにしてＱ２がオン、Ｑ１がオフ
になると、コイルＬの電磁エネルギーにより、Ｌ→Ｃ→
Ｑ２のソースＳ→Ｑ２のドレインＤ→Ｌの経路でＩＱ２
の電流（フライホイール側の電流）が流れ、コンデンサ
Ｃを充電する。以降同様な動作を繰り返す。以上のよう
にすれば、１つの巻線Ｎ２に接続されたゲート制御回路
により２個のＭＯＳ−ＦＥＴＱ１、Ｑ２を同時にオン／
オフ制御することができる。

【００６５】また、前記回路を複数並列接続して冗長性
を持たせた電源回路を構成した場合、１つの回路が故障
しても、従来例のような電流の回り込みは発生しない。
その理由は次の通りである。

【００６６】例えば、図１に示した回路が複数並列接続
されていたとする。この場合、１つの回路が故障して２
次巻線Ｎ２、３次巻線Ｎ３の電圧が消滅したとする。こ
の場合、正常な回路の電圧（＋Ｖ）が出力端子Ｔ１側に
印加するが、この電圧により電流の流れる経路が存在し
ない。従って、故障した回路のＭＯＳ−ＦＥＴＱ１、Ｑ
２はオンにならず、故障した回路に電流が流れない。

【００６７】以上のようにして、冗長性を持たせた電源
回路に使用した場合でも、故障時に電流の回り込みを防
止して、安定した電源供給ができる。また、前記構成に
より少ない部品で効率よく駆動制御できる回路を実現す
ると共に、小型化、コストダウンを実現することが可能
である。

【００６８】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図１５は、本発明の実施例を示した図であ
り、図２〜図１５中、図１、図１６〜図２０と同じもの
は、同一符号で示してある。また、Ｃ３、Ｃ４、Ｃ５は
コンデンサ、Ｄ３、Ｄ４は寄生ダイオード、Ｎ４は４次
巻線、Ｒ５、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２
２、Ｒ２３、Ｒ３１、Ｒ４１は抵抗、ｄ１１、ｄ２１は
ダイオード、Ｑ１１、Ｑ１２、Ｑ１３はＮチャンネルの
ＭＯＳ−ＦＥＴ、Ｑ３、Ｑ４、Ｑ２１、Ｑ２２、Ｑ２３
はＰチャンネルのＭＯＳ−ＦＥＴを示す。

【００６９】（実施例１の説明） §１：実施例１の回路構成の説明・・・図２参照 図２は実施例１の回路図である。以下、図２に基づいて
実施例１の回路構成を説明する。実施例１の回路は、ト
ランスの出力でＭＯＳ−ＦＥＴを駆動する同期整流型ス
イッチングレギュレータの回路例であり、前記従来例と
同じＤＣ−ＤＣコンバータとして構成した回路である。

【００７０】この回路には１次巻線Ｎ１、２次巻線Ｎ
２、及び３次巻線Ｎ３を備えたトランス１が設けてあ
り、該トランス１の出力で２つのＭＯＳ−ＦＥＴ（ＭＯ
Ｓ型の電界効果型トランジスタ）Ｑ１、Ｑ２を駆動する
ように構成してある。この場合、ＭＯＳ−ＦＥＴＱ１が
整流側のＭＯＳ−ＦＥＴであり、ＭＯＳ−ＦＥＴＱ２が
フライホイール側のＭＯＳ−ＦＥＴである。

【００７１】前記トランス１の１次巻線Ｎ１には、スイ
ッチングトランジスタ３が接続してあり、該スイッチン
グトランジスタ３により前記１次巻線Ｎ１を駆動するよ
うに構成してある。なお、前記スイッチングトランジス
タ３は、例えば、従来例と同じようにＰＷＭ駆動回路で
駆動する。

【００７２】また、トランス１の２次巻線Ｎ２には、２
つのＭＯＳ−ＦＥＴＱ１、Ｑ２が接続されると共に、コ
イルＬ、コンデンサＣ等が接続されている。そして、コ
ンデンサＣの端子から出力を取り出すように出力端子Ｔ
１、Ｔ２が設けてある。

【００７３】この場合、前記ＭＯＳ−ＦＥＴＱ１、Ｑ２
のソースＳを共通接続して出力端子Ｔ２に接続すると共
に、ドレインＤを２次巻線Ｎ２の各端子に接続してあ
る。また、ＭＯＳ−ＦＥＴＱ２のソース−ドレイン間に
は、コイルＬとコンデンサＣの直列回路を接続してい
る。

【００７４】前記ＭＯＳ−ＦＥＴＱ１はＮチャンネルの
ＭＯＳ−ＦＥＴであり、その内部には寄生ダイオードＤ
１（内蔵ダイオード）が図示極性で接続されている。ま
た、前記ＭＯＳ−ＦＥＴＱ１のゲート−ソース間には、
ゲート−ソース間容量に対応したコンデンサＣ１が接続
されている。

【００７５】前記ＭＯＳ−ＦＥＴＱ２はＮチャンネルの
ＭＯＳ−ＦＥＴであり、その内部には寄生ダイオードＤ
２（内蔵ダイオード）が図示極性で接続されている。ま
た、前記ＭＯＳ−ＦＥＴＱ２のゲート−ソース間にはゲ
ート−ソース間容量に対応したコンデンサＣ２が接続さ
れている。

【００７６】前記トランス１の３次巻線Ｎ３には、ＭＯ
Ｓ−ＦＥＴＱ１、Ｑ２のゲートを制御するためゲート制
御回路が接続してある。このゲート制御回路にはダイオ
ードｄ１、ｄ２と抵抗Ｒ１、Ｒ２を含んでおり、抵抗Ｒ
１の一端とダイオードｄ１のカソードを共通接続し、Ｒ
２の一端とダイオードｄ２のカソードを共通接続してそ
れぞれ第３の巻線Ｎ３の端子に接続してある。

【００７７】また、前記抵抗Ｒ１、Ｒ２の他端は、それ
ぞれＭＯＳ−ＦＥＴＱ１、Ｑ２のゲートＧに接続してあ
る。更に、前記ダイオードｄ１、ｄ２のアノードはＭＯ
Ｓ−ＦＥＴＱ１、Ｑ２のソースＳに共通接続してある。

【００７８】 §２：回路動作の説明・・・図３、図４参照 図３は実施例１の回路動作説明図、図４は実施例１のタ
イムチャートである。以下、図３、図４に基づいて実施
例１の回路動作を説明する。

【００７９】先ず、図３において、トランス１の１次巻
線Ｎ１の電圧をＶ１、２次巻線Ｎ２の電圧をＶ２、３次
巻線Ｎ３の電圧をＶ３とする。この場合、前記電圧Ｖ
１、Ｖ２、Ｖ３は図示矢印方向を＋側とし、端子Ｔ２の
電圧を０Ｖ、端子Ｔ１の電圧を＋Ｖとする。

【００８０】また、ＭＯＳ−ＦＥＴＱ１のゲート−ソー
ス間電圧をＶＧＳ１、コンデンサＣ１の端子電圧をＶＣ
１、ＭＯＳ−ＦＥＴＱ２のゲート−ソース間電圧をＶＧ
Ｓ２、コンデンサＣ２の端子電圧をＶＣ２、ＭＯＳ−Ｆ
ＥＴＱ１のドレイン−ソース間に流れる電流をＩＱ１、
ＭＯＳ−ＦＥＴＱ２のドレイン−ソース間に流れる電流
をＩＱ２とする。この場合、ＶＧＳ１＝ＶＣ１、ＶＧＳ
２＝ＶＣ２の関係がある。

【００８１】図４において、はＶ２、Ｖ３、はＶＧ
Ｓ１、ＶＣ１、はＶＧＳ２、ＶＣ２、はＱ１、は
Ｑ２、はＩＱ１、はＩＱ２を示す。なお、タイミン
グｔ１まではＭＯＳ−ＦＥＴＱ１がオフ、ＭＯＳ−ＦＥ
ＴＱ２がオンであったとする。この状態から前記タイミ
ングｔ１で２次巻線Ｎ２の電圧が＋Ｖ２（ａ点側がハイ
レベル）、３次巻線Ｎ３の電圧が＋Ｖ３（ｇ点側がハイ
レベル）になったとする。

【００８２】この時、３次巻線Ｎ３の電圧により、Ｎ３
→Ｒ１→Ｃ１→Ｃ２→Ｒ２→Ｎ３の経路で電流が流れ
る。この電流によりコンデンサＣ２が放電し、コンデン
サＣ１が充電（ゲートＧ側が＋）する。この時、ダイオ
ードｄ１は３次巻線Ｎ３の電圧Ｖ３により逆バイアスさ
れてオフであり、ダイオードｄ２は、コンデンサＣ２に
より逆バイアスされてオフである。

【００８３】その後、コンデンサＣ２の電荷が放電し、
ＶＣ２が所定値まで低下すると、ダイオードｄ２の逆バ
イアスはなくなり、該ダイオードｄ２はオンになる。こ
の状態では、３次巻線Ｎ３の電圧Ｖ３により、Ｎ３→Ｒ
１→Ｃ１→ｄ２→Ｎ３の経路で電流が流れコンデンサＣ
１を更に充電する。

【００８４】前記のようにしてコンデンサＣ２の放電が
行われ、ＭＯＳ−ＦＥＴＱ２のＶＧＳ２、ＶＣ２が略０
ＶになるとＭＯＳ−ＦＥＴＱ２はオフになる。また、コ
ンデンサＣ１の充電が行われ、ＶＧＳ１、ＶＣ１が所定
値まで上昇するとＭＯＳ−ＦＥＴＱ１がオンになる。

【００８５】前記のようにして、Ｑ１がオン、Ｑ２がオ
フになると、Ｎ２→Ｌ→Ｃ→Ｑ１のソースＳ→Ｑ１のド
レインＤ→Ｎ２の経路でＩＱ１の電流が流れ、コンデン
サＣを充電する。

【００８６】その後、タイミングｔ２でＮ２の電圧が−
Ｖ２（ｂ点側がハイレベル）になり、Ｎ３の電圧Ｖ３が
−Ｖ３（ｈ点側がハイレベル）になると、３次巻線Ｎ３
の電圧により、Ｎ３→Ｒ２→Ｃ２→Ｃ１→Ｒ１→Ｎ３の
経路で電流が流れる。この電流によりコンデンサＣ１が
放電し、コンデンサＣ２が充電する。この時、ダイオー
ドｄ２は３次巻線Ｎ３の電圧により逆バイアスされてオ
フであり、ダイオードｄ１は、コンデンサＣ１により逆
バイアスされてオフである。

【００８７】その後、コンデンサＣ１の電荷が放電し、
ＶＧＳ１、ＶＣ１が所定値まで低下すると、ダイオード
ｄ１の逆バイアスはなくなり、該ダイオードｄ１はオン
になる。この状態では、３次巻線Ｎ３の電圧により、Ｎ
３→Ｒ２→Ｃ２→ｄ１→Ｎ３の経路で電流が流れコンデ
ンサＣ２を更に充電する。

【００８８】前記のようにしてコンデンサＣ１の放電が
行われ、ＭＯＳ−ＦＥＴＱ１のＶＧＳ１、ＶＣ１がしき
い値以下になるとＭＯＳ−ＦＥＴＱ１はオフになる。ま
た、コンデンサＣ２の充電が行われ、ＶＣ２、ＶＧＳ２
が所定値（ゲートＧ側が＋）まで上昇するとＭＯＳ−Ｆ
ＥＴＱ２がオンになる。

【００８９】前記のようにしてＱ２がオン、Ｑ１がオフ
になると、コイルＬの電磁エネルギーにより、Ｌ→Ｃ→
Ｑ２のソースＳ→Ｑ２のドレインＤ→Ｌの経路でＩＱ２
の電流（フライホイール側の電流）が流れ、コンデンサ
Ｃを充電する。以降、前記動作を繰り返す。以上のよう
にして、１個の巻線Ｎ３の出力で２個のＭＯＳ−ＦＥＴ
を駆動制御することができる。

【００９０】前記の動作において、コンデンサＣ１と、
Ｃ２のエネルギー（電荷）は互いにやり取りしているた
め、ＭＯＳ−ＦＥＴＱ１、Ｑ２の駆動ロスが殆どなく、
効率の良い駆動制御ができる。

【００９１】また、Ｑ１、或いはＱ２がターンオンする
際は、３次巻線Ｎ３の電圧と、Ｃ１、或いはＣ２の電圧
でオーバードライブしている。従って、Ｑ１、或いはＱ
２のターンオン時間が短くなる。

【００９２】更に、Ｑ１、或いはＱ２がターンオフする
際は、Ｃ１、或いはＣ２の電圧がダイオードｄ１、或い
はｄ２でクランプされるので、Ｑ１、或いはＱ２のター
ンオン時間が短くなる。

【００９３】（実施例２の説明）実施例２は前記実施例
１の回路で使用したＭＯＳ−ＦＥＴＱ１、Ｑ２をそれぞ
れＰチャンネルＭＯＳ−ＦＥＴで構成した例であり、他
の構成は実施例１と同じである。

【００９４】 §１：実施例２の回路構成の説明・・・図５参照 図５は実施例２の回路図である。以下、図５に基づいて
実施例２の回路構成を説明する。

【００９５】実施例２の回路には１次巻線Ｎ１、２次巻
線Ｎ２、及び３次巻線Ｎ３を備えたトランス１が設けて
あり、該トランス１の出力で２つのＭＯＳ−ＦＥＴＱ
３、Ｑ４を駆動するように構成してある。この場合、Ｍ
ＯＳ−ＦＥＴＱ３が整流側のＭＯＳ−ＦＥＴであり、Ｍ
ＯＳ−ＦＥＴＱ４がフライホイール側のＭＯＳ−ＦＥＴ
である。

【００９６】前記トランス１の１次巻線Ｎ１には、スイ
ッチングトランジスタ３が接続してあり、該スイッチン
グトランジスタ３により前記１次巻線Ｎ１を駆動するよ
うに構成してある。なお、前記スイッチングトランジス
タ３は、例えば、従来例と同じようにＰＷＭ駆動回路で
駆動する。

【００９７】また、トランス１の２次巻線Ｎ２には、２
つのＭＯＳ−ＦＥＴＱ３、Ｑ４が接続されると共に、コ
イルＬ、コンデンサＣが設けてある。そして、前記コン
デンサＣの端子から出力を取り出すように出力端子Ｔ
１、Ｔ２が設けてある。

【００９８】この場合、前記ＭＯＳ−ＦＥＴＱ３、Ｑ４
のソースＳを共通接続してコイルＬの一端に接続すると
共に、ドレインＤを２次巻線Ｎ２の各端子に接続してあ
る。また、ＭＯＳ−ＦＥＴＱ４のソース−ドレイン間に
は、コイルＬとコンデンサＣの直列回路を接続してい
る。

【００９９】前記ＭＯＳ−ＦＥＴＱ３はＰチャンネルの
ＭＯＳ−ＦＥＴであり、その内部には寄生ダイオードＤ
３（内蔵ダイオード）が図示極性で接続されている。ま
た、前記ＭＯＳ−ＦＥＴＱ３のゲートＧ−ソースＳ間に
は、ゲート−ソース間容量に対応したコンデンサＣ３が
接続されている。

【０１００】前記ＭＯＳ−ＦＥＴＱ４はＰチャンネルの
ＭＯＳ−ＦＥＴであり、その内部には寄生ダイオードＤ
４（内蔵ダイオード）が図示極性で接続されている。ま
た、前記ＭＯＳ−ＦＥＴＱ４のゲートＧ−ソースＳ間に
はゲート−ソース間容量に対応したコンデンサＣ４が接
続されている。

【０１０１】前記トランス１の３次巻線Ｎ３には、ＭＯ
Ｓ−ＦＥＴＱ３、Ｑ４のゲートを制御するためゲート制
御回路が接続してある。このゲート制御回路にはダイオ
ードｄ１、ｄ２と抵抗Ｒ１、Ｒ２を含んでおり、抵抗Ｒ
１の一端とダイオードｄ１のアノードを共通接続し、Ｒ
２の一端とダイオードｄ２のアノードを共通接続してそ
れぞれ第３の巻線Ｎ３の端子に接続してある。

【０１０２】また、前記抵抗Ｒ１、Ｒ２の他端は、それ
ぞれＭＯＳ−ＦＥＴＱ３、Ｑ４のゲートＧに接続してあ
る。更に、前記ダイオードｄ１、ｄ２のカソードはＭＯ
Ｓ−ＦＥＴＱ３、Ｑ４のソースＳに共通接続してある。

【０１０３】§２：回路動作の説明・・・図５参照 以下、図５に基づいて実施例２の回路動作を説明する。
先ず、図５において、トランス１の１次巻線Ｎ１の電圧
をＶ１、２次巻線Ｎ２の電圧をＶ２、３次巻線Ｎ３の電
圧をＶ３とする。この場合、前記電圧Ｖ１、Ｖ２、Ｖ３
は図示矢印方向を＋側とし、端子Ｔ２の電圧を０Ｖ、端
子Ｔ１の電圧を＋Ｖとする。

【０１０４】また、ＭＯＳ−ＦＥＴＱ３のゲート−ソー
ス間電圧をＶＧＳ３、コンデンサＣ３の端子電圧をＶＣ
３、ＭＯＳ−ＦＥＴＱ４のゲート−ソース間電圧をＶＧ
Ｓ４、コンデンサＣ４の端子電圧をＶＣ４、ＭＯＳ−Ｆ
ＥＴＱ３のドレイン−ソース間に流れる電流をＩＱ３、
ＭＯＳ−ＦＥＴＱ４のドレイン−ソース間に流れる電流
をＩＱ４とする。この場合、ＶＧＳ３＝ＶＣ３、ＶＧＳ
４＝ＶＣ４の関係がある。

【０１０５】今、ＭＯＳ−ＦＥＴＱ３がオフ、ＭＯＳ−
ＦＥＴＱ４がオンであったとする。この状態から２次巻
線Ｎ２の電圧が＋Ｖ２（ａ点側がハイレベル）、３次巻
線Ｎ３の電圧が＋Ｖ３（ｈ点側がハイレベル）になった
とする。

【０１０６】この時、３次巻線Ｎ３の電圧により、Ｎ３
→Ｒ２→Ｃ４→Ｃ３→Ｒ１→Ｎ３の経路で電流が流れ
る。この電流によりコンデンサＣ４が放電し、コンデン
サＣ３が充電（ゲートＧ側が＋）する。この時、ダイオ
ードｄ１は３次巻線Ｎ３の電圧により逆バイアスされて
オフであり、ダイオードｄ２は、コンデンサＣ４により
逆バイアスされてオフである。

【０１０７】その後、コンデンサＣ４の電荷が放電し、
ＶＣ４が所定値まで低下すると、ダイオードｄ２の逆バ
イアスはなくなり、該ダイオードｄ２はオンになる。こ
の状態では、３次巻線Ｎ３の電圧により、Ｎ３→ｄ２→
Ｃ３→Ｒ１→Ｎ３の経路で電流が流れコンデンサＣ３を
更に充電する。

【０１０８】前記のようにしてコンデンサＣ４の放電が
行われ、ＭＯＳ−ＦＥＴＱ４のＶＧＳ４、ＶＣ４がしき
い値以下になるとＭＯＳ−ＦＥＴＱ４はオフになる。ま
た、コンデンサＣ３の充電が行われ、ＶＧＳ３、ＶＣ３
が所定値まで上昇するとＭＯＳ−ＦＥＴＱ３がオンにな
る。

【０１０９】前記のようにして、Ｑ３がオン、Ｑ４がオ
フになると、Ｎ２→Ｑ３のドレインＤ→Ｑ３のソースＳ
→Ｌ→Ｃ→Ｎ２の経路でＩＱ３の電流が流れ、コンデン
サＣを充電する。

【０１１０】その後、Ｎ２の電圧Ｖ２が−Ｖ２（ｂ点側
がハイレベル）になり、Ｎ３の電圧Ｖ３が−Ｖ３（ｇ点
側がハイレベル）になると、３次巻線Ｎ３の電圧によ
り、Ｎ３→Ｒ１→Ｃ３→Ｃ４→Ｒ２→Ｎ３の経路で電流
が流れる。この電流によりコンデンサＣ３が放電し、コ
ンデンサＣ４が充電（ゲートＧ側が−）する。この時、
ダイオードｄ２は３次巻線Ｎ３の電圧により逆バイアス
されてオフであり、ダイオードｄ１は、コンデンサＣ３
により逆バイアスされてオフである。

【０１１１】その後、コンデンサＣ３の電荷が放電し、
ＶＧＳ３、ＶＣ３が所定値まで低下すると、ダイオード
ｄ１の逆バイアスはなくなり、該ダイオードｄ１はオン
になる。この状態では、３次巻線Ｎ３の電圧により、Ｎ
３→ｄ１→Ｃ４→Ｒ２→Ｎ３の経路で電流が流れコンデ
ンサＣ４を更に充電する。

【０１１２】前記のようにしてコンデンサＣ３の放電が
行われ、ＭＯＳ−ＦＥＴＱ３のＶＧＳ３、ＶＣ３がしき
い値以下になるとＭＯＳ−ＦＥＴＱ３はオフになる。ま
た、コンデンサＣ４の充電が行われ、ＶＣ４、ＶＧＳ４
が所定値（ゲートＧ側が−）まで上昇するとＭＯＳ−Ｆ
ＥＴＱ４がオンになる。

【０１１３】前記のようにして、Ｑ４がオン、Ｑ３がオ
フになると、コイルＬの電磁エネルギーにより、Ｌ→Ｃ
→Ｑ４のドレインＤ→Ｑ４のソースＳ→Ｌの経路でＩＱ
４の電流（フライホイール側の電流）が流れ、コンデン
サＣを充電する。

【０１１４】（実施例３の説明）実施例３は、トランス
の２次巻線を共通接続した２つの巻線（第１の２次巻
線、第２の２次巻線）で構成し、この２次巻線にＮチャ
ンネルのＭＯＳ−ＦＥＴを接続して、全波整流型の回路
構成とした例である。

【０１１５】 §１：実施例３の回路構成の説明・・・図６参照 図６は実施例３の回路図である。以下、図６に基づいて
実施例３の回路構成を説明する。

【０１１６】実施例３の回路には巻線Ｎ１、Ｎ２、Ｎ
３、Ｎ４を備えたトランス１が設けてあり、該トランス
１の出力で２つのＭＯＳ−ＦＥＴＱ１、Ｑ２を駆動する
ように構成してある。この場合、前記巻線Ｎ１は１次巻
線、Ｎ２は第１の２次巻線、Ｎ３は第２の２次巻線、Ｎ
４は３次巻線（第３の巻線）である。

【０１１７】前記トランス１の１次巻線Ｎ１には、スイ
ッチングトランジスタ３が接続してあり、該スイッチン
グトランジスタ３により前記１次巻線Ｎ１を駆動するよ
うに構成してある。なお、前記スイッチングトランジス
タ３は、例えば、従来例と同じようにＰＷＭ駆動回路で
駆動する。

【０１１８】また、トランス１の２次側では、巻線Ｎ２
と巻線Ｎ３が一端ａ、ｊを共通接続し、他端ｂ、ｉには
ＭＯＳ−ＦＥＴＱ１、Ｑ２のドレインＤを接続してあ
る。すなわち、巻線Ｎ２の一端ａと巻線Ｎ３の一端ｊを
共通接続し、巻線Ｎ２の他端ｂにはＭＯＳ−ＦＥＴＱ１
のドレインＤを接続し、巻線Ｎ３の他端ｉをＭＯＳ−Ｆ
ＥＴＱ２のドレインＤに接続してある。

【０１１９】また、ＭＯＳ−ＦＥＴＱ１、Ｑ２のソース
Ｓを共通接続し、出力端子Ｔ２に接続してある。更に、
前記共通接続したＭＯＳ−ＦＥＴＱ１、Ｑ２のソースＳ
と、前記ａ、ｊの接続点間には、コイルＬとコンデンサ
Ｃの直列回路が接続してある。そして、前記コンデンサ
Ｃの端子を出力端子Ｔ１、Ｔ２としている。この接続に
より全波整流回路を構成している。

【０１２０】前記ＭＯＳ−ＦＥＴＱ１はＮチャンネルの
ＭＯＳ−ＦＥＴであり、その内部には寄生ダイオードＤ
１（内蔵ダイオード）が図示極性で接続されている。ま
た、前記ＭＯＳ−ＦＥＴＱ１のゲート−ソース間には、
ゲート−ソース間容量に対応したコンデンサＣ１が接続
されている。

【０１２１】前記ＭＯＳ−ＦＥＴＱ２はＮチャンネルの
ＭＯＳ−ＦＥＴであり、その内部には寄生ダイオードＤ
２（内蔵ダイオード）が図示極性で接続されている。ま
た、前記ＭＯＳ−ＦＥＴＱ２のゲート−ソース間にはゲ
ート−ソース間容量に対応したコンデンサＣ２が接続さ
れている。

【０１２２】前記トランス１の巻線Ｎ４には、ＭＯＳ−
ＦＥＴＱ１、Ｑ２のゲートを制御するためゲート制御回
路が接続してある。このゲート制御回路にはダイオード
ｄ１、ｄ２と抵抗Ｒ１、Ｒ２を含んでおり、抵抗Ｒ１の
一端とダイオードｄ１のカソードを共通接続し、Ｒ２の
一端とダイオードｄ２のカソードを共通接続してそれぞ
れ巻線Ｎ４の端子に接続してある。

【０１２３】また、前記抵抗Ｒ１、Ｒ２の他端は、それ
ぞれＭＯＳ−ＦＥＴＱ１、Ｑ２のゲートＧに接続してあ
る。更に、前記ダイオードｄ１、ｄ２のアノードはＭＯ
Ｓ−ＦＥＴＱ１、Ｑ２のソースＳに共通接続してある。

【０１２４】§２：回路動作の説明・・・図６参照 以下、図６に基づいて実施例３の回路動作を説明する。
図６において、トランス１の巻線Ｎ１の電圧をＶ１、巻
線Ｎ２の電圧をＶ２、巻線Ｎ３の電圧をＶ３、Ｎ４の電
圧をＶ４とする。この場合、前記電圧Ｖ１、Ｖ２、Ｖ
３、Ｖ４は図示矢印方向を＋側とし、端子Ｔ２の電圧を
０Ｖ、端子Ｔ１の電圧を＋Ｖとする。

【０１２５】また、ＭＯＳ−ＦＥＴＱ１のゲート−ソー
ス間電圧をＶＧＳ１、コンデンサＣ１の端子電圧をＶＣ
１、ＭＯＳ−ＦＥＴＱ２のゲート−ソース間電圧をＶＧ
Ｓ２、コンデンサＣ２の端子電圧をＶＣ２、ＭＯＳ−Ｆ
ＥＴＱ１のドレイン−ソース間に流れる電流をＩＱ１、
ＭＯＳ−ＦＥＴＱ２のドレイン−ソース間に流れる電流
をＩＱ２とする。この場合、ＶＧＳ１＝ＶＣ１、ＶＧＳ
２＝ＶＣ２の関係がある。

【０１２６】今、ＭＯＳ−ＦＥＴＱ１がオフ、ＭＯＳ−
ＦＥＴＱ２がオンであったとする。この状態から巻線Ｎ
２の電圧が＋Ｖ２（ａ点側がハイレベル）、巻線Ｎ３の
電圧が＋Ｖ３（ｉ点側がハイレベル）、巻線Ｎ４の電圧
が＋Ｖ４Ｖ（ｇ点側がハイレベル）になったとする。

【０１２７】この時、巻線Ｎ４の電圧により、Ｎ４→Ｒ
１→Ｃ１→Ｃ２→Ｒ２→Ｎ４の経路で電流が流れる。こ
の電流によりコンデンサＣ２が放電し、コンデンサＣ１
が充電（ゲートＧ側が＋）する。この時、ダイオードｄ
１は巻線Ｎ４の電圧により逆バイアスされてオフであ
り、ダイオードｄ２は、コンデンサＣ２により逆バイア
スされてオフである。

【０１２８】その後、コンデンサＣ２の電荷が放電し、
ＶＣ２が所定値まで低下すると、ダイオードｄ２の逆バ
イアスはなくなり、該ダイオードｄ２はオンになる。こ
の状態では、巻線Ｎ４の電圧により、Ｎ４→Ｒ１→Ｃ１
→ｄ２→Ｎ４の経路で電流が流れコンデンサＣ１を更に
充電する。

【０１２９】前記のようにしてコンデンサＣ２の放電が
行われ、ＭＯＳ−ＦＥＴＱ２のＶＧＳ２、ＶＣ２がしき
い値以下になるとＭＯＳ−ＦＥＴＱ２はオフになる。ま
た、コンデンサＣ１の充電が行われ、ＶＧＳ１、ＶＣ１
が所定値まで上昇するとＭＯＳ−ＦＥＴＱ１がオンにな
る。

【０１３０】前記のようにして、Ｑ１がオン、Ｑ２がオ
フになると、Ｎ２→Ｌ→Ｃ→Ｑ１のソースＳ→Ｑ１のド
レインＤ→Ｎ２の経路でＩＱ１の電流が流れ、コンデン
サＣを充電する。

【０１３１】その後、巻線Ｎ２の電圧が−Ｖ２（ｂ点側
がハイレベル）になり、巻線Ｎ３の電圧が−Ｖ３（ｊ点
側がハイレベル）になり、Ｎ４の電圧が−Ｖ４（ｈ点側
がハイレベル）になると、巻線Ｎ４の電圧により、Ｎ４
→Ｒ２→Ｃ２→Ｃ１→Ｒ１→Ｎ４の経路で電流が流れ
る。この電流によりコンデンサＣ１が放電し、コンデン
サＣ２が充電する。この時、ダイオードｄ２は巻線Ｎ４
の電圧により逆バイアスされてオフであり、ダイオード
ｄ１は、コンデンサＣ１により逆バイアスされてオフで
ある。

【０１３２】その後、コンデンサＣ１の電荷が放電し、
ＶＧＳ１、ＶＣ１が所定値まで低下すると、ダイオード
ｄ１の逆バイアスはなくなり、該ダイオードｄ１はオン
になる。この状態では、巻線Ｎ４の電圧により、Ｎ４→
Ｒ２→Ｃ２→ｄ１→Ｎ４の経路で電流が流れコンデンサ
Ｃ２を更に充電する。

【０１３３】前記のようにしてコンデンサＣ１の放電が
行われ、ＭＯＳ−ＦＥＴＱ１のＶＧＳ１、ＶＣ１がしき
い値以下になるとＭＯＳ−ＦＥＴＱ１はオフになる。ま
た、コンデンサＣ２の充電が行われ、ＶＣ２、ＶＧＳ２
が所定値（ゲートＧ側が＋）まで上昇するとＭＯＳ−Ｆ
ＥＴＱ２がオンになる。

【０１３４】前記のようにして、Ｑ２がオン、Ｑ１がオ
フになると、Ｎ３→Ｌ→Ｃ→Ｑ２のソースＳ→Ｑ２のド
レインＤ→Ｎ３の経路でＩＱ２の電流が流れ、コンデン
サＣを充電する。以降前記動作を繰り返す。

【０１３５】（実施例４の説明）実施例４は実施例３の
回路において、ＭＯＳ−ＦＥＴＱ１、Ｑ２をＰチャンネ
ルのＭＯＳ−ＦＥＴに置き換えた例であり、他の構成は
実施例３と同じである。

【０１３６】 §１：実施例４の回路構成の説明・・・図７参照 図７は実施例４の回路図である。以下、図７に基づいて
実施例４の回路構成を説明する。

【０１３７】実施例４の回路には巻線Ｎ１、Ｎ２、Ｎ
３、Ｎ４を備えたトランス１が設けてあり、該トランス
１の出力で２つのＭＯＳ−ＦＥＴＱ３、Ｑ４を駆動する
ように構成してある。この場合、前記巻線Ｎ１は１次巻
線、Ｎ２は第１の２次巻線、Ｎ３は第２の２次巻線、Ｎ
４は３次巻線（第３の巻線）である。

【０１３８】前記トランス１の１次巻線Ｎ１には、スイ
ッチングトランジスタ３が接続してあり、該スイッチン
グトランジスタ３により前記１次巻線Ｎ１を駆動するよ
うに構成してある。なお、前記スイッチングトランジス
タ３は、例えば、従来例と同じようにＰＷＭ駆動回路で
駆動する。

【０１３９】また、トランス１の２次側では、巻線Ｎ２
と巻線Ｎ３は一端ｂ、ｉを共通接続し、他端ａ、ｊには
ＭＯＳ−ＦＥＴＱ３、Ｑ４のドレインＤを接続してあ
る。すなわち、巻線Ｎ２の一端ｂと巻線Ｎ３の一端ｉを
共通接続し、巻線Ｎ２の他端ａにはＭＯＳ−ＦＥＴＱ３
のドレインＤを接続し、巻線Ｎ３の他端ｊをＭＯＳ−Ｆ
ＥＴＱ４のドレインＤに接続してある。

【０１４０】また、ＭＯＳ−ＦＥＴＱ３、Ｑ４のソース
Ｓを共通接続し、この共通接続点と、前記巻線Ｎ２、Ｎ
３の接続点ｂ、ｉ間に、コイルＬとコンデンサＣの直列
回路が接続してある。そして、前記コンデンサＣの端子
を出力端子Ｔ１、Ｔ２としている。この接続により全波
整流回路を構成している。

【０１４１】前記ＭＯＳ−ＦＥＴＱ３はＰチャンネルの
ＭＯＳ−ＦＥＴであり、その内部には寄生ダイオードＤ
３（内蔵ダイオード）が図示極性で接続されている。ま
た、前記ＭＯＳ−ＦＥＴＱ３のゲート−ソース間には、
ゲート−ソース間容量に対応したコンデンサＣ３が接続
されている。

【０１４２】前記ＭＯＳ−ＦＥＴＱ４はＰチャンネルの
ＭＯＳ−ＦＥＴであり、その内部には寄生ダイオードＤ
４（内蔵ダイオード）が図示極性で接続されている。ま
た、前記ＭＯＳ−ＦＥＴＱ４のゲート−ソース間にはゲ
ート−ソース間容量に対応したコンデンサＣ４が接続さ
れている。

【０１４３】前記トランス１の巻線Ｎ４には、ＭＯＳ−
ＦＥＴＱ３、Ｑ４のゲートを制御するためゲート制御回
路が接続してある。このゲート制御回路にはダイオード
ｄ１、ｄ２と抵抗Ｒ１、Ｒ２を含んでおり、抵抗Ｒ１の
一端とダイオードｄ１のアノードを共通接続し、Ｒ２の
一端とダイオードｄ２のアノードを共通接続してそれぞ
れ巻線Ｎ４の端子に接続してある。

【０１４４】また、前記抵抗Ｒ１、Ｒ２の他端は、それ
ぞれＭＯＳ−ＦＥＴＱ３、Ｑ４のゲートＧに接続してあ
る。更に、前記ダイオードｄ１、ｄ２のカソードはＭＯ
Ｓ−ＦＥＴＱ３、Ｑ４のソースＳに共通接続してある。

【０１４５】§２：回路動作の説明・・・図７参照 以下、図７に基づいて実施例４の回路動作を説明する。
トランス１の巻線Ｎ１の電圧をＶ１、巻線Ｎ２の電圧を
Ｖ２、巻線Ｎ３の電圧をＶ３、Ｎ４の電圧をＶ４とす
る。この場合、前記電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４は図示
矢印方向を＋側とし、端子Ｔ２の電圧を０Ｖ、端子Ｔ１
の電圧を＋Ｖとする。

【０１４６】また、ＭＯＳ−ＦＥＴＱ３のゲート−ソー
ス間電圧をＶＧＳ３、コンデンサＣ３の端子電圧をＶＣ
３、ＭＯＳ−ＦＥＴＱ４のゲート−ソース間電圧をＶＧ
Ｓ４、コンデンサＣ４の端子電圧をＶＣ４、ＭＯＳ−Ｆ
ＥＴＱ３のドレイン−ソース間に流れる電流をＩＱ３、
ＭＯＳ−ＦＥＴＱ４のドレイン−ソース間に流れる電流
をＩＱ４とする。この場合、ＶＧＳ３＝ＶＣ３、ＶＧＳ
４＝ＶＣ４の関係がある。

【０１４７】今、ＭＯＳ−ＦＥＴＱ３がオフ、ＭＯＳ−
ＦＥＴＱ４がオンであったとする。この状態から巻線Ｎ
２の電圧が＋Ｖ２（ａ点側がハイレベル）、巻線Ｎ３の
電圧が＋Ｖ３（ｉ点側がハイレベル）、巻線Ｎ４の電圧
が＋Ｖ４（ｈ点側がハイレベル）になったとする。

【０１４８】この時、巻線Ｎ４の電圧により、Ｎ４→Ｒ
２→Ｃ４→Ｃ３→Ｒ１→Ｎ４の経路で電流が流れる。こ
の電流によりコンデンサＣ４が放電し、コンデンサＣ３
が充電（ゲートＧ側が−）する。この時、ダイオードｄ
１は巻線Ｎ４の電圧により逆バイアスされてオフであ
り、ダイオードｄ２は、コンデンサＣ４により逆バイア
スされてオフである。

【０１４９】その後、コンデンサＣ４の電荷が放電し、
ＶＣ４が所定値まで低下すると、ダイオードｄ２の逆バ
イアスはなくなり、該ダイオードｄ２はオンになる。こ
の状態では、巻線Ｎ４の電圧により、Ｎ４→ｄ２→Ｃ３
→Ｒ１→Ｎ４の経路で電流が流れコンデンサＣ３を更に
充電する。

【０１５０】前記のようにしてコンデンサＣ４の放電が
行われ、ＭＯＳ−ＦＥＴＱ４のＶＧＳ４、ＶＣ４がしき
い値以下になるとＭＯＳ−ＦＥＴＱ４はオフになる。ま
た、コンデンサＣ３の充電が行われ、ＶＧＳ３、ＶＣ３
が所定値まで上昇するとＭＯＳ−ＦＥＴＱ３がオンにな
る。

【０１５１】前記のようにして、Ｑ３がオン、Ｑ４がオ
フになると、Ｎ２→ＭＯＳ−ＦＥＴＱ３のドレインＤ→
ＭＯＳ−ＦＥＴＱ３のソースＳ→Ｌ→Ｃ→Ｎ２の経路で
ＩＱ３の電流が流れ、コンデンサＣを充電する。

【０１５２】その後、巻線Ｎ２の電圧が−Ｖ２（ｂ点側
がハイレベル）になり、巻線Ｎ３の電圧が−Ｖ３（ｊ点
側がハイレベル）になり、Ｎ４の電圧が−Ｖ４（ｇ点側
がハイレベル）になると、巻線Ｎ４の電圧により、Ｎ４
→Ｒ１→Ｃ３→Ｃ４→Ｒ２→Ｎ４の経路で電流が流れ
る。この電流によりコンデンサＣ３が放電し、コンデン
サＣ４が充電する。この時、ダイオードｄ２は巻線Ｎ４
の電圧により逆バイアスされてオフであり、ダイオード
ｄ１は、コンデンサＣ３により逆バイアスされてオフで
ある。

【０１５３】その後、コンデンサＣ３の電荷が放電し、
ＶＧＳ３、ＶＣ３が所定値まで低下すると、ダイオード
ｄ１の逆バイアスはなくなり、該ダイオードｄ１はオン
になる。この状態では、巻線Ｎ４の電圧Ｖ４により、Ｎ
４→ｄ１→Ｃ４→Ｒ２→Ｎ４の経路で電流が流れコンデ
ンサＣ４を更に充電する。

【０１５４】前記のようにしてコンデンサＣ３の放電が
行われ、ＭＯＳ−ＦＥＴＱ３のＶＧＳ３、ＶＣ３がしき
い値以下になるとＭＯＳ−ＦＥＴＱ３はオフになる。ま
た、コンデンサＣ４の充電が行われ、ＶＣ４、ＶＧＳ４
が所定値（ゲートＧ側が−）まで上昇するとＭＯＳ−Ｆ
ＥＴＱ４がオンになる。

【０１５５】前記のようにして、Ｑ４がオン、Ｑ３がオ
フになると、Ｎ３→Ｑ４のドレインＤ→Ｑ４のソースＳ
→Ｌ→Ｃ→Ｎ３の経路でＩＱ４の電流が流れ、コンデン
サＣを充電する。以降前記動作を繰り返す。

【０１５６】（実施例５の説明）実施例５は１つのＮチ
ャンネルのＭＯＳ−ＦＥＴを使用してピーク整流型同期
整流回路を構成した例である。

【０１５７】 §１：実施例５の回路構成の説明・・・図８参照 図８は実施例５の回路図である。以下、図８に基づいて
実施例５の回路構成を説明する。

【０１５８】この回路は前記実施例１の回路において、
ＭＯＳ−ＦＥＴＱ２を抵抗Ｒ５とコンデンサＣ５の直列
回路で置き換え、この回路をゲート制御回路に設けた回
路と実質的に等価な回路構成である。具体的には次の通
りである。

【０１５９】この回路には１次巻線Ｎ１、２次巻線Ｎ
２、及び３次巻線Ｎ３を備えたトランス１が設けてあ
り、該トランス１の出力で１つのＭＯＳ−ＦＥＴＱ１を
駆動するように構成してある。この場合、ＭＯＳ−ＦＥ
ＴＱ１はピーク整流を行うための整流用のＭＯＳ−ＦＥ
Ｔである。

【０１６０】前記トランス１の１次巻線Ｎ１には、スイ
ッチングトランジスタ３が接続してあり、該スイッチン
グトランジスタ３により前記１次巻線Ｎ１を駆動するよ
うに構成してある。なお、前記スイッチングトランジス
タ３は、例えば、従来例と同じようにＰＷＭ駆動回路で
駆動する。

【０１６１】また、トランス１の２次巻線Ｎ２には、Ｍ
ＯＳ−ＦＥＴＱ１が接続されると共に、コンデンサＣが
接続してある。そして、前記コンデンサＣの端子から出
力を取り出すように出力端子Ｔ１、Ｔ２が設けてある。
この場合、前記ＭＯＳ−ＦＥＴＱ１のドレインＤを２次
巻線Ｎ２の一端ｂ点に接続し、ソースＳを出力端子Ｔ２
に接続してある。

【０１６２】前記ＭＯＳ−ＦＥＴＱ１はＮチャンネルの
ＭＯＳ−ＦＥＴであり、その内部には寄生ダイオードＤ
１（内蔵ダイオード）が図示極性で接続されている。ま
た、前記ＭＯＳ−ＦＥＴＱ１のゲートＧ−ソースＳ間に
は、ゲート−ソース間容量に対応したコンデンサＣ１が
接続されている。

【０１６３】前記トランス１の３次巻線Ｎ３には、前記
ＭＯＳ−ＦＥＴＱ１のゲートを制御するためのゲート制
御回路が接続してあり、このゲート制御回路は、ダイオ
ードｄ１、ｄ２、抵抗Ｒ５、コンデンサＣ５、抵抗Ｒ１
等で構成してある。

【０１６４】そして、前記コンデンサＣ５と抵抗Ｒ５を
直列接続し、この直列回路とダイオードｄ２を並列接続
する。また、ダイオードｄ１、ｄ２のアノードを共通接
続してＭＯＳ−ＦＥＴＱ１のソースＳに接続し、ダイオ
ードｄ２のカソードを巻線Ｎ３の一端（ｈ点側）に接続
する。

【０１６５】更に、前記抵抗Ｒ１の一端とダイオードｄ
１のカソードを共通接続し、この接続点を巻線Ｎ３の他
端（ｇ点側）に接続し、抵抗Ｒ１の他端をＭＯＳ−ＦＥ
ＴＱ１のゲートＧに接続する。

【０１６６】§２：回路動作の説明・・・図８参照 以下、図８に基づいて実施例５の回路動作を説明する。
図８において、トランス１の１次巻線Ｎ１の電圧をＶ
１、２次巻線Ｎ２の電圧をＶ２、３次巻線Ｎ３の電圧を
Ｖ３とする。この場合、前記電圧Ｖ１、Ｖ２、Ｖ３は図
示矢印方向を＋側とし、端子Ｔ２の電圧を０Ｖ、端子Ｔ
１の電圧を＋Ｖとする。

【０１６７】また、ＭＯＳ−ＦＥＴＱ１のゲート−ソー
ス間電圧をＶＧＳ１、コンデンサＣ１の端子電圧をＶＣ
１、ＭＯＳ−ＦＥＴＱ１のドレイン−ソース間に流れる
電流をＩＱ１とする。この場合、ＶＧＳ１＝ＶＣ１の関
係がある。

【０１６８】今、ＭＯＳ−ＦＥＴＱ１がオンであったと
する。この状態から２次巻線Ｎ２の電圧が＋Ｖ２（ｂ点
側がハイレベル）、３次巻線Ｎ３の電圧が＋Ｖ３（ｈ点
側がハイレベル）になったとする。

【０１６９】この時、３次巻線Ｎ３の電圧により、Ｎ３
→Ｃ５→Ｒ５→Ｃ１→Ｒ１→Ｎ３の経路で電流が流れ
る。この電流によりコンデンサＣ１が放電し、コンデン
サＣ５が充電する。この時、ダイオードｄ２は３次巻線
Ｎ３の電圧により逆バイアスされてオフであり、ダイオ
ードｄ１は、コンデンサＣ１により逆バイアスされてオ
フである。

【０１７０】その後、コンデンサＣ１の電荷が放電し、
ＶＣ１が所定値まで低下すると、ダイオードｄ１の逆バ
イアスはなくなり、該ダイオードｄ１はオンになる。こ
の状態では、３次巻線Ｎ３の電圧により、Ｎ３→Ｃ５→
Ｒ５→ｄ１→Ｎ３の経路で電流が流れコンデンサＣ５を
更に充電する。

【０１７１】前記のようにしてコンデンサＣ１の放電が
行われ、ＭＯＳ−ＦＥＴＱ１のＶＧＳ１、ＶＣ１がしき
い値以下になるとＭＯＳ−ＦＥＴＱ１はオフになる。ま
た、コンデンサＣ５の充電が更に行われる。この時コン
デンサＣの充電は行われない。

【０１７２】その後、Ｎ２の電圧が−Ｖ２（ａ点側がハ
イレベル）になり、Ｎ３の電圧が−Ｖ３（ｇ点側がハイ
レベル）になると、３次巻線Ｎ３の電圧Ｖ３、及びコン
デンサＣ５の電圧により、Ｎ３→Ｒ１→Ｃ１→Ｒ５→Ｃ
５→Ｎ３の経路で電流が流れる。この電流によりコンデ
ンサＣ５が放電し、コンデンサＣ１が充電する。この
時、ダイオードｄ１は３次巻線Ｎ３の電圧Ｖ３により逆
バイアスされてオフであり、ダイオードｄ２は、コンデ
ンサＣ５により逆バイアスされてオフである。

【０１７３】その後、コンデンサＣ５の電荷が放電し、
所定値まで低下すると、ダイオードｄ２の逆バイアスは
なくなり、該ダイオードｄ２はオンになる。この状態で
は、３次巻線Ｎ３の電圧Ｖ３により、Ｎ３→Ｒ１→Ｃ１
→ｄ２→Ｎ３の経路で電流が流れコンデンサＣ１を更に
充電する。

【０１７４】前記のようにしてコンデンサＣ１の充電が
行われ、ＶＣ１、ＶＧＳ１が所定値（ゲートＧ側が＋）
まで上昇するとＭＯＳ−ＦＥＴＱ１がオンになる。前記
のようにして、Ｑ１がオンになると、２次巻線Ｎ２の電
圧Ｖ２により、Ｎ２→Ｃ→Ｑ１のソースＳ→Ｑ１のドレ
インＤ→Ｎ２の経路でＩＱ１の電流が流れ、コンデンサ
Ｃを充電する。以降同様の動作を繰り返す。

【０１７５】前記の動作において、ＭＯＳ−ＦＥＴＱ１
がターンオン時に、３次巻線Ｎ３の電圧と、コンデンサ
Ｃ５電圧でオーバードライブしている。このため、Ｑ１
のターンオン時間が速くなる。

【０１７６】また、Ｑ１のターンオフ時には、コンデン
サＣ１の電圧をダイオードｄ１でクランプしているた
め、Ｑ１のターンオン時間が短くなる。 （実施例６の説明）図９は実施例６の回路図である。以
下、図９に基づいて実施例６を説明する。実施例６は前
記実施例５において、ＮチャンネルのＭＯＳ−ＦＥＴＱ
１を２次巻線Ｎ２のａ点側に挿入した例（実施例５では
ｂ点側に挿入）であり、他の構成は実施例５と同じであ
る。

【０１７７】実施例６の回路の動作は次の通りである。
先ず、図９において、トランス１の１次巻線Ｎ１の電圧
をＶ１、２次巻線Ｎ２の電圧をＶ２、３次巻線Ｎ３の電
圧をＶ３とする。この場合、前記電圧Ｖ１、Ｖ２、Ｖ３
は図示矢印方向を＋側とし、端子Ｔ２の電圧を０Ｖ、端
子Ｔ１の電圧を＋Ｖとする。

【０１７８】また、ＭＯＳ−ＦＥＴＱ１のゲート−ソー
ス間電圧をＶＧＳ１、コンデンサＣ１の端子電圧をＶＣ
１、ＭＯＳ−ＦＥＴＱ１のドレイン−ソース間に流れる
電流をＩＱ１とする。この場合、ＶＧＳ１＝ＶＣ１の関
係がある。

【０１７９】今、ＭＯＳ−ＦＥＴＱ１がオンであったと
する。この状態から２次巻線Ｎ２の電圧が＋Ｖ２（ｂ点
側がハイレベル）、３次巻線Ｎ３の電圧が＋Ｖ３（ｈ点
側がハイレベル）になったとする。

【０１８０】この時、３次巻線Ｎ３の電圧により、Ｎ３
→Ｒ５→Ｃ５→Ｃ１→Ｒ１→Ｎ３の経路で電流が流れ
る。この電流によりコンデンサＣ１が放電し、コンデン
サＣ５が充電する。この時、ダイオードｄ２は３次巻線
Ｎ３の電圧Ｖ３により逆バイアスされてオフであり、ダ
イオードｄ１は、コンデンサＣ１により逆バイアスされ
てオフである。

【０１８１】その後、コンデンサＣ１の電荷が放電し、
ＶＣ１が所定値まで低下すると、ダイオードｄ１の逆バ
イアスはなくなり、該ダイオードｄ１はオンになる。こ
の状態では、３次巻線Ｎ３の電圧Ｖ３により、Ｎ３→Ｒ
５→Ｃ５→ｄ１→Ｎ３の経路で電流が流れコンデンサＣ
５を更に充電する。

【０１８２】前記のようにしてコンデンサＣ１の放電が
行われ、ＭＯＳ−ＦＥＴＱ１のＶＧＳ１、ＶＣ１が略０
ＶになるとＭＯＳ−ＦＥＴＱ１はオフになる。また、コ
ンデンサＣ５の充電が更に行われる。この時コンデンサ
Ｃの充電は行われない。

【０１８３】その後、Ｎ２の電圧が−Ｖ２（ａ点側がハ
イレベル）になり、Ｎ３の電圧が−Ｖ３（ｇ点側がハイ
レベル）になると、３次巻線Ｎ３の電圧Ｖ３、及びコン
デンサＣ５の電圧（Ｖ３＋Ｃ５の電圧）により、Ｎ３→
Ｒ１→Ｃ１→Ｃ５→Ｒ５→Ｎ３の経路で電流が流れる。
この電流によりコンデンサＣ５が放電し、コンデンサＣ
１が充電する（高い電圧により急速充電）。この時、ダ
イオードｄ１は３次巻線Ｎ３の電圧Ｖ３により逆バイア
スされてオフであり、ダイオードｄ２は、コンデンサＣ
５により逆バイアスされてオフである。

【０１８４】その後、コンデンサＣ５の電荷が放電し、
所定値まで低下すると、ダイオードｄ２の逆バイアスは
なくなり、該ダイオードｄ２はオンになる。この状態で
は、３次巻線Ｎ３の電圧Ｖ３により、Ｎ３→Ｒ１→Ｃ１
→ｄ２→Ｎ３の経路で電流が流れコンデンサＣ１を更に
充電する。

【０１８５】前記のようにしてコンデンサＣ１の充電が
行われ、ＶＣ１、ＶＧＳ１が所定値（ゲートＧ側が＋）
まで上昇するとＭＯＳ−ＦＥＴＱ１がオンになる。前記
のようにして、Ｑ１がオンになると、２次巻線Ｎ２の電
圧Ｖ２により、Ｎ２→Ｃ→Ｑ１のソースＳ→Ｑ１のドレ
インＤ→Ｎ２の経路でＩＱ１の電流が流れ、コンデンサ
Ｃを充電する。以降同様の動作を繰り返す。

【０１８６】（実施例７の説明）図１０は実施例７の回
路図である。以下、図１０に基づいて実施例７を説明す
る。実施例７は実施例５において、ＭＯＳ−ＦＥＴＱ１
をＰチャンネルのＭＯＳ−ＦＥＴＱ３に置き換えた例で
あり、他の構成は実施例５と同じである。

【０１８７】なお、図１０において、Ｃ３はＰチャンネ
ルのＭＯＳ−ＦＥＴＱ３のゲート−ソース間容量に対応
したコンデンサである。以下、図１０に基づいて実施例
７の回路動作を説明する。

【０１８８】先ず、図１０において、トランス１の１次
巻線Ｎ１の電圧をＶ１、２次巻線Ｎ２の電圧をＶ２、３
次巻線Ｎ３の電圧をＶ３とする。この場合、前記電圧Ｖ
１、Ｖ２、Ｖ３は図示矢印方向を＋側とし、端子Ｔ２の
電圧を０Ｖ、端子Ｔ１の電圧を＋Ｖとする。

【０１８９】また、ＰチャンネルのＭＯＳ−ＦＥＴＱ３
のゲート−ソース間電圧をＶＧＳ３、コンデンサＣ３の
端子電圧をＶＣ３、ＭＯＳ−ＦＥＴＱ３のドレイン−ソ
ース間に流れる電流をＩＱ３とする。この場合、ＶＧＳ
３＝ＶＣ３の関係がある。

【０１９０】今、ＭＯＳ−ＦＥＴＱ３がオンであったと
する。この状態から２次巻線Ｎ２の電圧が＋Ｖ２（ｂ点
側がハイレベル）、３次巻線Ｎ３の電圧が＋Ｖ３（ｈ点
側がハイレベル）になったとする。

【０１９１】この時、３次巻線Ｎ３の電圧により、Ｎ３
→Ｒ１→Ｃ３→Ｃ５→Ｒ５→Ｎ３の経路で電流が流れ
る。この電流によりコンデンサＣ３が放電し、コンデン
サＣ５が充電する。この時、ダイオードｄ２は３次巻線
Ｎ３の電圧Ｖ３により逆バイアスされてオフであり、ダ
イオードｄ１は、コンデンサＣ３により逆バイアスされ
てオフである。

【０１９２】その後、コンデンサＣ３の電荷が放電し、
ＶＣ３が所定値まで低下すると、ダイオードｄ１の逆バ
イアスはなくなり、該ダイオードｄ１はオンになる。こ
の状態では、３次巻線Ｎ３の電圧により、Ｎ３→ｄ１→
Ｃ５→Ｒ５→Ｎ３の経路で電流が流れコンデンサＣ５を
更に充電する。

【０１９３】前記のようにしてコンデンサＣ３の放電が
行われ、ＭＯＳ−ＦＥＴＱ３のＶＧＳ３、ＶＣ３がしき
い値以下になるとＭＯＳ−ＦＥＴＱ３はオフになる。ま
た、コンデンサＣ５の充電が更に行われる。この時コン
デンサＣの充電は行われない。

【０１９４】その後、Ｎ２の電圧が−Ｖ２（ａ点側がハ
イレベル）になり、Ｎ３の電圧が−Ｖ３（ｇ点側がハイ
レベル）になると、３次巻線Ｎ３の電圧Ｖ３、及びコン
デンサＣ５の電圧（Ｖ３＋Ｃ５の電圧）により、Ｎ３→
Ｒ５→Ｃ５→Ｃ３→Ｒ１→Ｎ３の経路で電流が流れる。
この電流によりコンデンサＣ５が放電し、コンデンサＣ
３が充電（ゲートＧ側が−）する。この時、ダイオード
ｄ１は３次巻線Ｎ３の電圧Ｖ３により逆バイアスされて
オフであり、ダイオードｄ２は、コンデンサＣ５により
逆バイアスされてオフである。

【０１９５】その後、コンデンサＣ５の電荷が放電し、
所定値まで低下すると、ダイオードｄ２の逆バイアスは
なくなり、該ダイオードｄ２はオンになる。この状態で
は、３次巻線Ｎ３の電圧Ｖ３により、Ｎ３→ｄ２→Ｃ３
→Ｒ１→Ｎ３の経路で電流が流れコンデンサＣ３を更に
充電する。

【０１９６】前記のようにしてコンデンサＣ３の充電が
行われ、ＶＣ３、ＶＧＳ３が所定値（ゲートＧ側が−）
まで上昇するとＭＯＳ−ＦＥＴＱ３がオンになる。前記
のようにして、Ｑ３がオンになると、２次巻線Ｎ２の電
圧により、Ｎ２→Ｃ→Ｑ３のドレインＤ→Ｑ３のソース
Ｓ→Ｎ２の経路でＩＱ３の電流が流れ、コンデンサＣを
充電する。以降同様の動作を繰り返す。

【０１９７】（実施例８の説明）図１１は実施例８の回
路図である。実施例８は図１０に示した実施例７の回路
において、ＭＯＳ−ＦＥＴＱ３を２次巻線Ｎ２のａ点側
に接続した例であり、他の構成は実施例７と同じであ
る。以下、図１１に基づいて実施例８の回路動作を説明
する。

【０１９８】先ず、図１１において、トランス１の１次
巻線Ｎ１の電圧をＶ１、２次巻線Ｎ２の電圧をＶ２、３
次巻線Ｎ３の電圧をＶ３とする。この場合、前記電圧Ｖ
１、Ｖ２、Ｖ３は図示矢印方向を＋側とし、端子Ｔ２の
電圧を０Ｖ、端子Ｔ１の電圧を＋Ｖとする。

【０１９９】また、ＰチャンネルのＭＯＳ−ＦＥＴＱ３
のゲート−ソース間電圧をＶＧＳ３、コンデンサＣ３の
端子電圧をＶＣ３、ＭＯＳ−ＦＥＴＱ３のドレイン−ソ
ース間に流れる電流をＩＱ３とする。この場合、ＶＧＳ
３＝ＶＣ３の関係がある。

【０２００】今、ＭＯＳ−ＦＥＴＱ３がオンであったと
する。この状態から２次巻線Ｎ２の電圧が＋Ｖ２（ｂ点
側がハイレベル）、３次巻線Ｎ３の電圧が＋Ｖ３（ｈ点
側がハイレベル）になったとする。

【０２０１】この時、３次巻線Ｎ３の電圧により、Ｎ３
→Ｒ１→Ｃ３→Ｃ５→Ｒ５→Ｎ３の経路で電流が流れ
る。この電流によりコンデンサＣ３が放電し、コンデン
サＣ５が充電する。この時、ダイオードｄ２は３次巻線
Ｎ３の電圧により逆バイアスされてオフであり、ダイオ
ードｄ１は、コンデンサＣ３により逆バイアスされてオ
フである。

【０２０２】その後、コンデンサＣ３の電荷が放電し、
ＶＣ３が所定値まで低下すると、ダイオードｄ１の逆バ
イアスはなくなり、該ダイオードｄ１はオンになる。こ
の状態では、３次巻線Ｎ３の電圧により、Ｎ３→ｄ１→
Ｃ５→Ｒ５→Ｎ３の経路で電流が流れコンデンサＣ５を
更に充電する。

【０２０３】前記のようにしてコンデンサＣ３の放電が
行われ、ＭＯＳ−ＦＥＴＱ３のＶＧＳ３、ＶＣ３がしき
い値以下になるとＭＯＳ−ＦＥＴＱ３はオフになる。ま
た、コンデンサＣ５の充電が更に行われる。この時コン
デンサＣの充電は行われない。

【０２０４】その後、Ｎ２の電圧が−Ｖ２（ａ点側がハ
イレベル）になり、Ｎ３の電圧が−Ｖ３（ｇ点側がハイ
レベル）になると、３次巻線Ｎ３の電圧Ｖ３、及びコン
デンサＣ５の電圧（Ｖ３＋Ｃ５の電圧）により、Ｎ３→
Ｒ５→Ｃ５→Ｃ３→Ｒ１→Ｎ３の経路で電流が流れる。
この電流によりコンデンサＣ５が放電し、コンデンサＣ
３が充電する。この時、ダイオードｄ１は３次巻線Ｎ３
の電圧Ｖ３により逆バイアスされてオフであり、ダイオ
ードｄ２は、コンデンサＣ５により逆バイアスされてオ
フである。

【０２０５】その後、コンデンサＣ５の電荷が放電し、
所定値まで低下すると、ダイオードｄ２の逆バイアスは
なくなり、該ダイオードｄ２はオンになる。この状態で
は、３次巻線Ｎ３の電圧により、Ｎ３→ｄ２→Ｃ３→Ｒ
１→Ｎ３の経路で電流が流れコンデンサＣ３を更に充電
する。

【０２０６】前記のようにしてコンデンサＣ３の充電が
行われ、ＶＣ３、ＶＧＳ３が所定値（ゲートＧ側が−）
まで上昇するとＭＯＳ−ＦＥＴＱ３がオンになる。前記
のようにして、Ｑ３がオンになると、２次巻線Ｎ２の電
圧により、Ｎ２→Ｃ→Ｑ３のドレインＤ→Ｑ３のソース
Ｓ→Ｎ２の経路でＩＱ３の電流が流れ、コンデンサＣを
充電する。以降同様の動作を繰り返す。

【０２０７】（実施例９の説明）図１２は実施例９の回
路図である。実施例９は、４つのＭＯＳ−ＦＥＴを使用
し、ブリッジ型の全波整流回路を構成した例である。

【０２０８】すなわち、図１２において、ＭＯＳ−ＦＥ
ＴＱ１、Ｑ２はＮチャンネルのＭＯＳ−ＦＥＴであり、
ＭＯＳ−ＦＥＴＱ３、Ｑ４はＰチャンネルのＭＯＳ−Ｆ
ＥＴである。そして、前記ＭＯＳ−ＦＥＴＱ１、Ｑ２、
Ｑ３、Ｑ４をブリッジ型に接続し、全波整流回路を構成
している。以下、詳細に説明する。

【０２０９】この回路には巻線Ｎ１、Ｎ２、Ｎ３、Ｎ４
を備えたトランス１が設けてあり、該トランス１の出力
でブリッジ型に接続された４つのＭＯＳ−ＦＥＴＱ１〜
Ｑ４を駆動するように構成してある。この場合、Ｎ１は
トランス１の１次巻線、Ｎ２は２次巻線、Ｎ３は３次巻
線、Ｎ４は４次巻線である。

【０２１０】前記トランス１の１次巻線Ｎ１には、スイ
ッチングトランジスタ３が接続してあり、該スイッチン
グトランジスタ３により前記１次巻線Ｎ１を駆動するよ
うに構成してある。なお、前記スイッチングトランジス
タ３は、例えば、従来例と同じようにＰＷＭ駆動回路で
駆動する。

【０２１１】前記トランス１の２次巻線Ｎ２には、４つ
のＭＯＳ−ＦＥＴＱ１〜Ｑ４と、コンデンサＣが接続し
てある。そして、前記コンデンサＣの端子から出力を取
り出すように出力端子Ｔ１、Ｔ２が設けてある。この場
合、ＭＯＳ−ＦＥＴＱ１、Ｑ２のソースＳを共通接続し
て出力端子Ｔ２に接続すると共に、Ｑ３、Ｑ４のソース
Ｓを共通接続して出力端子Ｔ１に接続する。

【０２１２】また、ＭＯＳ−ＦＥＴＱ１、Ｑ３のドレイ
ンを共通接続して２次巻線Ｎ２の一方の端子（ａ点側）
に接続し、Ｑ２、Ｑ４のドレインＤを共通接続して２次
巻線Ｎ２の他方の端子（ｂ点側）に接続する。

【０２１３】前記ＭＯＳ−ＦＥＴＱ１はＮチャンネルの
ＭＯＳ−ＦＥＴであり、その内部には寄生ダイオードＤ
１（内蔵ダイオード）が図示極性で接続されている。ま
た、前記ＭＯＳ−ＦＥＴＱ１のゲート−ソース間には、
ゲート−ソース間容量に対応したコンデンサＣ１が接続
されている。

【０２１４】前記ＭＯＳ−ＦＥＴＱ２はＮチャンネルの
ＭＯＳ−ＦＥＴであり、その内部には寄生ダイオードＤ
２（内蔵ダイオード）が図示極性で接続されている。ま
た、前記ＭＯＳ−ＦＥＴＱ２のゲート−ソース間にはゲ
ート−ソース間容量に対応したコンデンサＣ２が接続さ
れている。

【０２１５】前記ＭＯＳ−ＦＥＴＱ３はＰチャンネルの
ＭＯＳ−ＦＥＴであり、その内部には寄生ダイオードＤ
３（内蔵ダイオード）が図示極性で接続されている。ま
た、前記ＭＯＳ−ＦＥＴＱ３のゲート−ソース間には、
ゲート−ソース間容量に対応したコンデンサＣ３が接続
されている。

【０２１６】前記ＭＯＳ−ＦＥＴＱ４はＰチャンネルの
ＭＯＳ−ＦＥＴであり、その内部には寄生ダイオードＤ
４（内蔵ダイオード）が図示極性で接続されている。ま
た、前記ＭＯＳ−ＦＥＴＱ４のゲート−ソース間にはゲ
ート−ソース間容量に対応したコンデンサＣ４が接続さ
れている。

【０２１７】前記トランス１の３次巻線Ｎ３には、ＭＯ
Ｓ−ＦＥＴＱ１、Ｑ２のゲートを制御するため第１のゲ
ート制御回路が接続してある。このゲート制御回路には
ダイオードｄ１、ｄ２と抵抗Ｒ１、Ｒ２を含んでおり、
抵抗Ｒ１、Ｒ２の一端とダイオードｄ１、ｄ２のカソー
ドはそれぞれ共通接続して前記第３の巻線Ｎ３に接続し
てある。

【０２１８】また、前記抵抗Ｒ１、Ｒ２の他端は、それ
ぞれＭＯＳ−ＦＥＴＱ１、Ｑ２のゲートＧに接続してあ
る。更に、前記ダイオードｄ１、ｄ２のアノードはＭＯ
Ｓ−ＦＥＴＱ１、Ｑ２のソースＳに共通接続してある。

【０２１９】前記トランス１の４次巻線Ｎ４には、ＭＯ
Ｓ−ＦＥＴＱ３、Ｑ４のゲートを制御するためゲート制
御回路が接続してある。このゲート制御回路にはダイオ
ードｄ３、ｄ４と抵抗Ｒ３、Ｒ４を含んでおり、抵抗Ｒ
３、Ｒ４の一端とダイオードｄ３、ｄ４のアノードは共
通接続してそれぞれ前記第４の巻線Ｎ４に接続してあ
る。

【０２２０】また、前記抵抗Ｒ３、Ｒ４の他端は、それ
ぞれＭＯＳ−ＦＥＴＱ３、Ｑ４のゲートＧに接続してあ
る。更に、前記ダイオードｄ３、ｄ４のカソードはＭＯ
Ｓ−ＦＥＴＱ３、Ｑ４のソースＳに共通接続してある。

【０２２１】§２：回路動作の説明・・・図１２参照 以下、図１２に基づいて実施例９の回路動作を説明す
る。先ず、図１２において、トランス１の１次巻線Ｎ１
の電圧をＶ１、２次巻線Ｎ２の電圧をＶ２、３次巻線Ｎ
３の電圧をＶ３、４次巻線Ｎ４の電圧をＶ４とする。こ
の場合、前記電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４は図示矢印方
向を＋側とし、端子Ｔ２の電圧を０Ｖ、端子Ｔ１の電圧
を＋Ｖとする。

【０２２２】また、ＭＯＳ−ＦＥＴＱ１のゲート−ソー
ス間電圧をＶＧＳ１、コンデンサＣ１の端子電圧をＶＣ
１、ＭＯＳ−ＦＥＴＱ２のゲート−ソース間電圧をＶＧ
Ｓ２、コンデンサＣ２の端子電圧をＶＣ２、ＭＯＳ−Ｆ
ＥＴＱ３のゲート−ソース間電圧をＶＧＳ３、コンデン
サＣ３の端子電圧をＶＣ３、ＭＯＳ−ＦＥＴＱ４のゲー
ト−ソース間電圧をＶＧＳ４、コンデンサＣ４の端子電
圧をＶＣ４とする。この場合、ＶＧＳ１＝ＶＣ１、ＶＧ
Ｓ２＝ＶＣ２、ＶＧＳ３＝ＶＣ３、ＶＧＳ４＝ＶＣ４の
関係がある。

【０２２３】この回路では、ＭＯＳ−ＦＥＴＱ１、Ｑ２
は３次巻線に接続した第１のゲート制御回路により制御
し、ＭＯＳ−ＦＥＴＱ３、Ｑ４は４次巻線Ｎ４に接続し
た第２のゲート制御回路により制御される。そして、前
記第１、第２のゲート制御回路をトランス１の出力で同
期させて制御することにより、２次巻線Ｎ２の出力を全
波整流しコンデンサＣを充電する。

【０２２４】この制御では、２次巻線Ｎ２の電圧Ｖ２が
図示極性（ａ点側がハイレベル）の時、Ｑ１オフ、Ｑ２
オン、Ｑ３オン、Ｑ４オフとなりＮ２→Ｑ３→Ｃ→Ｑ２
→Ｎ２の経路で電流が流れ、コンデンサＣを充電する。

【０２２５】また、２次巻線Ｎ２の電圧Ｖ２が図示極性
と逆極性（ｂ点側がハイレベル）になると、Ｑ１オン、
Ｑ２オフ、Ｑ３オフ、Ｑ４オンとなりＮ２→Ｑ４→Ｃ→
Ｑ１→Ｎ２の経路で電流が流れ、コンデンサＣを充電す
る。以降前記動作を繰り返す。各部の詳細な動作は次の
通りである。

【０２２６】：Ｑ１、Ｑ２側の動作説明 ＭＯＳ−ＦＥＴＱ１、Ｑ２は３次巻線Ｎ３に接続された
第１のゲート制御回路によりオン／オフ制御される。
今、ＭＯＳ−ＦＥＴＱ１がオン、ＭＯＳ−ＦＥＴＱ２が
オフであったとする。この状態から、２次巻線Ｎ２の電
圧が＋Ｖ２（ａ点側がハイレベル）、３次巻線Ｎ３の電
圧が＋Ｖ３（ｇ点側がハイレベル）になったとする。

【０２２７】この時、３次巻線Ｎ３の電圧により、Ｎ３
→Ｒ２→Ｃ２→Ｃ１→Ｒ１→Ｎ３の経路で電流が流れ
る。この電流によりコンデンサＣ１が放電し、コンデン
サＣ２が充電（ゲートＧ側が＋）する。この時、ダイオ
ードｄ２は３次巻線Ｎ３の電圧Ｖ３により逆バイアスさ
れてオフであり、ダイオードｄ１は、コンデンサＣ１に
より逆バイアスされてオフである。

【０２２８】その後、コンデンサＣ１の電荷が放電し、
ＶＣ１が所定値まで低下すると、ダイオードｄ１の逆バ
イアスはなくなり、該ダイオードｄ１はオンになる。こ
の状態では、３次巻線Ｎ３の電圧Ｖ３により、Ｎ３→Ｒ
２→Ｃ２→ｄ１→Ｎ３の経路で電流が流れコンデンサＣ
２を更に充電する。

【０２２９】前記のようにしてコンデンサＣ１の放電が
行われ、ＭＯＳ−ＦＥＴＱ１のＶＧＳ１、ＶＣ１がしき
い値以下になるとＭＯＳ−ＦＥＴＱ１はオフになる。ま
た、コンデンサＣ２の充電が行われ、ＶＧＳ２、ＶＣ２
が所定値まで上昇するとＭＯＳ−ＦＥＴＱ２がオンにな
る。

【０２３０】その後、Ｎ２の電圧が−Ｖ２（ｂ点側がハ
イレベル）になり、Ｎ３の電圧が−Ｖ３（ｈ点側がハイ
レベル）になると、３次巻線Ｎ３の電圧により、Ｎ３→
Ｒ１→Ｃ１→Ｃ２→Ｒ２→Ｎ３の経路で電流が流れる。
この電流によりコンデンサＣ２が放電し、コンデンサＣ
１が充電（ゲートＧ側が＋）する。この時、ダイオード
ｄ１は３次巻線Ｎ３の電圧Ｖ３により逆バイアスされて
オフであり、ダイオードｄ２は、コンデンサＣ２により
逆バイアスされてオフである。

【０２３１】その後、コンデンサＣ２の電荷が放電し、
ＶＧＳ２、ＶＣ２が所定値まで低下すると、ダイオード
ｄ２の逆バイアスはなくなり、該ダイオードｄ２はオン
になる。この状態では、３次巻線Ｎ３の電圧により、Ｎ
３→Ｒ２→Ｃ２→ｄ１→Ｎ３の経路で電流が流れコンデ
ンサＣ１を更に充電する。

【０２３２】前記のようにしてコンデンサＣ２の放電が
行われ、ＭＯＳ−ＦＥＴＱ２のＶＧＳ２、ＶＣ２がしき
い値以下になるとＭＯＳ−ＦＥＴＱ２はオフになる。ま
た、コンデンサＣ１の充電が行われ、ＶＣ１、ＶＧＳ１
が所定値（ゲートＧ側が＋）まで上昇するとＭＯＳ−Ｆ
ＥＴＱ１がオンになる。以降前記の動作を繰り返す。

【０２３３】：Ｑ３、Ｑ４側の動作説明 ＭＯＳ−ＦＥＴＱ３、Ｑ４は４次巻線Ｎ４に接続された
第２のゲート制御回路によりオン／オフ制御される。
今、ＭＯＳ−ＦＥＴＱ３がオフ、ＭＯＳ−ＦＥＴＱ４が
オンであったとする。この状態から２次巻線Ｎ２の電圧
が＋Ｖ２（ａ点側がハイレベル）、４次巻線Ｎ４の電圧
が＋Ｖ４（ｉ点側がハイレベル）になったとする。

【０２３４】この時、４次巻線Ｎ４の電圧により、Ｎ４
→Ｒ４→Ｃ４→Ｃ３→Ｒ３→Ｎ４の経路で電流が流れ
る。この電流によりコンデンサＣ４が放電し、コンデン
サＣ３が充電（ゲートＧ側が−）する。この時、ダイオ
ードｄ３は４次巻線Ｎ４の電圧により逆バイアスされて
オフであり、ダイオードｄ４は、コンデンサＣ４により
逆バイアスされたオフである。

【０２３５】その後、コンデンサＣ４の電荷が放電し、
ＶＣ４が所定値まで低下すると、ダイオードｄ４の逆バ
イアスはなくなり、該ダイオードｄ４はオンになる。こ
の状態では、４次巻線Ｎ４の電圧により、Ｎ４→ｄ４→
Ｃ３→Ｒ３→Ｎ４の経路で電流が流れコンデンサＣ３を
更に充電する。

【０２３６】前記のようにしてコンデンサＣ４の放電が
行われ、ＭＯＳ−ＦＥＴＱ４のＶＧＳ４、ＶＣ４が略０
ＶになるとＭＯＳ−ＦＥＴＱ４はオフになる。また、コ
ンデンサＣ３の充電が行われ、ＶＧＳ３、ＶＣ３が所定
値まで上昇するとＭＯＳ−ＦＥＴＱ３がオンになる。

【０２３７】その後、Ｎ２の電圧が−Ｖ２（ｂ点側がハ
イレベル）になり、Ｎ４の電圧が−Ｖ４（ｊ点側がハイ
レベル）になると、４次巻線Ｎ４の電圧により、Ｎ４→
Ｒ３→Ｃ３→Ｃ４→Ｒ４→Ｎ３の経路で電流が流れる。
この電流によりコンデンサＣ３が放電し、コンデンサＣ
４が充電する。この時、ダイオードｄ４は４次巻線Ｎ４
の電圧により逆バイアスされてオフであり、ダイオード
ｄ３は、コンデンサＣ３により逆バイアスされてオフで
ある。

【０２３８】その後、コンデンサＣ３の電荷が放電し、
ＶＧＳ３、ＶＣ３が所定値まで低下すると、ダイオード
ｄ３の逆バイアスはなくなり、該ダイオードｄ３はオン
になる。この状態では、４次巻線Ｎ４の電圧により、Ｎ
４→ｄ３→Ｃ４→Ｒ４→Ｎ４の経路で電流が流れコンデ
ンサＣ４を更に充電する。

【０２３９】前記のようにしてコンデンサＣ３の放電が
行われ、ＭＯＳ−ＦＥＴＱ３のＶＧＳ３、ＶＣ３が略０
ＶになるとＭＯＳ−ＦＥＴＱ３はオフになる。また、コ
ンデンサＣ４の充電が行われ、ＶＣ４、ＶＧＳ４が所定
値（ゲートＧ側が−）まで上昇するとＭＯＳ−ＦＥＴＱ
４がオンになる。以降同様な動作を繰り返す。

【０２４０】（実施例１０の説明）図１３は実施例１０
の回路図であり、Ａ図は例１、Ｂ図は例２である。以
下、図１３に基づいて実施例１０を説明する。

【０２４１】：例１の説明 例１の回路は、前記実施例１（図２参照）、実施例３
（図６参照）、実施例５（図８参照）、実施例６（図９
参照）、実施例９（図１２参照）に示した各Ｎチャンネ
ルのＭＯＳ−ＦＥＴＱ（Ｑ１、Ｑ２）のゲートーソース
間にダイオードｄを接続した例であり、他の構成は前記
各実施例と同じである。

【０２４２】すなわち、前記各実施例では、前記ダイオ
ードｄ（ｄ１、ｄ２）を抵抗Ｒ（Ｒ１、Ｒ２）の一端と
ソースＳ間に接続していたが、ダイオードｄのカソード
をＭＯＳ−ＦＥＴＱのゲートＧに直接接続したものであ
る。このように構成しても、前記実施例と同様に動作す
る。

【０２４３】：例２の説明 例２の回路は、前記実施例２（図５参照）、実施例４
（図７参照）、実施例７（図１０参照）、実施例８（図
１１参照）、実施例９（図１２参照）に示した各Ｐチャ
ンネルのＭＯＳ−ＦＥＴＱ（Ｑ３、Ｑ４）のゲートＧー
ソースＳ間にダイオードｄ（ｄ３、ｄ４）を接続した例
であり、他の構成は前記各実施例と同じである。

【０２４４】すなわち、前記各実施例では、前記ダイオ
ードｄを抵抗Ｒの一端とソースＳ間に接続していたが、
ダイオードｄのカソードをＭＯＳ−ＦＥＴＱのゲートＧ
に直接接続したものである。このように構成しても、前
記実施例と同様に動作する。

【０２４５】（実施例１１の説明）図１４は実施例１１
の回路図であり、Ａ図は例１、Ｂ図は例２である。以
下、図１４に基づいて実施例１１を説明する。

【０２４６】：例１の説明 例１の回路は、前記実施例１（図２参照）、実施例３
（図６参照）、実施例５（図８参照）、実施例６（図９
参照）、実施例９（図１２参照）に示した各Ｎチャンネ
ルのＭＯＳ−ＦＥＴＱ（Ｑ１、Ｑ２）を複数のＮチャン
ネルのＭＯＳ−ＦＥＴで置き換えた例である。

【０２４７】この場合、前記各実施例において、ＭＯＳ
−ＦＥＴＱ１、或いはＱ２の１個のＭＯＳ−ＦＥＴを、
Ｑ１１、Ｑ１２、Ｑ１３からなる３個のＮチャンネルの
ＭＯＳ−ＦＥＴで置き換えると共に、前記各ＭＯＳ−Ｆ
ＥＴのゲートＧには、抵抗Ｒ１１、Ｒ１２、Ｒ１３を接
続し、更に、前記各抵抗に１個のダイオードｄ１１を接
続したものである。

【０２４８】すなわち、ＭＯＳ−ＦＥＴＱ１１、Ｑ１
２、Ｑ１３を並列接続し、Ｑ１のゲートＧには抵抗Ｒ１
１の一端を接続し、Ｑ１２のゲートＧには抵抗Ｒ１２の
一端を接続し、Ｑ１３のゲートＧには抵抗Ｒ１３の一端
を接続する。

【０２４９】そして、前記各抵抗の他端を共通接続する
と共に、前記ＭＯＳ−ＦＥＴＱ１１、Ｑ１２、Ｑ１３の
各ソースＳを共通接続し、前記抵抗の共通接続点と、Ｑ
１１、Ｑ１２、Ｑ１３のソースＳの共通接続点間にダイ
オードｄ１１を接続する。

【０２５０】このようにすれば、複数のＭＯＳ−ＦＥＴ
Ｑ１１、Ｑ１２、Ｑ１３に並列に電流を流すことができ
るので、ＭＯＳ−ＦＥＴの電流容量を増大させることが
できる。この場合、ダイオードｄ１１は１個で済むので
部品点数が少なくて済む。

【０２５１】なお、前記ＭＯＳ−ＦＥＴは３個に限ら
ず、任意の個数で実施可能である。また、前記回路の動
作は前記各実施例と実質的に同じである。 ：例２の説明 例２の回路は、前記実施例２（図５参照）、実施例４
（図７参照）、実施例７（図１０参照）、実施例８（図
１１参照）、実施例９（図１２参照）に示した各Ｐチャ
ンネルのＭＯＳ−ＦＥＴＱ（Ｑ３、Ｑ４）を、複数のＮ
チャンネルのＭＯＳ−ＦＥＴで置き換えた例である。

【０２５２】この場合、前記各実施例において、ＭＯＳ
−ＦＥＴＱ３、或いはＱ４の１個のＭＯＳ−ＦＥＴを、
Ｑ２１、Ｑ２２、Ｑ２３からなる３個のＮチャンネルの
ＭＯＳ−ＦＥＴで置き換えると共に、前記各ＭＯＳ−Ｆ
ＥＴのゲートＧには、抵抗Ｒ２１、Ｒ２２、Ｒ２３を接
続し、更に、前記各抵抗に１個のダイオードｄ２１を接
続したものである。

【０２５３】すなわち、ＭＯＳ−ＦＥＴＱ２１、Ｑ２
２、Ｑ２３を並列接続し、Ｑ２１のゲートＧには抵抗Ｒ
２１の一端を接続し、Ｑ２２のゲートＧには抵抗Ｒ２２
の一端を接続し、Ｑ２３のゲートＧには抵抗Ｒ２３の一
端を接続する。

【０２５４】そして、前記各抵抗の他端を共通接続する
と共に、前記Ｑ２１、Ｑ２２、Ｑ２３の各ソースＳを共
通接続し、前記抵抗の共通接続点と、Ｑ２１、Ｑ２２、
Ｑ２３のソースＳの共通接続点間にダイオードｄ２１を
接続する。

【０２５５】このようにすれば、複数のＭＯＳ−ＦＥＴ
Ｑ２１、Ｑ２２、Ｑ２３に並列に電流を流すことができ
るので、ＭＯＳ−ＦＥＴの電流容量を増大させることが
できる。この場合、ダイオードｄ２１は１個で済むので
部品点数が少なくて済む。

【０２５６】なお、前記ＭＯＳ−ＦＥＴは３個に限ら
ず、任意の個数で実施可能である。また、前記回路の動
作は前記各実施例と実質的に同じである。 （実施例１２の説明）図１５は実施例１２の回路図であ
り、Ａ図は例１、Ｂ図は例２である。以下、図１５に基
づいて実施例１２を説明する。

【０２５７】：例１の説明 例１の回路は、前記実施例１（図２参照）、実施例３
（図６参照）、実施例９（図１２参照）に示した各Ｎチ
ャンネルのＭＯＳ−ＦＥＴＱ（Ｑ１、Ｑ２）の各ゲート
Ｇに接続した抵抗（Ｒ１、Ｒ２）を１個の抵抗Ｒ３１で
兼用した例である。このようにすれば、部品点数が少な
くて済む。なお、前記回路の動作は前記各実施例と実質
的に同じである。

【０２５８】また、実施例５、実施例６においては抵抗
Ｒ１とＲ５を１個の抵抗で兼用することが可能である。
このようにすれば、部品点数が少なくて済む。なお、前
記回路の動作は前記各実施例と実質的に同じである。

【０２５９】：例２の説明 例２の回路は、前記実施例２（図５参照）、実施例４
（図７参照）、実施例９（図１２参照）に示した各Ｐチ
ャンネルのＭＯＳ−ＦＥＴＱ（Ｑ３、Ｑ４）の各ゲート
Ｇに接続した抵抗（Ｒ１、Ｒ２）を１個の抵抗Ｒ４１で
兼用した例である。このようにすれば、部品点数が少な
くて済む。なお、前記回路の動作は前記各実施例と実質
的に同じである。

【０２６０】また、実施例７（図１０参照）、実施例８
（図１１参照）においては抵抗Ｒ１とＲ５を１個の抵抗
で兼用することが可能である。このようにすれば、部品
点数が少なくて済む。なお、前記回路の動作は前記各実
施例と実質的に同じである。

【０２６１】（他の実施例）以上実施例について説明し
たが、本発明は次のようにしても実施可能である。 (1) ：同期整流用の能動素子としては、前記実施例で説
明したＭＯＳ−ＦＥＴに限らず、他の同様な能動素子、
例えば、バイポーラ型トランジスタ、ＩＧＢＴ等でも同
様に実施可能である。

【０２６２】(2) ：前記各実施例において、ＭＯＳ−Ｆ
ＥＴのゲートを制御するためのゲート制御回路は、トラ
ンスの出力でなく、他の回路からの信号を用いて制御す
ることも可能である。ただし、トランスのスイッチング
と同期させることが必要である。

【０２６３】例えば、トランスの１次巻線を駆動するス
イッチングトランジスタに接続したＰＷＭ駆動回路の出
力信号に同期させた信号で、前記ゲート制御回路の制御
をしても良い。

【０２６４】

【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 (1) ：従来、複数のスイッチングレギュレータ（例え
ば、ＤＣ−ＤＣコンバータ）を並列接続して冗長性を持
たせた電源回路が使用されていたが、従来の冗長性を持
たせた電源回路では、１つの回路で故障が発生し、負荷
への電力供給が停止すると、他の正常な回路から電流の
回り込みが発生する。

【０２６５】このような電流の回り込みが発生すると負
荷電流が不足する。その結果、出力端子間の出力電圧が
低下し、負荷が正常に動作しなくなる。また、故障した
回路では電流の回り込みにより回路電流が流れて発熱す
ることがあった。

【０２６６】しかし、本発明では、負荷回路側の巻線と
は別の電気的に分離された１つの巻線の出力で複数のＭ
ＯＳ−ＦＥＴ等の能動素子を制御しているので、電流の
回り込み回路が存在せず、前記のような従来の問題は発
生しない。

【０２６７】すなわち、本発明の回路を複数並列接続し
て冗長性を持たせた電源回路に使用した場合、仮に１つ
の回路で故障が発生し、出力端子に他の正常な回路から
電圧が印加しても、電流の回り込み回路がなく、故障し
た回路のＭＯＳ−ＦＥＴはオンにならない。

【０２６８】このため、故障した回路には電流が流れ
ず、電源回路の出力低下や発熱は発生せず、正常な回路
から負荷への電力供給は継続して行うことができる。従
って、電源回路の信頼性が向上する。また、ＭＯＳ−Ｆ
ＥＴのゲート制御回路も少ない部品で構成でき、回路の
小型化、コストダウンも可能になる・・・（請求項１〜
８対応の効果）。

【０２６９】(2) ：従来は、冗長性を持たせた電源回路
においては、電流の回り込みを防止するため、各回路に
逆流防止用のダイオードを挿入することも考えられてい
たが、前記逆流防止用のダイオードは、負荷電流の通路
に挿入する必要があり、大電流用の大型のダイオードを
使用する必要がある。

【０２７０】このため、高価で大きなダイオードを余分
に使用することになり、電源回路の大型化とコストアッ
プの原因となる。また、前記逆流防止用のダイオードに
は大電流が流れるから発熱も大きく、実用的ではなかっ
た。

【０２７１】しかし、本発明では、前記のような電流の
回り込み防止用の大型のダイオードを使用しなくても、
前記のように電流の回り込みは発生しない。従って、小
型で安価で信頼性の高い回路が実現できる。なお、本発
明で使用しているダイオードはゲート制御回路に設けて
あり、制御用の小電流用のダイオードであるから、安価
でかつ小型の素子で済む・・・（請求項１〜８対応の効
果）。

【０２７２】(3) ：本発明の回路を冗長性を持たせた電
源回路に使用した場合でも、故障時に電流の回り込みが
発生せず、負荷に対し安定した電力供給ができる。ま
た、少ない部品で効率よくＭＯＳ−ＦＥＴを駆動制御で
きるから、回路の小型化、コストダウンを実現すること
が可能である・・・（請求項１〜８対応の効果）。

【０２７３】(4) ：２個のＭＯＳ−ＦＥＴのソースを共
通接続することにより、トランスの１個の巻線に接続し
たゲート制御回路で２個のＭＯＳ−ＦＥＴを同時に駆動
制御することができる。また、ゲート制御回路の部品は
小型、かつ安価な部品で済む。従って、回路の小型化、
コストダウンが可能になる・・・（請求項２、３、４、
７、８対応の効果）。

【０２７４】(5) ：ＭＯＳ−ＦＥＴのゲート−ソース間
容量に蓄えられたエネルギー（電荷）は、２個のＭＯＳ
−ＦＥＴ間で互いにやり取りする（一方のゲート−ソー
ス間容量が放電している時は、他方のゲート−ソース間
容量は充電している）ため、ＭＯＳ−ＦＥＴの駆動ロス
が殆どない。すなわち、ＭＯＳ−ＦＥＴが効率良く駆動
できる・・・（請求項２、３、４、７、８対応の効
果）。

【０２７５】(6) ：２個のＭＯＳ−ＦＥＴを駆動する
際、一方のＭＯＳ−ＦＥＴがターンオンする時に、ゲー
ト制御回路を接続したトランスの巻線の電圧と、他方の
ＭＯＳ−ＦＥＴのゲート−ソース間電圧（ゲート−ソー
ス間容量の電圧）でオーバードライブしている。従っ
て、ＭＯＳ−ＦＥＴの制御が効率良くでき、ＭＯＳ−Ｆ
ＥＴのターンオン時間が速くなる・・・（請求項２、
３、４、７、８対応の効果）。

【０２７６】(7) ：ＭＯＳ−ＦＥＴを駆動する際、オフ
時のＭＯＳ−ＦＥＴのゲート−ソース間電圧がダイオー
ドの電圧でクランプされるため、ターンオン時間が速く
なる・・・（請求項１〜８対応の効果）。

【０２７７】(8) ：１個のＭＯＳ−ＦＥＴを用いた回路
では、ＭＯＳ−ＦＥＴがターンオンする際、ゲート制御
回路を接続したトランスの巻線の電圧と、コンデンサの
電圧でオーバードライブしている。従って、ＭＯＳ−Ｆ
ＥＴのターンオン時間が速くなる・・・（請求項５、６
対応の効果）。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】実施例１の回路図である。

【図３】実施例１の回路動作説明図である。

【図４】実施例１のタイムチャートである。

【図５】実施例２の回路図である。

【図６】実施例３の回路図である。

【図７】実施例４の回路図である。

【図８】実施例５の回路図である。

【図９】実施例６の回路図である。

【図１０】実施例７の回路図である。

【図１１】実施例８の回路図である。

【図１２】実施例９の回路図である。

【図１３】実施例１０の回路図である。

【図１４】実施例１１の回路図である。

【図１５】実施例１２の回路図である。

【図１６】従来例の回路図である。

【図１７】従来例の回路動作説明図である。

【図１８】従来例のタイムチャートである。

【図１９】従来例の電源回路構成図である。

【図２０】従来例の電源回路動作説明図である。

【符号の説明】

１ トランス ３ スイッチングトランジスタ Ｑ１、Ｑ２ ＭＯＳ−ＦＥＴ（Ｎチャンネル） Ｌ コイル Ｃ コンデンサ Ｒ１、Ｒ２ 抵抗 ｄ１、ｄ２ ダイオード Ｎ１ １次巻線 Ｎ２ ２次巻線 Ｎ３ ３次巻線 Ｃ１、Ｃ２ ＭＯＳ−ＦＥＴのゲート−ソース間容量に
対応したコンデンサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 時見 泉太郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山下 茂治 神奈川県川崎市高津区坂戸１丁目17番３号 富士通電装株式会社内 (72)発明者 渕上 和利 神奈川県川崎市高津区坂戸１丁目17番３号 富士通電装株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 １次巻線、２次巻線を有するトランス
   と、 前記トランスの２次巻線に接続され、交互にオン／オフ
   動作する第１、第２の能動素子と、 前記第１、第２の能動素子により駆動されるコイル、及
   びコンデンサを備えた同期整流型スイッチングレギュレ
   ータにおいて、 前記トランスに、前記巻線とは別の第３の巻線を設け、 前記第３の巻線に、前記第１、第２の能動素子を同時に
   オン／オフ制御するゲート制御回路を接続したことを特
   徴とする同期整流型スイッチングレギュレータ。
2. 【請求項２】 １次巻線、２次巻線を有するトランス
   と、 前記トランスの２次巻線に接続され、交互にオン／オフ
   動作する第１、第２のＭＯＳ−ＦＥＴと、 前記第１、第２のＭＯＳ−ＦＥＴにより駆動されるコイ
   ル、及びコンデンサを備えると共に、 前記第１、第２のＭＯＳ−ＦＥＴは、ソースを共通接続
   し、ドレインをそれぞれ前記２次巻線の各端子に接続す
   ることにより半波整流回路を構成した同期整流型スイッ
   チングレギュレータにおいて、 前記トランスに、前記巻線とは別の第３の巻線を設け、 前記第３の巻線に、前記第１、第２のＭＯＳ−ＦＥＴを
   同時にオン／オフ制御するゲート制御回路を接続したこ
   とを特徴とする同期整流型スイッチングレギュレータ。
3. 【請求項３】 １次巻線、２次巻線を備えると共に、前
   記２次巻線は互いに一端側を共通接続した第１の２次巻
   線、及び第２の２次巻線で構成したトランスと、 前記第１の２次巻線、及び第２の２次巻線に接続され、
   交互にオン／オフ動作する第１、第２のＭＯＳ−ＦＥＴ
   と、 前記第１、第２のＭＯＳ−ＦＥＴにより駆動されるコイ
   ル、及びコンデンサを備えると共に、 前記第１、第２のＭＯＳ−ＦＥＴは、ソースを共通接続
   し、ドレインをそれぞれ前記第１、第２の２次巻線の各
   端子に接続することにより全波整流回路を構成した同期
   整流型スイッチングレギュレータにおいて、 前記トランスに、前記巻線とは別の第３の巻線を設け、 前記第３の巻線に、前記第１、第２のＭＯＳ−ＦＥＴを
   同時にオン／オフ制御するゲート制御回路を接続したこ
   とを特徴とする同期整流型スイッチングレギュレータ。
4. 【請求項４】 前記ゲート制御回路には、第１のＭＯＳ
   −ＦＥＴのゲート−ソース間に接続した第１のダイオー
   ドと、 第２のＭＯＳ−ＦＥＴのゲート−ソース間に接続した第
   ２のダイオードを備えていることを特徴とした請求項
   ２、または３記載の同期整流型スイッチングレギュレー
   タ。
5. 【請求項５】 １次巻線、２次巻線を有するトランス
   と、 前記トランスの２次巻線に接続され、オン／オフ動作す
   る同期整流用のＭＯＳ−ＦＥＴと、 前記ＭＯＳ−ＦＥＴにより駆動されるコンデンサを備
   え、 前記ＭＯＳ−ＦＥＴのオン／オフ動作により、ピーク整
   流を行う同期整流型スイッチングレギュレータにおい
   て、 前記トランスに、前記巻線とは別の第３の巻線を設け、 前記第３の巻線に、前記ＭＯＳ−ＦＥＴのオン／オフ制
   御を行うゲート制御回路を接続すると共に、 前記ゲート制御回路に、抵抗とコンデンサを備えたこと
   を特徴とする同期整流型スイッチングレギュレータ。
6. 【請求項６】 前記ゲート制御回路には、ＭＯＳ−ＦＥ
   Ｔのゲート−ソース間に接続した第１のダイオードと、 前記抵抗とコンデンサの回路に並列接続した第２のダイ
   オードを備えていることを特徴とした請求項５記載の同
   期整流型スイッチングレギュレータ。
7. 【請求項７】 １次巻線、２次巻線を有するトランス
   と、 前記トランスの２次巻線に接続され、オン／オフ動作す
   る第１、第２、第３、第４のＭＯＳ−ＦＥＴと、 前記第１、第２、第３、第４のＭＯＳ−ＦＥＴにより駆
   動されるコンデンサを備えると共に、 前記第１、第２のＭＯＳ−ＦＥＴは、ソースを共通接続
   し、ドレインをそれぞれ前記２次巻線の各端子に接続
   し、前記第３、第４のＭＯＳ−ＦＥＴは、ソースを共通
   接続し、ドレインをそれぞれ前記２次巻線の各端子に接
   続することにより、ブリッジ型全波整流回路を構成した
   同期整流型スイッチングレギュレータにおいて、 前記トランスに、前記巻線とは別の第３、第４の巻線を
   設け、 前記第３の巻線に、前記第１、第２のＭＯＳ−ＦＥＴを
   同時にオン／オフ制御する第１のゲート制御回路を接続
   し、 前記第４の巻線に、前記第３、第４のＭＯＳ−ＦＥＴを
   同時にオン／オフ制御する第２のゲート制御回路を接続
   したことを特徴とする同期整流型スイッチングレギュレ
   ータ。
8. 【請求項８】 前記第１のゲート制御回路には、第１の
   ＭＯＳ−ＦＥＴのゲート−ソース間に接続した第１のダ
   イオードと、 第２のＭＯＳ−ＦＥＴのゲート−ソース間に接続した第
   ２のダイオードを備えており、 前記第２のゲート制御回路には、第３のＭＯＳ−ＦＥＴ
   のゲート−ソース間に接続した第３のダイオードと、 第４のＭＯＳ−ＦＥＴのゲート−ソース間に接続した第
   ４のダイオードを備えていることを特徴とした請求項７
   記載の同期整流型スイッチングレギュレータ。