JP3614399B2 - スイッチング電源装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、直流電圧を所望の電圧に変換し、電子機器に供給するスイッチング電源装置に関する。
【0002】
【従来の技術】
従来、図13(a),(b)に示すようなMOS−FETを同期整流素子に用いたカレントダブラ同期整流回路を備えたスイッチング電源装置があった。図13(a)に示すスイッチング電源装置は、トランス1の1次側にプシュプル回路2を設けたものであり、図13(b)に示すスイッチング電源装置は、トランス1の1次側にハーフブリッジ回路3を設けたものである。そして、このトランス1の2次側には、カレントダブラ同期整流回路4が各々設けられ、図14に示すような動作により同期整流を行う。このカレントダブラ同期整流回路4は、図13に示すように、トランス1の2次側には、ソース同士が接続された同期整流素子であるMOS−FETQ1,Q2の各ドレインが接続され、FETQ1,Q2の各ドレイン間には、コイルL1,L2連結され、コイルL1,L2とFETQ1,Q2のソース間に出力コンデンサCoが並列に接続されている。
【0003】
このカレントダブラ同期整流回路4は、全波整流回路と比較して、トランスにセンタータップがない、トランスの構成が簡単、トランスを通して伝搬する電流が1/2である、出力コンデンサ上でリップル電流がキャンセルされる等の利点を備えている。
【0004】
従来のカレントダブラ同期整流回路4の動作について、図14を基にして説明する。ここで図14の(a)はトランス1の2次側の出力電圧VT、(b)はFETQ1のゲート−ソース間電圧VGS(Q1)、(c)はFETQ2のゲート−ソース間電圧VGS(Q2)、(d)はコイルL1の電流I(L1)、(e)はコイルL2の電流I(L2)、(f)はFETQ1のドレイン電流I(Q1)、(g)はFETQ2のドレイン電流I(Q2)である。
【0005】
このカレントダブラ同期整流回路4の動作は、図14の期間Aにおいて、トランス1の2次側のドットのある端子にプラスの電圧が出力され、この電圧によりFETQ2の入力容量Cissは、ゲートがプラスとなる電位に充電され、FETQ2がオンする。また、FETQ1の入力容量Cissはゲートがマイナスとなる電位に充電されるため、オフ状態のままとなる。そして、トランス1の2次側のドットのある端子から出力された電流は、トランス1、コイルL1、コンデンサCo、FETQ2、トランス1の経路を流れる。このときコイルL2から出力された電流は、コイルL2、コンデンサCo、FETQ2、コイルL2の経路を流れる。従って、この期間は、コイルL1がエネルギーを蓄え、コイルL2はエネルギーを放出している状態である。
【0006】
次に期間Bにおいては、トランス1の2次側に電圧が出力されなくなり、期間Aで充電されたFETQ2の入力容量Cissが放電され、FETQ2がオフする。またFETQ1の入力容量Cissは、期間Aでゲートがマイナスとなる電位に充電されていたため、これも放電するがFETQ1はオフのままである。そして、トランス1から電流が出力されないため、コイルL1,L2は、ともにエネルギーを放出する状態となる。このときコイルL1から出力された電流は、コイルL1、コンデンサCo、FETQ1、コイルL1の経路を流れ、コイルL2から出力された電流は、コイルL2、コンデンサCo、FETQ2、コイルL2の経路を流れる。また、FETQ1,Q2は、オフ状態にあるため、電流は図15に示すようにFETQ1,Q2の寄生ダイオードDqを通過する。
【0007】
そして、期間Cの、トランス1の2次側のドットのない端子にプラスの電圧が出力されると、FETQ1の入力容量Cissはゲートがプラスになる電位に充電され、FETQ1がオンする。また、FETQ2の入力容量Cissは、ゲートがマイナスとなる電位に充電されるため、FETQ2は、オフ状態のままとなる。そしてトランス1の2次側のドットのない端子から出力された電流は、トランス1,コイルL2,コンデンサCo、FETQ1、トランス1の経路を流れる。このときコイルL1から出た電流は、コイルL1、コンデンサCo、FETQ1、コイルL1の経路を流れる。従って、この期間は、コイルL2はエネルギーを蓄え、コイルL1はエネルギーを放出している状態である。
【0008】
さらに期間Dとなると、期間Bと同様にトランス1の2次側に電圧が出力されなくなり、期間Cで充電されたFETQ1の入力容量Cissが放電され、FETQ1がオフする。またFETQ2の入力容量Cissは期間Cでゲートがマイナスとなる電位に充電されていたため、これも放電するがFETQ2はオフのままである。そして、トランス1から電流が出力されないため、コイルL1,L2は、ともにエネルギーを放出する状態となる。このときコイルL1から出力された電流は、コイルL1、コンデンサCo、FETQ1、コイルL1の経路を流れ、コイルL2から出力された電流は、コイルL2、コンデンサCo、FETQ2、コイルL2の経路を流れる。また、FETQ1,Q2は、オフ状態にあるため、電流はFETQ1,Q2の寄生ダイオードDqを通過する。
【0009】
【発明が解決しようとする課題】
上記従来の技術の場合、同期整流用FETQ1,Q2を電流が通過する期間において、FETQ1,Q2がオフする期間B,Dが存在する。この期間B,Dは、図15に示すように、FETQ1,Q2の寄生ダイオードDqを電流が流れるため、寄生ダイオードDqの順方向電圧による損失が発生し、FETQ1,Q2による損失が増大してしまうという問題があった。
【0010】
この発明は、上記の従来の技術に鑑みてなされたもので、カレントダブラ同期整流回路を備え、簡単な構成で電力損失の少ない高効率なスイッチング電源装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
この発明は、プシュプル回路、ハーフブリッジ回路、もしくはこれらの回路で駆動された場合と同様の電圧をトランスの2次側に発生させる駆動回路をトランスの1次側に備え、上記トランスの2次側にカレントダブラ同期整流回路を有し、このカレントダブラ同期整流回路の同期整流素子をMOS−FETやその他これと同様の機能を有した素子により構成し、上記トランスの2次側では、電圧が出力される期間、電圧が出力されない期間、極性が反転された電圧が出力される期間、及び再度の電圧が出力されない期間を一周期としてこれを繰り返して出力し、上記トランスの電圧が出力される期間と出力されない期間により、電源装置の出力が同期整流により制御されるスイッチング電源装置についてのものである。このスイッチング電源装置は、そのトランスに1組のサブ巻線を設け、サブ巻線の一端と一方の同期整流素子のゲートを接続し、サブ巻線の他端と他方の同期整流素子のゲートを接続し、一方の同期整流素子のゲートとソース間にダイオードを接続し、他方の同期整流素子のゲートとソース間にもダイオードを接続したものである。各ダイオードは、アノードが各同期整流素子のソースに接続し、カソードが各同期整流素子のゲートに各々接続している。このような回路により、同期整流用FETに電流が流れる期間の全てにおいて、同期整流用FETをオンさせることが可能となり、同期整流用FETの寄生ダイオードを電流が流れて、損失が増加することを防止する。
【0012】
またこの発明は、上記トランスのサブ巻線の端子と同期整流用FETのゲートとの間に電圧制限回路を設けたものである。電圧制限回路は、ゲートの破壊電圧以下の電圧を出力する電源回路である。この回路により、同期整流用FETに電流が流れる期間の全てにおいて、同期整流用FETをオンさせることができるとともに、スイッチング電源装置の入力電圧範囲を広げることが可能となる。
【0013】
上記電圧制限回路は、上記サブ巻線の端子と上記同期整流素子のゲートとの間にトランジスタを設け、このトランジスタのエミッタを上記同期整流素子のゲートに接続しコレクタを上記サブ巻線の端子に接続し、上記トランジスタのベースに基準電圧発生部を接続したものである。上記トランジスタのエミッタとコレクタ間にはダイオードを接続し、このダイオードは、上記トランジスタのエミッタにアノードが接続され、コレクタにカソードが接続される。
【0014】
また、上記電圧制限回路は、上記サブ巻線の端子と上記同期整流素子のゲートとの間にMOS−FETを設け、このMOS−FETのソースを上記同期整流素子のゲートに接続しドレインを上記サブ巻線の端子に接続し、上記MOS−FETのゲートに基準電圧発生部を接続したものでもよい。
【0015】
またこの発明は、上記電圧制限回路とともに放電回路を設けたものである。この放電回路は、カレントダブラ同期整流回路の2個の同期整流用FETの入力容量値がアンバランスとなった場合も、同期整流用FETをオフさせたい期間には、確実にオフさせることができるとともに、同期整流用FETに電流が流れる期間の全てにおいて同期整流用FETをオンさせることが可能となる。
【0016】
また、上記トランスに2組のサブ巻線を設け、一方のサブ巻線の一端と一方の同期整流素子のゲートとコンデンサを介して接続し、上記一方のサブ巻線の他端と上記同期整流素子のソースを接続し、上記一方のサブ巻線の他端と他方のサブ巻線の一端とが接続され、上記他方のサブ巻線の他端と他方の同期整流素子のゲートとを他のコンデンサを介して接続し、上記他方のサブ巻線の一端と上記他方の同期整流素子のソースを接続し、上記一方の同期整流素子のゲートとソース間にダイオードを接続し、上記他方の同期整流素子のゲートとソース間にもダイオードを接続し、各ダイオードはアノードが同期整流素子のソースに接続し、カソードが各同期整流素子のゲートに接続しているスイッチング電源装置でも良い。
【0017】
さらに、上記コンデンサと上記同期整流素子のゲートとの間に、ゲートの破壊電圧以下の電圧を出力する電圧制限回路を設けても良い。
【0018】
【発明の実施の形態】
以下、この発明の実施の形態について図面に基づいて説明する。図1、図2は、この発明の第一実施形態のスイッチング電源装置を示すもので、このスイッチング電源装置10は、トランス12の2次側にカレントダブラ同期整流回路14が各々設けられている。カレントダブラ同期整流回路14は、図1に示すように、トランス12の2次側に、ソース同士が接続された同期整流素子であるMOS−FETQ1,Q2の各ドレインが接続され、FETQ1,Q2の各ドレイン間には、コイルL1,L2連結され、コイルL1,L2とFETQ1,Q2のソース間に出力コンデンサCoが並列に接続されている。
【0019】
また、トランス12には、1組のサブ巻線16が設けられ、サブ巻線16の一端と一方の同期整流素子であるMOS−FETQ1のゲートを接続し、サブ巻線16の他端と他方の同期整流素子であるMOS−FETQ2のゲートが接続されている。一方のFETQ1のゲートとソース間には、ダイオードD1が接続され、他方のFETQ2のゲートとソース間にもダイオードD2が接続されている。ダイオードD1,D2は、各々のアノードがFETQ1,Q2のソースに接続し、ダイオードD1,D2の各カソードが各FETQ1,Q2のゲートに各々接続している。
【0020】
次に、この実施形態のカレントダブラ同期整流回路14の動作について、図2を基にして説明する。ここで図2の(a)はトランス12の2次側の出力電圧VT、(b)はサブ巻線16の出力電圧Vsub、(c)はFETQ1のゲート−ソース間電圧VGS(Q1)、(d)はFETQ2のゲート−ソース間電圧VGS(Q2)、(e)はコイルL1の電流I(L1)、(f)はコイルL2の電流I(L2)、(g)はFETQ1のドレイン電流I(Q1)、(h)はFETQ2のドレイン電流I(Q2)である。
【0021】
このカレントダブラ同期整流回路14の動作は、図2の期間Aにおいて、トランス12の2次側のドットのある端子にプラスの電圧が出力され、このときトランス12のサブ巻線16もドットのある端子からプラスの電圧が出力される。このサブ巻線16の電圧によりFETQ2の入力容量Cissが充電され、FETQ1の入力容量Cissは放電される。
【0022】
そして、トランス12のサブ巻線16から流れ出た電流は、FETQ1の入力容量Cissが放電しているときは、トランス12のサブ巻線16、FETQ2のゲートからソース、FETQ1のソースからゲート、トランス12のサブ巻線16の経路を流れる。そしてFETQ1が放電し、ダイオードD1の順方向電圧以下となると、トランス12のサブ巻線16、FETQ2のゲートからソース、ダイオードD1のアノードからカソード、トランス12のサブ巻線16の経路を流れる。これにより、FETQ2がオンし、FETQ1がオフ状態となる。またこのとき、トランス12の2次側から出力された電流は、トランス12、コイルL1、コンデンサCo、FETQ2、トランス12の経路を流れる。このときコイルL2を流れる電流は、コイルL2、コンデンサCo、FETQ2、コイルL2の経路となっている。従って、この期間は、コイルL1はエネルギーを蓄え、コイルL2はエネルギーを放出している状態である。
【0023】
次に期間Bにおいては、トランス12の2次側に電圧が出力されなくなり、サブ巻線16からも電圧が出力されなくなる。期間Aで充電されたFETQ2の入力容量Cissに蓄えられた電荷が、トランス12のサブ巻線16を介してFETQ1の入力容量Cissに移行する。このカレントダブラ同期整流回路14では、FETQ1,Q2は同一品種のFETを使用するため、FETQ1の入力容量CissとFETQ2の入力容量Cissは等しく、FETQ2の入力容量Cissの半分がFETQ1に移行する。ここで、コンデンサに蓄えられた電荷はコンデンサの容量と電圧との積であるから、この期間BにおけるFETQ2の入力容量Cissの電荷による電圧bは、期間Aにおいて充電された電圧aの1/2となる。電圧aは、サブ巻線16で発生する電圧からダイオードD1の順方向電圧を引いた値と等しい。また、FETQ1の電圧は、FETQ2の電圧と等しくなる。
【0024】
以上の動作により、FETQ1,Q2の入力容量Cissは、ともに充電された状態となるため、FETQ1,Q2はオン状態となる。そして、トランス12の2次側から電流が出力されないため、コイルL1,L2は、ともにエネルギーを放出する状態となる。このときコイルL1から出力された電流は、コイルL1、コンデンサCo、FETQ1、コイルL1の経路を流れ、コイルL2から出力された電流は、コイルL2、コンデンサCo、FETQ2、コイルL2の経路を流れる。また、FETQ1,Q2は、オン状態にあるため、電流は従来技術の図15に示すようなFETQ1,Q2の寄生ダイオードDqを通過ことにはならない。
【0025】
そして、期間Cにおいて、トランス12の2次側のドットのない端子にプラスの電圧が出力され、このときトランス12のサブ巻線16もドットのない端子からプラスの電圧が出力される。このサブ巻線16の電圧によりFETQ1の入力容量Cissが充電され、FETQ2の入力容量Cissは放電される。
【0026】
そして、トランス12のサブ巻線16から流れ出た電流は、FETQ2の入力容量Cissが放電しているときは、トランス12のサブ巻線16、FETQ1のゲートからソース、FETQ2のソースからゲート、トランス12のサブ巻線16の経路を流れる。さらに、FETQ2が放電し、ダイオードD2の順方向電圧以下となると、トランス12のサブ巻線16、FETQ1のゲートからソース、ダイオードD2のアノードからカソード、トランス12のサブ巻線16の経路を流れる。これにより、FETQ1がオンし、FETQ2がオフ状態となる。またこのとき、トランス12の2次側から出力された電流は、トランス12、コイルL2、コンデンサCo、FETQ1、トランス12の経路を流れる。このときコイルL1を流れる電流は、コイルL1、コンデンサCo、FETQ1、コイルL1の経路となっている。従って、この期間は、コイルL2はエネルギーを蓄え、コイルL1はエネルギーを放出している状態である。
【0027】
さらに、期間Dにおいては、トランス12の2次側に電圧が出力されなくなり、サブ巻線16からも電圧が出力されなくなる。期間Cで充電されたFETQ1の入力容量Cissに蓄えられた電荷が、トランス12のサブ巻線16を介してFETQ2の入力容量Cissに移行する。即ち期間Bと同様に、FETQ1の入力容量Cissの半分がFETQ2に移行することになり、期間DにおけるFETQ1の入力容量Cissの電圧は期間Cにおいて充電された電圧の1/2となり、FETQ2の電圧はFETQ1の電圧と等しくなる。
【0028】
以上の動作により、FETQ1,Q2の入力容量Cissは、ともに充電された状態となるため、FETQ1,Q2はオン状態となる。そして、トランス12の2次側から電流が出力されないため、コイルL1,L2は、ともにエネルギーを放出する状態となる。このときコイルL1から出力された電流は、コイルL1、コンデンサCo、FETQ1、コイルL1の経路を流れ、コイルL2から出力された電流は、コイルL2、コンデンサCo、FETQ2、コイルL2の経路を流れる。また、FETQ1,Q2は、オン状態にあるため、電流は図15に示すようなFETQ1,Q2の寄生ダイオードDqを通過することにはならない。
【0029】
この実施形態のカレントダブラ同期整流回路14は、同期整流用のFETQ1,Q2に電流が流れる期間にFETQ1,Q2がオフしてしまうことがなく、FETQ1,Q2に電流が流れる期間のすべてにおいてFETQ1,Q2をオンさせることが可能であり、寄生ダイオードを電流が流れることによる損失がなく、このスイッチング電源装置10の効率を向上させることができる。
【0030】
次にこの発明の第二実施形態について図3、図4を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置20のカレントダブラ同期整流回路24は、ダイオードD1とFETQ1との間およびダイオードD2とFETQ2との間に、各々電圧制限回路22,23を設けたものである。電圧制限回路22,23は、FETQ1,Q2のゲート破壊電圧以下の電圧を出力するものである。
【0031】
電圧制限回路22,23は、図4に示すように、基準電圧発生部25をツェナダイオードZD11、コンデンサC11により構成し、電圧制限回路22は、基準電圧発生部25が抵抗R11を介してトランジスタTr11のベースに接続され、トランジスタTr11のエミッタがFETQ1のゲートに接続されている。トランジスタTr11のエミッタとコレクタ間には、ダイオードD11が設けられ、トランジスタTr11のエミッタにダイオードD11のアノードが接続されコレクタにカソードが接続されている。また、サブ巻線16の一方の端子は、トランジスタTr11のコレクタに接続されているとともに、ダイオードD13,抵抗R13を介してツェナダイオードZD11のカソード側に接続されている。
【0032】
電圧制限回路23も同様に、基準電圧発生部25が抵抗R12を介してトランジスタTr12のベースに接続され、トランジスタTr12のエミッタがFETQ2のゲートに接続されている。トランジスタTr12のエミッタとコレクタ間には、ダイオードD12が設けられ、トランジスタTr12のエミッタにダイオードD12のアノードが接続され、コレクタにカソードが接続されている。また、サブ巻線16の他方の端子は、トランジスタTr12のコレクタに接続されている。
【0033】
ここで、電圧制限回路22,23を設ける理由について以下に説明する。FETQ1,Q2は、ゲートの耐圧が10〜20V程度の低い耐圧のものが多く、上記第一実施形態のカレントダブラ同期整流回路14の場合、トランス12のサブ巻線16から発生する電圧は、スイッチング電源装置10の入力電圧に比例するため、上記実施形態のスイッチング電源装置10の入力電圧の上限は、カレントダブラ同期整流回路14のFETQ1,Q2のゲートの耐圧性能により制限される。
【0034】
また、上記実施形態のスイッチング電源装置10は、トランス12のサブ巻線16から電圧が出力されている期間に、FETQ1,Q2の一方の入力容量Cissを充電し、トランス12からの出力電圧がない期間に、充電された電荷の半分を他方のFETQ1又はQ2の入力容量Cissに移すことで両方のFETQ1,Q2をオンさせている。ここで、FETがオンするためには、一定の閾値以上の電圧を必要とする。従って、トランス12からの出力電圧がない期間も入力容量Cissの電圧が閾値以上の電圧でないと、FETはオンできず、損失は増加する。トランス12の出力電圧が無い期間の入力容量Cissの電圧は、トランス12から電圧が出力されている期間の1/2の電圧である。トランス12から電圧が出力されている期間の入力容量Cissの電圧は、トランス12のサブ巻線16から発生する電圧からダイオードD1もしくはD2の順方向電圧を引いた値である。即ち、上記実施形態のスイッチング電源装置10では、トランス12のサブ巻線16から発生する電圧が、FETQ1,Q2の閾値の2倍の電圧にダイオードD1もしくはダイオードD2の順方向電圧を加えた電圧を発生することができる入力電圧が下限となる。
【0035】
以上のように、上記実施形態のスイッチング電源装置は、同期整流用のFETQ1,Q2のゲート耐圧と閾値とにより制限されてしまうものである。
【0036】
そこで、この第二実施形態のように同期整流用のFETQ1,Q2のゲートに電圧制限回路22,23を設けることにより、FETQ1,Q2のゲート耐圧を超える電圧がFETQ1,Q2のゲートに印加されないようにすることができる。さらに、電圧制限回路22,23の設定電圧を、FETQ1,Q2の閾値の2倍以上にしておき、トランス12のサブ巻線16の巻数比を調整して、スイッチング電源装置20の入力電圧下限においても上記設定電圧以上の電圧が電圧制限回路22,23に加えられるようにしておくことにより幅広い入力電圧範囲をもつスイッチング電源装置を構成することができる。
【0037】
次に、この実施形態のスイッチング電源装置20の動作を説明する。この実施形態では、電圧制限回路22,23に共通に設けられた基準電圧発生部25により、電圧制限回路22においては、トランス12のサブ巻線16のドットのない端子にプラス電圧が発生している期間に、ツェナダイオードZD11に供給される電流によって基準電圧を発生する。そして、トランス12のサブ巻線16に電圧が発生していない期間や、トランス12のサブ巻線16のドット側端子にプラスの電圧が発生している期間においては、ツェナダイオードZD11に並列に接続されたコンデンサC11により基準電圧が出力される。
【0038】
そして、トランス12のサブ巻線16のドットのない端子にプラスの電圧が発生している期間は、FETQ1の入力容量Cissを充電する動作となる。このとき、FETQ1の入力容量Cissを充電する電流は、トランジスタTr11のコレクタからエミッタを通過する。トランジスタTr11のコレクタからエミッタに電流(以下、コレクタ電流という)が流れるためには、ベースからエミッタに電流(以下、ベース電流という)が流れる必要がある。
【0039】
トランス12のサブ巻線16のドットのない端子にプラスの電圧が発生している期間の初期においては、FETQ1の入力容量Cissの電圧が、基準電圧発生部25の電圧よりも低いために、トランジスタTr11は、ベース電流が流れることによりコレクタ電流も流れるため、FETQ1の入力容量Cissに充電電流が流れる。
【0040】
そして、FETQ1の入力容量Cissの充電が進み、入力容量Cissの電圧が上昇し基準電圧に近づくと、トランジスタTr11のベース電流が減少する。基準電圧からトランジスタTr11のベースの閾値電圧(一般的なトランジスタでは0.5V前後)を引いた値に達すると、トランジスタTr11のベース電流が流れなくなり、ベース電流が停止することで、コレクタ電流が停止する。よって、サブ巻線16に発生する電圧にかかわりなく、FETQ1の入力容量Cissは、基準電圧発生部25の基準電圧からトランジスタTr11のベースの閾値電圧を引いた値以上には充電されない。
【0041】
FETQ1の入力容量Cissが充電される過程で、FETQ2の入力容量Cissは放電される。FETQ2の放電は、トランジスタTr12のコレクタとエミッタに並列に接続されたダイオードD12を通して行われる。
【0042】
また、電圧制限回路23では、サブ巻線16の極性が上記とは逆の状態において、上記と同様に作用する。また、FETQ1の放電は、トランジスタTr11のコレクタとエミッタに並列に接続されたダイオードD11を通して行われる。
【0043】
この実施形態のスイッチング電源装置20によれば、同期整流用FETのゲートの耐圧性能に制限されず、幅広い入力電圧範囲をもつスイッチング電源装置を構成することができる。
【0044】
なお、この実施形態の基準電圧発生部25を図5に示すように、一対のツェナダイオードZD12,13により、そのツェナ電圧を基準電圧として、基準電圧以上の電圧がトランジスタTr11,Tr12のベースにかからない構成としてもよい。これによっても同様の効果を得ることができ、回路構成をより簡単なものとすることができる。
【0045】
次にこの発明の第三実施形態について図6を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置30のカレントダブラ同期整流回路34は、図4と比較して、トランジスタTr11とダイオードD11がFETQ11に、トランジスタTr12とダイオードD12がFETQ12に置き換えられている。トランジスタTr11とFETQ11の機能の違いは、トランジスタTr11はベース電流が流れることによりコレクタ電流が流れる素子であるの対して、FETQ11は、ゲートの電圧がソースの電圧よりも高い場合にドレインからソースに電流(以下ドレイン電流という)が流れる素子である。そして、FETQ1の入力容量Cissを充電する動作において、サブ巻線16にプラスの電圧が発生している期間の初期においては、FETQ1の入力容量Cissの電圧が、基準電圧発生部25の電圧よりも低いために、電圧制限回路22のFETQ11のゲート電圧は、ソース電圧よりも高く、ドレイン電流が流れる。ドレイン電流が流れるため、FETQ1の入力容量Cissに充電電流が流れる。
【0046】
そして、FETQ1の入力容量Cissの充電が進み、入力容量Cissの電圧が上昇し基準電圧に近づくと、FETQ11のソースの電圧が上昇する。入力容量Cissの電圧が、基準電圧からFETQ11のゲートの閾値電圧を引いた値に達すると、FETQ11のドレイン電流が流れなくなる。よって、サブ巻線16に発生する電圧にかかわりなく、FETQ1の入力容量Cissは、基準電圧発生部25の基準電圧からFETQ11のゲートの閾値電圧を引いた値以上には充電されない。
【0047】
また、FETQ1の入力容量Cissが充電される過程で、FETQ2の入力容量Cissは放電される。FETQ2の放電は、FETQ12の寄生ダイオードを通して行われる。
【0048】
また、図6の他方の電圧制限回路23では、サブ巻線16の極性が上記とは逆の状態において、上記と同様に作用し、FETQ1の放電は、FET11の寄生ダイオードを通して行われる。
【0049】
この実施形態のスイッチング電源装置30によっても、同期整流用FETに制限されず、幅広い入力電圧範囲をもつスイッチング電源装置を構成することができる。さらに、電圧制限回路22,23の構成をより簡略に形成可能である。
【0050】
なお、この実施形態の基準電圧発生部25を図7に示すように、一対のツェナダイオードZD12,13により、そのツェナ電圧を基準電圧として、基準電圧以上の電圧がFETQ11,12のゲートにかからない構成にしてもよい。これによっても同様の効果を得ることができ、回路構成をより簡単なものとすることができる。
【0051】
次にこの発明の第四実施形態について図8、図9を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置40のカレントダブラ同期整流回路44は、図4に示す回路構成に放電回路26,27を設け、同期整流用FETQ11,Q12の入力容量Cissがアンバランスになった場合の不具合を解消するものである。
【0052】
ここで、この不具合について説明する。FETQ1の入力容量CissがFETQ2のCissよりも大きいとして、トランス12の2次側のドットのある端子にプラスの電圧が発生する期間を考えると、この期間はFETQ1はオフ、FETQ2はオンの状態でなければならない。この期間の初期にはFETQ1の入力容量Cissが放電、FETQ2の入力容量Cissが充電されている。FETQ1の入力容量Cissの放電電流は、FETQ2の充電電流である。ここで、FETQ2の入力容量Cissが電圧制限回路23で決定される電圧に達すると、FETQ2の充電電流は停止してしまう。そして、FETQ1の入力容量CissがFETQ2の入力容量Cissよりも大きいと、FETQ1の入力容量Cissの放電が完了する前にFETQ2の充電電流(FETQ1の放電電流)が停止してしまう。
【0053】
これにより、FETQ1のゲートには電圧が残り、この電圧がFETQ1のゲートの閾値電圧よりも高いと、FETQ1がオフできない状態となる。この期間は、トランス12の2次側のドットのある端子にはプラスの電圧が発生している状態であり、FETQ1,Q2がともにオン状態となると、トランス12の2次側がショートされているのと同じ状態となり、最悪の場合はスイッチング電源装置を破壊してしまうことになる。
【0054】
そこでこの実施形態では、同期整流用FETQ1,Q2に放電回路26,27を接続したものである。
【0055】
この実施形態のスイッチング電源装置40の動作について、図9を基にして説明する。まず、トランス12の2次巻線のドットのある端子にプラスの電圧が発生したとする。このとき、トランジスタTr21にベース電流が流れるため、トランジスタTr21はコレクタ電流を流すことができるようになり、FETQ1の入力容量Cissに充電されていた電荷は、FETQ1のゲート、トランジスタTr21のコレクタからエミッタ、FETQ1のソースを流れて放電される。これにより、FETQ1はオフ状態となる。
【0056】
そして、FETQ2の入力容量Cissは、トランス12、電圧制限回路23、FETQ2のゲートからソース、ダイオードD1のアノードからカソード、トランス12を通過することにより充電電流が流れる。充電電流が流れる過程においてFETQ2の入力容量Cissが電圧制限回路23で設定された電圧に達すると、充電電流は流れなくなる。
【0057】
次に、トランス12の2次巻線に電圧が発生しない期間は、トランジスタTr21,Tr22は、ともに動作しない(放電回路は動作しない)ため、FETQ2の入力容量Cissの電荷がFETQ1に移動し、FETQ1,Q2ともにオン状態となる。
【0058】
また、トランス12の2次巻線のドットのない端子にプラスの電圧が発生したときは、上記のように、トランジスタTr22はトランジスタTr21と、FETQ2はFETQ1と同様の動作を行う。
【0059】
この実施形態のスイッチング電源装置40によれば、同期整流用FETQ1,Q2の放電電流は、放電回路26,27により放電され、他方のFETQ1,又はQ2の充電電流の影響を受けることがなく、各入力容量Cissにアンバランスがあったとしても、上述の不具合が生じることはない。さらに、各入力容量Cissの放電は、放電回路26,27を通して行われるため、瞬間的に大きな電流を流すことが可能となり、速やかにFETQ1,Q2をオフさせることができる。
【0060】
次にこの発明の第五実施形態について図10、図11を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置50のカレントダブラ同期整流回路54は、トランス12の2次側にカレントダブラ同期整流回路54を備え、カレントダブラ同期整流回路54は、上記実施形態と同様に同期整流素子であるFETQ1,Q2、を備え、トランス12に2組のサブ巻線36,37を備える。
【0061】
サブ巻線36,37は、一方のサブ巻線36の一端と一方のFETQ1のゲートとが、コンデンサC1を介して接続し、サブ巻線36の他端とFETQ1のソースが接続されている。さらに、一方のサブ巻線36の他端は、他方のサブ巻線37の一端と接続されている。また、他方のサブ巻線37の他端と他方のFETQ2のゲートとが、他のコンデンサC2を介して接続し、他方のサブ巻線37の一端とFETQ2のソースが接続している。そして、上記実施形態と同様に、一方のFETQ1のゲートとソース間にダイオードD1が接続され、他方のFETQ2のゲートとソース間にもダイオードD2が接続され、各ダイオードD1,D2は、アノードがFETQ1,Q2の各ソースに接続し、カソードがFETQ1,Q2のゲートに接続している。
【0062】
次に、この実施形態のスイッチング電源装置50の動作について、図11を基にして説明する。ここで図11の(a)はトランス12の2次側の出力電圧VT、(b)はサブ巻線36の出力電圧Vsub1、(c)はサブ巻線37の出力電圧Vsub2、(d)はFETQ1のゲート−ソース間電圧VGS(Q1)、(e)はFETQ2のゲート−ソース間電圧VGS(Q2)、(f)はコイルL1の電流I(L1)、(g)はコイルL2の電流I(L2)、(h)はFETQ1のドレイン電流I(Q1)、(i)はFETQ2のドレイン電流I(Q2)である。
【0063】
この実施形態のカレントダブラ同期整流回路54は、期間Aにおいて、トランス12の2次側のドットのある端子にプラスの電圧が出力され、このときトランス12のサブ巻線36の電圧により、FETQ1の入力容量Cissは放電される。このときの放電経路は、トランス12のサブ巻線36、FETQ1のソースからゲート、コンデンサC1、トランス12のサブ巻線36の経路を流れる。そしてFETQ1の入力容量Cissの放電が終了すると、電流経路は、トランス12のサブ巻線36、ダイオードD1のアノードからカソード、コンデンサC1、トランス12のサブ巻線36の経路を流れる。そして、コンデンサC1の電圧が、サブ巻線36の電圧からダイオードD1の順方向電圧を引いた値に達すると電流は停止する。
【0064】
また、サブ巻線37の電圧により、FETQ2の入力容量Cissが充電される。このときの電流経路は、トランス12のサブ巻線37、コンデンサC2、FETQ2のゲートからソース、トランス12のサブ巻線37の経路を流れる。ここで、コンデンサC2は、サブ巻線37のドットのある端子からプラスの電圧が出力されていた期間(期間C)にサブ巻線37から発生する電圧で充電されている。従って、FETQ2の入力容量Cissには、サブ巻線37とコンデンサC2の電圧の和が印加される。期間Aでは、以上の動作によりFETQ1がオフ、FETQ2がオン状態となる。
【0065】
期間Bでは、トランス12の2次側に電圧が出力されなくなり、トランス12のサブ巻線36,37からも電圧が出力されなくなる。そして、FETQ1,Q2の入力容量Cissには、コンデンサC1,C2に蓄えられている電圧だけが印加される。この期間では、以上の動作により、FETQ1,Q2ともにオン状態となる。
【0066】
次に、期間Cでは、トランス12の2次側のドットのない端子にプラスの電圧が出力され、トランス12のサブ巻線36,37からは、期間Aとは逆の電圧が出力される。そして、サブ巻線36の電圧によりFETQ1の入力容量Cissが充電される。このときの電流経路は、トランス12のサブ巻線36、コンデンサC1、FETQ1のゲートからソース、サブ巻線36の経路を流れる。ここで、コンデンサC1は、期間Aにサブ巻線36から発生する電圧で充電されている。従って、FETQ1の入力容量Cissには、サブ巻線36とコンデンサC1の電圧の和が印加される。
【0067】
また、サブ巻線37の電圧によりFETQ2の入力容量Cissが放電される。このときの電流経路は、トランス12のサブ巻線37、FETQ2のソースからゲート、コンデンサC2、サブ巻線37の経路を流れる。ここで、FETQ2の入力容量Cissの放電が終了すると、電流経路は、サブ巻線37、ダイオードD2のアノードからカソード、コンデンサC2、サブ巻線37の経路で流れる。コンデンサC2の電圧が、サブ巻線37の電圧からダイオードD2の順方向電圧を引いた値に達すると、電流の流れが停止する。期間Cでは、以上の動作によりFETQ1がオン、FETQ2がオフ状態となる。
【0068】
そして、期間Dにおいては、トランス12の2次側に電圧が出力されておらず、上記期間Bと同じ動作をする。
【0069】
この実施形態のスイッチング電源装置50によれば、同期整流用FETQ1,Q2に電流が流れる期間全てにおいて、FETをオンさせることができる。これにより、FETの寄生ダイオードを電流が通過することがなく、これによる損失が発生することがなくスイッチング電源装置50の効率を向上させることができる。
【0070】
次にこの発明の第六実施形態について図12を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置60のカレントダブラ同期整流回路54は、上記第五実施形態の回路に、上記第二実施形態と同様に、各々電圧制限回路22,23を設けたものである。電圧制限回路22,23は、FETQ1、Q2のゲート破壊電圧以下の電圧を出力するものである。この実施形態によっても、幅広い入力電圧範囲をもつスイッチング電源装置を構成することができる。
【0071】
以上の実施形態では、同期整流素子にn−チャンネルMOS−FETを用いたが、pチャンネルMOS−FETを用いてカレントダブラ同期整流回路を構成してもよい。さらに、MOS−FET以外の同様の機能を有するスイッチング素子を用いてもよい。
【0072】
【発明の効果】
この発明のスイッチング電源装置は、同期整流素子に電流が流れる期間のすべてにおいて同期整流素子をオンさせることが可能であり、寄生ダイオードを流れることによる損失がなく、スイッチング電源装置の効率を向上させることができる。
【0073】
また、電圧制限回路を同期整流素子のゲートの前段に設けることにより、幅広い入力電圧範囲のスイッチング電源装置を構成することができる。
【0074】
また、同期整流素子のゲートの前段に放電回路を設けることにより、同期整流素子の各入力容量にアンバランスがあったとしても、同期整流素子をオフできない等の不具合が生じることがない。さらに、各入力容量の放電に際して瞬間的に大きな電流を流すことが可能となり、速やかに同期整流素子をオフさせることができる。
【図面の簡単な説明】
【図1】この発明の第一実施形態のスイッチング電源装置の概略回路図である。
【図2】この実施形態のスイッチング電源装置の動作を示すタイミングチャートである。
【図3】この発明の第二実施形態のスイッチング電源装置の概略回路図である。
【図4】この実施形態のスイッチング電源装置の電圧制限回路を示す回路図である。
【図5】この実施形態のスイッチング電源装置の電圧制限回路の他の例を示す回路図である。
【図6】この発明の第三実施形態のスイッチング電源装置の回路図である。
【図7】この実施形態のスイッチング電源装置の電圧制限回路の他の例を示す回路図である。
【図8】この発明の第四実施形態のスイッチング電源装置の概略回路図である。
【図9】この実施形態のスイッチング電源装置の電圧制限回路および放電回路を示す回路図である。
【図10】この発明の第五実施形態のスイッチング電源装置の概略回路図である。
【図11】この実施形態のスイッチング電源装置の動作を示すタイミングチャートである。
【図12】この発明の第六実施形態のスイッチング電源装置の概略回路図である。
【図13】従来のカレントダブラ同期整流回路を備えたスイッチング電源装置の概略回路図である。
【図14】従来のスイッチング電源装置の動作を示すタイミングチャートである。
【図15】MOS−FETの寄生ダイオードと寄生容量を示すである。
【符号の説明】
10 スイッチング電源装置
12 トランス
14 カレントダブラ同期整流回路
16 サブ巻線
22,23 電圧制限回路
25 基準電圧発生部
26,27 放電回路
Claims (5)
- プシュプル回路、ハーフブリッジ回路、もしくはこれらの回路で駆動された場合と同様の電圧をトランスの2次側に発生させる駆動回路をそのトランスの1次側に備え、上記トランスの2次側にカレントダブラ同期整流回路を有し、このカレントダブラ同期整流回路の同期整流素子をMOS−FETもしくはこれと同様の機能を有した素子により構成し、上記トランスの2次側では、電圧が出力される期間、電圧が出力されない期間、極性が反転された電圧が出力される期間、及び再度の電圧が出力されない期間を一周期としてこれを繰り返して出力し、上記トランスの電圧が出力される期間と出力されない期間により、電源装置の出力が同期整流により制御されるスイッチング電源装置において、上記トランスに1組のサブ巻線を設け、このサブ巻線の一端と一方の同期整流素子のゲートを接続し、上記サブ巻線の他端と他方の同期整流素子のゲートを接続し、上記一方の同期整流素子のゲートとソース間にダイオードを接続し、上記他方の同期整流素子のゲートとソース間にもダイオードを接続し、各ダイオードは、アノードが各同期整流素子のソースに接続し、カソードが各同期整流素子のゲートに接続し、上記トランスから電圧が出力されない期間に、一方の上記同期整流素子の入力容量に蓄えられた電荷が上記サブ巻線を介して他方の上記同期整流素子の入力容量に分配され、上記一方の同期整流素子と他方の同期整流素子が同時にオンするようにしたことを特徴とするスイッチング電源装置。
- 上記サブ巻線の端子と上記同期整流素子のゲートとの間に、ゲートの破壊電圧以下の電圧を出力する電圧制限回路を設けたことを特徴とする請求項1記載のスイッチング電源装置。
- 上記電圧制限回路は、上記サブ巻線の端子と上記同期整流素子のゲートとの間にトランジスタを設け、このトランジスタのエミッタを上記同期整流素子のゲートに接続し、コレクタを上記サブ巻線の端子に接続し、上記トランジスタのベースに基準電圧発生部を接続するとともに、上記トランジスタのエミッタとコレクタ間にダイオードを接続し、このダイオードは上記トランジスタのエミッタにアノードを接続し、コレクタにカソードを接続したことを特徴とする請求項2記載のスイッチング電源装置。
- 上記電圧制限回路は、上記サブ巻線の端子と上記同期整流素子のゲートとの間にMOS−FETを設け、このMOS−FETのソースを上記同期整流素子のゲートに接続し、ドレインを上記サブ巻線の端子に接続し、上記MOS−FETのゲートに基準電圧発生部を接続したことを特徴とする請求項2記載のスイッチング電源装置。
- 上記電圧制限回路と上記同期整流素子のゲートとの間に、放電回路を設けたことを特徴とする請求項2,3または4記載のスイッチング電源装置。
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