JP4503431B2

JP4503431B2 - スイッチング電源装置

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Publication number: JP4503431B2
Application number: JP2004378780A
Authority: JP
Inventors: 革良邵; 啓明高田
Original assignee: Tamura Corp
Current assignee: Tamura Corp
Priority date: 2004-12-28
Filing date: 2004-12-28
Publication date: 2010-07-14
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Description

本発明は、直流電圧を所望の電圧に変換し、電子機器に供給するスイッチング電源装置に関し、特に、同期整流方式のスイッチング電源装置に関する。

同期整流方式のスイッチング電源装置は、整流回路を構成するダイオードの代わりに、電界効果トランジスタ等を整流素子として用い、順方向電圧降下を小さくすることによって損失を低減させることを企図したスイッチング電源装置である。
以下、下記特許文献１に開示されている従来の同期整流方式のスイッチング電源装置について、添付図面に関連付けて説明する。

図１０は、従来の同期整流方式のスイッチング電源装置の一例を説明するための図であり、（ａ）は回路図、（ｂ）は変圧器の出力電圧、（ｃ）はＮチャネルトランジスタＱ１００のゲート電圧、（ｄ）はＮチャネルトランジスタＱ２００のゲート電圧、（ｅ）はＮチャネルトランジスタＱ２００のドレイン電流Ｉｄ、（ｆ）はＮチャネルトランジスタＱ１００のドレイン電流Ｉｄ、を示す。

図１０（ａ）に示すスイッチング電源装置は、カレントダブラ出力による同期整流方法をとっている。このスイッチング電源装置では、変圧器の出力がない場合、すなわち、転流状態において、フィルタインダクタＬ１０からエネルギーが放出されて、電流が転流する。このとき、図１０（ｃ）および（ｄ）が示すように、ＮチャネルトランジスタＱ１００およびＱ２００はオフしている。
したがって、転流電流はＮチャネルトランジスタＱ１００およびＱ２００のドレイン−ソース間の寄生ダイオードを経由して出力する。それゆえ、転流時の損失（転流損失）が大きい。

図１１は、従来の同期整流方式のスイッチング電源装置の一例を説明するための図であり、（ａ）は回路図、（ｂ）は変圧器の出力電圧、（ｃ）はＮチャネルトランジスタＱ１００のゲート電圧、（ｄ）はＮチャネルトランジスタＱ２００のゲート電圧、（ｅ）はＮチャネルトランジスタＱ２００のドレイン電流Ｉｄ、（ｆ）はＮチャネルトランジスタＱ１００のドレイン電流Ｉｄ、を示す。

図１１（ａ）に示すスイッチング電源装置は、図１０（ａ）示すスイッチング電源装置に対して、補助巻線、当該補助巻線の出力信号に基づいてＮチャネルトランジスタＱ１００、２００のゲート電圧を制限する電圧制限回路、および放電回路が追加される。これにより、図１１（ｃ）および（ｄ）に示すように、変圧器の出力がない場合でもＮチャネルトランジスタＱ１００およびＱ２００がオンし、上述した転流損失は抑えられる。

特開２００３−１８９６０８号公報

ところで、図１１（ａ）に示したスイッチング電源装置は、変圧器に対する入力電圧が幅広く変動する場合に、駆動ピーク電圧をゲート破壊電圧以下に制限させるために電圧制限回路を設けており、これにより駆動電圧を所定の制限値にクランプしている。したがって、その分ドライブ損失が発生する。
また入力電圧が低くなると転流時の駆動電圧が低くなるので、ＮチャネルトランジスタＱ１００およびＱ２００をオンする時にドレイン−ソース間のオン抵抗が増加し、ドライブ損失は増加する。

したがって、本発明の目的は、簡単な構成で電力損失が少ない高効率な同期整流方式のスイッチング電源装置を提供することにある。

上記課題を克服するために、本発明の第１の観点は、第１ノードおよび第２ノードを有し、１周期のうちに、前記第２ノードより前記第１ノードの電位を低くする負極電圧を出力する負電圧期間と、前記第２ノードより前記第１ノードの電位を高くする正極電圧を出力する正電圧期間と、出力を停止する停止期間とを含む電圧を出力する主変圧器と、基準電位端子と、前記第１ノードと前記基準電位端子との間に接続される第１整流トランジスタと、前記基準電位端子と前記第２ノードとの間に接続される第２整流トランジスタと、前記第１ノードと前記基準電位端子との間に接続され、前記正電圧期間に前記第１整流トランジスタを非導通状態に制御し、前記正電圧期間以外では前記第１整流トランジスタを導通状態に制御する第１の駆動回路と、前記基準電位端子と前記第２ノードとの間に接続され、前記負電圧期間に前記第２整流トランジスタを非導通状態に制御し、前記負電圧期間以外では前記第２整流トランジスタを導通状態に制御する第２の駆動回路とを有し、前記第１の駆動回路は、前記第１整流トランジスタの制御端子と前記基準電位端子との間に接続される第１制御トランジスタと、前記第１制御トランジスタの制御端子に接続され、前記正電圧期間において前記基準電位端子に接続される第１制御ノードと、前記第１制御ノードと前記基準電位端子との間に接続され、前記正極電圧より進んだ第１のトリガ信号により導通状態に制御される第２制御トランジスタと、前記第１ノードに接続される第１のインダクタと、前記第１のインダクタにアノードが接続され、カソードが前記第１制御ノードに接続される第１ダイオードとを有し、前記第１整流トランジスタは、前記正電圧期間前に前記第２制御トランジスタにより導通状態から非導通状態に制御され、前記正電圧期間において前記正極電圧により非導通状態に維持され、前記正電圧期間の終了時に前記第１のインダクタに発生する電圧により非導通状態から導通状態に制御され、前記第２の駆動回路は、前記基準電位端子と前記第２整流トランジスタの制御端子との間に接続される第３制御トランジスタと、前記第３制御トランジスタの制御端子に接続され、前記負電圧期間において前記基準電位端子に接続される第２制御ノードと、前記基準電位端子と前記第２制御ノードとの間に接続され、前記負極電圧より進んだ第２のトリガ信号により導通状態に制御される第４制御トランジスタと、前記第２ノードに接続される第２のインダクタと、前記第２のインダクタにアノードが接続され、カソードが前記第２制御ノードに接続される第２ダイオードとを有し、前記第２整流トランジスタは、前記負電圧期間前に第４制御トランジスタにより導通状態から非導通状態に制御され、前記負電圧期間において前記負極電圧により非導通状態に維持され、前記負電圧期間の終了時に前記第２のインダクタに発生する電圧により非導通状態から導通状態に制御される。

好適には、前記第１の駆動回路は、前記第１ダイオードのカソードにアノードが接続される第３ダイオードと、前記第３ダイオードのカソードと前記第１整流トランジスタの制御端子との間に接続される第５制御トランジスタと、前記第３ダイオードのカソードと前記基準電位端子との間に接続される第１のキャパシタとを有し、前記第５制御トランジスタの制御端子は、前記第１制御ノードに接続され、前記第１のキャパシタは、前記第１のインダクタの放出エネルギーにより充電され、当該充電による電圧を用いて前記第１整流トランジスタの制御端子を充電して、前記第１整流トランジスタを非導通状態から導通状態に制御し、前記第２の駆動回路は、前記第２ダイオードのカソードにアノードが接続される第４ダイオードと、前記第４ダイオードのカソードと前記第２整流トランジスタの制御端子との間に接続される第６制御トランジスタと、前記第４ダイオードのカソードと前記基準電位端子との間に接続される第２のキャパシタとを有し、前記第６制御トランジスタの制御端子は、前記第２制御ノードに接続され、前記第２のキャパシタは、前記第２のインダクタの放出エネルギーにより充電され、当該充電による電圧を用いて前記第２整流トランジスタの制御端子を充電して、前記第２整流トランジスタを非導通状態から導通状態に制御してもよい。

好適には、前記スイッチング電源装置は、前記正電圧期間前に、前記正極電圧より進んだ前記第１のトリガ信号を出力する第１の補助変圧器と、前記負電圧期間前に、前記負極電圧より進んだ前記第２のトリガ信号を出力する第２の補助変圧器とを有してもよい。
または、好適には、前記スイッチング電源装置は、補助変圧器を有し、前記補助変圧器は、２次巻線にセンタタップを含み、極性が交互に反転することにより、前記正電圧期間前に前記正極電圧より進んだ前記第１のトリガ信号を出力し、前記負電圧期間前に前記負極電圧より進んだ前記第２のトリガ信号を出力してもよい。

上記課題を克服するために、本発明の第２の観点は、基準電位端子と、出力ノードを有し、１周期のうちに、出力ノードから、前記基準電位端子の電圧より低い負極電圧または前記基準電位端子の電圧より高い正極電圧となる電圧を出力する所定期間と、出力を停止する停止期間とを含む電圧を出力する主変圧器と、前記出力ノードと基準電位端子との間に接続された整流トランジスタとを有するスイッチング電源装置であって、前記整流トランジスタの制御端子と前記基準電位端子との間に接続される第１制御トランジスタと、前記第１制御トランジスタの制御端子に接続され、前記所定期間において前記基準電位端子に接続される制御ノードと、前記制御ノードと前記基準電位端子との間に接続され、前記負極電圧または前記正極電圧より進んだトリガ信号により導通状態に制御される第２制御トランジスタと、前記出力ノードに接続されるインダクタと、前記インダクタにアノードが接続され、カソードが前記制御ノードに接続される第１ダイオードとを有し、前記整流トランジスタは、前記所定期間前に前記第２制御トランジスタにより導通状態から非導通状態に制御され、前記所定期間において前記正極電圧または前記負極電圧により非導通状態に維持され、前記所定期間の終了時に前記インダクタに発生する電圧により非導通状態から導通状態に制御される。

好適には、前記駆動回路は、前記第１ダイオードのカソードにアノードが接続される第２ダイオードと、前記第２ダイオードのカソードと前記整流トランジスタの制御端子との間に接続される第３制御トランジスタと、前記第２ダイオードのカソードと前記基準電位端子との間に接続されるキャパシタとを有し、前記第３制御トランジスタの制御端子は、前記制御ノードに接続され、前記キャパシタは、前記インダクタの放出エネルギーにより充電され、当該充電による電圧を用いて前記第１整流トランジスタの制御端子を充電して、前記整流トランジスタを非導通状態から導通状態に制御してもよい。

本発明によれば、簡単な構成で電力損失が少ない高効率な同期整流方式を実現することができる。

＜第１実施の形態＞
以下、本発明に係るスイッチング電源装置の一実施形態について、添付図面に関連付けて説明する。
初めに、実施形態の説明で述べる各素子について、本発明との対応関係を以下に記す。

駆動回路１１、１２は、それぞれ本発明の第１、第２の駆動回路に対応する。
変圧器Ｔｍは、本発明の主変圧器に対応する。
変圧器Ｔ１は、本発明の補助変圧器、第１の補助変圧器に対応する。
変圧器Ｔ２は、本発明の第２の補助変圧器に対応する。
ノード１００、１０１は、それぞれ本発明の第１、第２のノードに対応する。
整流用スイッチング素子ＳＷ１は、本発明の第１のＮチャネルトランジスタに対応する。
インダクタＬ１は、本発明のインダクタ、第１のインダクタに対応する。
インダクタＬ２は、本発明の第２のインダクタに対応する。
キャパシタＣ１は、本発明のキャパシタ、第１のキャパシタに対応する。
キャパシタＣ２は、本発明の第２のキャパシタに対応する。
トランジスタＱ１、Ｑ２は、それぞれ本発明の第１、第２のスイッチング素子に対応する。
ＮチャネルトランジスタＱ３、Ｑ４は、それぞれ本発明の第３、第４のスイッチング素子に対応する。
整流用スイッチング素子ＳＷ１、ＳＷ２は、それぞれ本発明の第１、第２の整流素子に対応する。

スイッチング電源装置１の構成
図１は、実施形態に係るスイッチング電源装置１の回路構成を示すブロック図である。
スイッチング電源装置１は、フルブリッジ型のスイッチング回路３０、変圧器Ｔｍの出力電圧に対して同期整流を行う同期整流回路１０、出力電圧Ｖｏｕｔに基づいてスイッチング回路を制御するＰＷＭ制御回路（ＰＷＭＩＣ）２０を主要な構成要素として含む。また、図１に示すスイッチング電源装置１は、インダクタＬ３およびＬ４を含むカレントダブラ型の出力を有している。

スイッチング回路３０は、４つのＮチャネルトランジスタＱ３１〜Ｑ３４を含んで構成され、ＰＷＭ制御回路２０からの制御信号が各Ｎチャネルトランジスタのゲートに与えられて動作する。

図１に示すように、ＮチャネルトランジスタＱ３１のドレインは、直流電圧Ｖｉｎが印加されるノード１３０に接続され、ソースは、変圧器Ｔｍの一次巻線の一端であるノード１３１に接続される。
ＮチャネルトランジスタＱ３２のドレインは、ノード１３１に接続され、ソースはグランド端子である１３３に接続される。
ＮチャネルトランジスタＱ３３のドレインは、ノード１３０に接続され、ソースは、変圧器Ｔｍの一次巻線の他端であるノード１３２に接続される。
ＮチャネルトランジスタＱ３４のドレインは、ノード１３２に接続され、ソースはグランド端子である１３３に接続される。

スイッチング回路３０では、ＮチャネルトランジスタＱ３１およびＱ３４がともにオンすることで変圧器Ｔｍの一次巻線に生ずる電圧がプラスとなる第１の期間と、ＮチャネルトランジスタＱ３２およびＱ３３がともにオンすることで変圧器Ｔｍの一次巻線に生ずる電圧がマイナスとなる第２の期間とが、交互に発生するようにＰＷＭ制御回路２０により各Ｎチャネルトランジスタのゲートが制御される。
変圧器Ｔｍは、スイッチング回路３０により１次側に生成された電圧を２次側へ絶縁して伝達する。

トリガ信号生成回路４１，４２は、ともにＰＷＭ制御回路２０に接続される。そして、トリガ信号生成回路４１は、変圧器Ｔ１の一次巻線に接続され、トリガ信号生成回路４２は、変圧器Ｔ２の一次巻線に接続される。
トリガ信号生成回路４１，４２は、ＰＷＭ制御回路２０からＰＷＭ信号が与えられ、このＰＷＭ信号に基づいて狭幅のトリガ信号を生成する。
トリガ信号生成回路の具体的な回路構成例については、後述する。

同期整流回路１０は、変圧器Ｔ１，Ｔ２、駆動回路（後述する駆動回路１１，１２）、整流用スイッチング素子ＳＷ１，ＳＷ２を含んで構成される。
変圧器Ｔ１，Ｔ２は、それぞれ、その一次巻線がトリガ信号生成回路４１，４２に接続され、二次巻線が駆動回路に接続される。すなわち、変圧器Ｔ１，Ｔ２は、それぞれ、トリガ信号生成回路４１，４２により生成されたトリガ信号を、絶縁して駆動回路に伝達する。

整流用スイッチング素子ＳＷ１のゲートは、駆動回路（後述の駆動回路１１）に接続され、整流用スイッチング素子ＳＷ２のゲートは、駆動回路（後述の駆動回路１２）に接続される。
整流用スイッチング素子ＳＷ１のドレインは、ノード１３４に接続される。ノード１３４は、インダクタＬ３を介して、Ｖｏｕｔを出力する出力端子１３７に接続される。
整流用スイッチング素子ＳＷ２のドレインは、ノード１３６に接続される。ノード１３６は、インダクタＬ４を介して、Ｖｏｕｔを出力する出力端子１３７に接続される。
整流用スイッチング素子ＳＷ１，ＳＷ２の各ソースは、ノード１３５を介して接続される。
出力端子１３７とグランド端子の間には、キャパシタＣ０が接続される。

上述した、同期整流回路１０、インダクタＬ３，Ｌ４、キャパシタＣ０の接続によって、カレントダブラ型出力回路が構成される。このカレントダブラ出力回路によって、インダクタＬ３，Ｌ４をそれぞれ流れる電流Ｉ_Ｌ３，Ｉ_Ｌ４は、互いに１８０度位相がずれることで、電流リップルがキャンセルされるという利点がある。

駆動回路では、変圧器Ｔｍの２次巻線に生ずる電圧がプラスの場合には、整流用スイッチング素子ＳＷ１をオフさせる。また、変圧器Ｔｍの２次巻線に生ずる電圧がマイナスの場合には、整流用スイッチング素子ＳＷ２をオフさせる。
この整流動作により、出力端子１３７には所望の直流電圧出力Ｖｏｕｔが発生する。

また、図１に示すように、出力端子１３７は、ＰＷＭ制御回路２０に接続される。これにより、出力電圧Ｖｏｕｔは、システムの安定化のためにＰＷＭ制御回路２０へフィードバックされる。
ＰＷＭ制御回路２０は、そのフィードバックされた出力電圧Ｖｏｕｔに応じて、スイッチング回路３０の各ＮチャネルトランジスタＱ３１〜Ｑ３４に与えるＰＷＭ信号のデューティ比を制御する。

図２は、トリガ信号生成回路４１の構成の一例を示す回路図である。

図２において、トランジスタＱ１０およびＱ１１は、ＰＷＭ信号を電流増幅するためのトランジスタである。キャパシタＣ１０は、数十から数百ｐＦ程度の小容量の充放電用のコンデンサである。ダイオードＤ１０は、変圧器Ｔ１をリセットするためのダイオードである。

ＰＷＭ信号を入力する入力端子１２２は、トランジスタＱ１０，Ｑ１１のベースと接続される。トランジスタＱ１０，Ｑ１１のエミッタ同士がノード１２０を介して接続される。トランジスタＱ１０のコレクタとＶｃｃの電源端子がグランド端子１２３と接続される。トランジスタＱ１１のコレクタがグランド端子１２４と接続される。

変圧器Ｔ１の一次側の巻線は、ノード１２１とノード１２３間に接続される。
キャパシタＣ１０は、ノード１２０とノード１２１間に接続される。ダイオードＤ１０は、変圧器Ｔ１の一次側の巻線と並列に、ノード１２１とグランドノード１２３間に接続される。

図２の回路において、ＰＷＭ信号がＬレベル（ローレベル）からＨレベル（ハイレベル）になる時には、ＮＰＮ型トランジスタＱ１０がオンとなり、ＰＮＰ型トランジスタＱ１１がオフとなる。これにより、Ｖｃｃ→トランジスタＱ１０→ノード１２０→キャパシタＣ１０→変圧器Ｔ１の一次巻線の経路で、キャパシタＣ１０が充電される。キャパシタＣ１０の充電が一旦完了された際に、変圧器Ｔ１の一次側巻線に流れている電流によってダイオードＤ１０が強制的にオンされ、変圧器Ｔ１をリセットする。

図２の回路において、ＰＷＭ信号がＨレベル（ハイレベル）からＬレベル（ローレベル）になる時には、ＮＰＮ型トランジスタＱ１０がオフとなり、ＰＮＰ型トランジスタＱ１１がオンとなる。これにより、キャパシタＣ１０に貯まっている電荷は、キャパシタＣ１０→トランジスタＱ１１→ダイオードＤ１０→キャパシタＣ１０の経路で放電される。

以上の動作により、変圧器Ｔ１の１次巻線にかかる電圧は、入力したＰＷＭ信号の立ち上がりに応じたタイミングでトリガ信号となる。

トリガ信号生成回路４２についても、トリガ信号生成回路４１と同様の回路構成であるが、トリガ信号生成回路４１に供給されるＰＷＭ信号に対して位相が１８０度異なるＰＷＭ信号が供給される。これにより、変圧器Ｔ２に印加されるトリガ信号は、変圧器Ｔ１に印加されるトリガ信号と比較して位相が１８０度異なるＰＷＭ信号となる。

なお、本実施形態に係るスイッチング電源装置１では、後述するように、トリガ生成回路が生成するトリガ信号は、変圧器Ｔｍに入力される信号に対して、少しだけ立ち上がる時間が進んでいる必要がある。
この点、ＰＷＭ制御回路２０は、同一のＰＷＭ信号をスイッチング回路３０、トリガ生成回路４１，４２に供給し、かつ、スイッチング回路３０におけるトランジスタ（ＦＥＴ）の応答遅れがあるために、トリガ信号は、変圧器Ｔｍに入力される信号に対して、自然と少しだけ立ち上がり時間が進むように構成される。
また、ＰＷＭ制御回路２０において、必要な期間だけ立ち上がり時間が進むように、スイッチング回路に与えるＰＷＭ信号と、トリガ生成回路に与えるＰＷＭ信号との出力タイミングを制御するように構成してもよい。

図３は、実施形態に係る同期整流回路１０の回路構成を示す図である。

スイッチング電源装置１において、変圧器Ｔｍは、プラス電圧とマイナス電圧とを交互に出力し、プラス電圧を出力するときは整流用スイッチング素子ＳＷ１をオフするように制御し、マイナス電圧を出力するときは整流用スイッチング素子ＳＷ２をオフするように制御する。
なお、変圧器Ｔｍから出力がないときには、整流用スイッチング素子ＳＷ１およびＳＷ２はともにオンとなり、インダクタＬ３またはＬ４に蓄積されたエネルギーが放出される転流状態となる。

同期整流回路１０は、整流用スイッチング素子ＳＷ１，ＳＷ２を制御するための同一の動作を行う２系統の駆動回路を含んで構成される。すなわち、同期整流回路１０は、整流用スイッチング素子ＳＷ１に対する駆動回路１１と、整流用スイッチング素子ＳＷ２に対する駆動回路１２とを有する。

図３に示すように、各駆動回路の回路構成は、グランド電位ラインを軸にして対称の関係にある。
したがって、以下では、整流用スイッチング素子ＳＷ１を駆動する駆動回路１１のみについて、その構成と動作を図４に示す回路図に関連付けて説明する。

駆動回路１１の構成
図４において、整流用スイッチング素子ＳＷ１は、スイッチング電源装置１の同期整流を実現するための整流素子であり、Ｎチャネルトランジスタによって構成される。なお、図４に示すように、整流用スイッチング素子ＳＷ１には、ソースからドレインの向きに順方向となる寄生ダイオードが存在する。

ＮチャネルトランジスタＱ４は、ノード１０１の電位レベルを制御するための制御用トランジスタである。
ＮチャネルトランジスタＱ４は、ゲートが変圧器Ｔ１の２次巻線の一端に接続され、ソースがグランド端子１３５に接続され、ドレインがトランジスタＱ１およびＱ２のベースに接続される。したがって、トリガ信号Ｖｔ１が立ち上がるタイミングに応じてオンし、ノード１０１をグランド電位とする。

トランジスタＱ２は、整流用スイッチング素子ＳＷ１を制御するための制御用トランジスタである。
トランジスタＱ２のエミッタは、整流用スイッチング素子ＳＷ１のゲートに接続され、コレクタはグランド端子１３５に接続されている。トランジスタＱ２のベースは、ノード１０１を介して、ＮチャネルトランジスタＱ３のドレインに接続される。

したがって、ノード１０１の電位レベルがグランド電位になるとオンし、整流用スイッチング素子ＳＷ１のゲート電荷を引き抜いて、整流用スイッチング素子ＳＷ１をオフさせる。

トランジスタＱ１は、整流用スイッチング素子ＳＷ１を制御するための制御用トランジスタである。
トランジスタＱ１のエミッタは、整流用スイッチング素子ＳＷ１のゲートに接続され、コレクタは、ノード１０２に接続される。トランジスタＱ１のベースは、ノード１０１を介して、ＮチャネルトランジスタＱ３のドレインに接続される。

トランジスタＱ１がオンになった状態では、インダクタＬ１の放電電流によって、ベース→エミッタの経路により整流用スイッチング素子ＳＷ１のゲートが充電されるとともに、キャパシタＣ１の充電電圧によって、コレクタ→エミッタの経路により整流用スイッチング素子ＳＷ１のゲートが充電される。

ＮチャネルトランジスタＱ３は、ノード１０１の電位レベルを制御するための制御用トランジスタである。すなわち、トリガ信号Ｖｔ１は、ＶｓがＨレベルを維持する時間よりも短い時間で０Ｖに戻ってしまうため、トリガ信号Ｖｔ１が０Ｖになった後にＶｓがＨレベルを維持する間、ＮチャネルトランジスタＱ３がオンすることで、ノード１０１をグランド電位とする。

ＮチャネルトランジスタＱ３のゲートは、抵抗Ｒ１とダイオードＤ１の中間ノードであるノード１０３に接続され、ドレインはノード１０１に接続され、ソースはグランド端子１３５に接続される。

なお、ノード１００は、変圧器Ｔｍの一端と整流用スイッチング素子ＳＷ１のドレイン間に存在するノードである。このノード１００とグランド端子１３５間には、抵抗Ｒ１とダイオードＤ１とが接続され、抵抗Ｒ１とダイオードＤ１の間のノードであるノード１０３は、ＮチャネルトランジスタＱ３のゲートに接続される。
ダイオードＤ１および抵抗Ｒ１は、ＮチャネルトランジスタＱ３のゲート電位レベルを調整可能に、かつ、保護するための保護回路を構成する。

インダクタＬ１とダイオードＤ２は、ノード１００とノード１０４の間に直列に接続される。ノード１０４とノード１０２の間に、ダイオードＤ３が接続される。ノード１０４とノード１０１が接続される。ノード１０１は、整流用スイッチング素子ＳＷ１を制御するためのトランジスタＱ１およびＱ２のベースと接続される。

これにより、変圧器Ｔｍの出力ＶｓがＨレベルのとき、すなわち、ノード１００がＨレベルのときには、インダクタＬ１の電流Ｉ_Ｌ１によりエネルギーを蓄積し、変圧器Ｔｍの出力ＶｓがＬレベルのとき、すなわち、ノード１００がＬレベルのときには、蓄積したエネルギーを放出する。この放出エネルギーにより、整流用スイッチング素子ＳＷ１のゲートが充電され、素早く整流用スイッチング素子ＳＷ１をオンするとともに、放出エネルギーの余裕分がキャパシタＣ１に蓄えられる。

キャパシタＣ１は、ノード１０２とグランド端子１３５の間に接続される。

キャパシタＣ１は、トランジスタＱ１を介して、整流用スイッチング素子ＳＷ１のゲート−ソース間電圧Ｖ_ｇｓを充電電圧Ｖｃ１によりクランプする。また、キャパシタＣ１は、変圧器Ｔｍの出力ＶｓがＬレベルになると、充電電圧Ｖｃ１によってトランジスタＱ１のコレクタ→エミッタを介して、整流用スイッチング素子ＳＷ１のゲートを素早く充電してオンするための補助電源としての役割がある。

駆動回路１１の動作
次に、駆動回路１１の動作について、図５に関連付けて述べる。

図５は、駆動回路１１の動作を説明するための各部のタイミングチャートであり、（ａ）は変圧器Ｔｍの出力Ｖｓ、（ｂ）はＮチャネルトランジスタＱ４のＶ_ｇｓ、（ｃ）はＮチャネルトランジスタＱ３のＶ_ｇｓ、（ｄ）はＮチャネルトランジスタＱ３およびＱ４のＶ_ｄｓ、（ｅ）はインダクタＬ１を流れる電流Ｉ_Ｌ１、（ｆ）は整流用スイッチング素子ＳＷ１のＶ_ｄｓ、（ｇ）は整流用スイッチング素子ＳＷ１のＶ_ｇｓ、（ｈ）は整流用スイッチング素子ＳＷ１のＩ_ｄｓ、（ｉ）はキャパシタＣ１の充電電圧Ｖｃ１を示す。

以下、図５のタイミングチャートにおいて、変圧器Ｔｍの出力Ｖｓの１サイクルである時刻ｔ０〜ｔ４について、スイッチング電源装置１の動作を順に説明する。

（i）時刻ｔ０〜ｔ１
時刻ｔ０において、図５（ｂ）に示すように、Ｖｓに対し、立ち上がり時間が所定時間進んだトリガ信号Ｖｔ１が変圧器Ｔ１から出力される。これにより、ＮチャネルトランジスタＱ４が素早くオンし、ノード１０１、すなわち、トランジスタＱ１およびＱ２のベースがグランド電位となる。そして、トランジスタＱ２がオンし、整流用スイッチング素子ＳＷ１のゲート電荷がトランジスタＱ２を経由してグランドに放電されるので、整流用スイッチング素子ＳＷ１が速やかにオフする（図５（ｇ））。

なお、Ｖｓの立ち上がり時刻に対して、トリガ信号Ｖｔ１を少し進み時間をもって立ち上げるのは、Ｖｓの立ち上がりによって整流用スイッチング素子ＳＷ１のドレイン電圧が上昇するので、そのドレイン電圧が上昇した時点で整流用スイッチング素子ＳＷ１がオンになっていると、整流用スイッチング素子ＳＷ１のドレイン−ソース間に大きな貫通電流が生じ、ドライブ効率、消費電力の観点から望ましくないからである。
したがって、トリガ信号Ｖｔ１により、ＮチャネルトランジスタＱ４およびトランジスタＱ２を早めにオンさせることで、整流用スイッチング素子ＳＷ１のドレイン電圧が立ち上がる前に整流用スイッチング素子ＳＷ１をオフさせる。

ただし、進み時間が大きい程よいというものではなく、進み時間があまりに大きいと整流用スイッチング素子ＳＷ１の転流時間が長くなり、スイッチング電源装置１の効率が低下してしまう。
したがって、スイッチング電源装置１を高周波で動作させる場合には、進み時間は、たとえば、２０〜５０ｎｓ程度が望ましい。

なお、整流用スイッチング素子ＳＷ１は、時刻ｔ０以前から転流している。そして、整流用スイッチング素子ＳＷ１をオフしても寄生ダイオードがオンし続けるので、転流状態が継続する。すなわち、整流用スイッチング素子ＳＷ１のドレイン−ソース間の電圧Ｖｄｓは、マイナスＶ_Ｆ（Ｖ_Ｆ：寄生ダイオードの順電圧）となっている。
それゆえ、時刻ｔ０から時刻ｔ１までＮチャネルトランジスタＱ４をオンし続けた状態でも、インダクタＬ１に流れる電流は０のまま変わらない（図５（ｅ））。
また、期間ｔ０〜ｔ１は短いので、寄生ダイオードの順方向電流による損失は非常に少ない。

（ii）時刻ｔ１〜時刻ｔ２
時刻ｔ１になると、図５（ａ）に示すように、トリガ信号Ｖｔ１に少し遅れて変圧器Ｔｍの出力Ｖｓが上昇する。この時点では、図５（ｂ）に示すように、トリガ信号Ｖｔ１の電圧レベルは、ピークレベルより低下しているものの、ＮチャネルトランジスタＱ４をオン状態に維持する程度のレベルとなっている。
変圧器Ｔｍの出力Ｖｓの立ち上がりに応じて、ノード１００の電圧、すなわち、整流用スイッチング素子ＳＷ１のドレイン電圧が上昇するので、ノード１０３は、ノード１００に対して抵抗Ｒ１の電圧降下分に応じた電位レベルに上昇し、ＮチャネルトランジスタＱ３をオンする。

ノード１０１はグランド電位が維持されているため、ダイオードＤ２の順方向電圧降下をＶ_Ｆとすると、ノード１００の電位がＶ_Ｆより大きくなった後に、図５（ｅ）に示すように、インダクタＬ１を流れる電流Ｉ_Ｌ１が０から上昇し始める。
またノード１０１がグランド電位であるため、トランジスタＱ２がオン状態を維持し、整流用スイッチング素子ＳＷ１のゲートは、グランド電位に短絡した状態が続く。

インダクタＬ１にエネルギーを蓄える一方、整流用スイッチング素子ＳＷ１のゲートもグランドに短絡する状態が続いている。その後、時刻ｔ２より早い時刻である時刻ｔｓ（図５（ｂ）参照）において、トリガ信号Ｖｔ１が十分に小さくなり、ＮチャネルトランジスタＱ４はＮチャネルトランジスタＱ３より先にオフする。
時刻ｔｓ〜時刻ｔ２の間は、ＮチャネルトランジスタＱ３はオン状態を維持するため、インダクタＬ１の電流Ｉ_Ｌ１は上昇し（図５（ｅ））、整流用スイッチング素子ＳＷ１はオフ状態を維持する（図５（ｇ））。

（iii）時刻ｔ２
時刻ｔ２になり、変圧器Ｔｍの出力Ｖｓが０になると、ノード１００の電位が低下し、これに応じてノード１０３の電位も低下する。したがって、Ｖ_ｇｓが低下してＮチャネルトランジスタＱ３がオフする。また、ＮチャネルトランジスタＱ４は時刻ｔ２以前にオフとなっている。

なお、
Ｖｓ：変圧器Ｔｍの出力電圧
Ｌ：インダクタＬ１のインダクタンス
ｆ_ｓｗ：整流用スイッチング素子ＳＷ１の同期整流周波数
とすると、時刻ｔｘ（ｔ１≦ｔｘ≦ｔ２）においてインダクタＬ１を流れる電流Ｉ_Ｌ１、および時刻ｔ２においてインダクタＬ１に蓄積されているエネルギーの電力Ｅ_Ｌ１は、以下（１），（２）式の通りとなる。

Ｉ_Ｌ１＝Ｖｓ・（ｔｘ−ｔ１）／Ｌ …（１）
Ｅ_Ｌ１＝Ｉ_Ｌ１ ^２・Ｌ・ｆ_ｓｗ／２
＝０．５・［Ｖｓ・（ｔ２−ｔ１）］^２・ｆ_ｓｗ／Ｌ…（２）

ここで、下記式（３）の通りＫ_Ｃを定義すると、Ｅ_Ｌ１は、式（４）に示すように書き換えることができる。
Ｋ_Ｃ＝［Ｖｓ・（ｔ２−ｔ１）］^２・ｆ_ｓｗ／２…（３）
Ｅ_Ｌ１＝Ｋ_Ｃ／Ｌ…（４）

上述した式（４）で示されるエネルギー電力量は、整流用スイッチング素子ＳＷ１のゲートを充放電することによってトランジスタＱ１，Ｑ２で消費されるため、整流用スイッチング素子ＳＷ１のゲート入力キャパシタＣ_ｉｓｓに係る充放電電力である（１／２）・Ｃ_ｉｓｓ・Ｖｃ１^２・ｆ_ｓｗと等しくなり、キャパシタＣ１の充電電圧Ｖｃ１が決定される。すなわち、変圧器Ｔｍの出力電圧Ｖｓに応じて、電圧Ｖｃ１が制御されることになる。

（iv）時刻ｔ２〜ｔ３
上述したように、時刻ｔ２からＮチャネルトランジスタＱ３およびＱ４はオフするので、インダクタＬ１を流れる電流Ｉ_Ｌ１はトランジスタＱ１のベース電流となってトランジスタＱ１をオンする。その際、トランジスタＱ２はオフ状態が維持されている。

電流Ｉ_Ｌ１は、トランジスタＱ１のベース−エミッタを経由して流れ、整流用スイッチング素子ＳＷ１のゲートを充電する。すなわち、時刻ｔ２〜ｔ３間でインダクタＬ１に蓄積されたエネルギーにより、整流用スイッチング素子ＳＷ１のゲートを充電する。
一方、時刻ｔ２〜ｔ３間でキャパシタＣ１に蓄積された電荷がノード１０２→トランジスタＱ１のコレクタ→エミッタ→整流用スイッチング素子ＳＷ１のゲートと流れ込み、整流用スイッチング素子ＳＷ１のゲートを素早く充電させることに寄与する。
したがって、時刻ｔ２直後においては、インダクタＬ１からのエネルギー放出とキャパシタＣ１の放電の２系統により、整流用スイッチング素子ＳＷ１のオフからオンへのスイッチングを高速に行うことが可能となる。

一方、整流用スイッチング素子ＳＷ１のゲートを完全に充電した後、インダクタＬ１に余ったエネルギーによって、ダイオードＤ３をオンし、キャパシタＣ１を充電する。これにより、整流用スイッチング素子ＳＷ１を駆動する電圧をキャパシタＣ１の電圧値Ｖｃ１までにクランプさせるとともに、キャパシタＣ１は補助電源としても機能する。

なお、スイッチング電源装置１は、図１に示したように、その出力電圧の安定化のために、出力電圧のフィードバックによってＰＷＭ信号のデューティ比がＰＷＭ制御回路２０により制御され、これにより、変圧器Ｔｍの出力電圧Ｖｓが安定化される構成となっている。
したがって、スイッチング電源装置１の入力電圧が激しく変動した場合であっても、上記式（３）におけるＶｓ・（ｔ２−ｔ１）の値はほとんど変化せず、Ｋｃは定数となっている。
それゆえ、インダクタＬ１のインダクタンスＬに応じて、駆動回路１１に必要となるエネルギーＥ_Ｌ１を設定することが容易にでき、さらにエネルギーＥ_Ｌ１に応じて充電電圧Ｖｃ１を設定することができる。

時刻ｔ３において、インダクタＬ１に余ったエネルギーがキャパシタＣ１に完全に移転されると、図５（ｅ）に示すように、インダクタＬ１の電流値が再び０となる。

（v）時刻ｔ３〜ｔ４
時刻ｔ３では、インダクタＬ１のエネルギーがすべて放出され、Ｉ_Ｌ１＝０であり（図５（ｅ））、ダイオードＤ２およびＤ３がオフする。また、ＮチャネルトランジスタＱ３およびＱ４は、オフしたままである。それゆえ、ＮチャネルトランジスタＱ３およびＱ４素子の出力キャパシタＣ_ｏｓｓに貯まっている電荷を放電することができない。
その結果、トランジスタＱ１およびＱ２のベース電圧はＨレベルを維持し続け、時刻ｔ３〜ｔ４では、図５（ｇ）に示すように、整流用スイッチング素子ＳＷ１はオンの状態を維持する。

以上、図５のフローチャートに関連付けて、駆動回路１１の動作について述べた。
ここで、本実施形態に係るスイッチング電源装置１の大きな特徴は、時刻ｔ２〜ｔ４の間において、図５（ｇ）に示すように、整流用スイッチング素子ＳＷ１は常にオンしている状態を維持することである。
すなわち、整流用スイッチング素子ＳＷ１を転流する場合、整流用スイッチング素子ＳＷ１の動作により出力する場合のいずれの場合でも、整流用スイッチング素子ＳＷ１がオン状態を維持するため、整流用スイッチング素子ＳＷ１の寄生ダイオードを順方向に流す電流がほとんど存在しない。したがって、転流損失が非常に少ない。

なお、整流用スイッチング素子ＳＷ２を駆動する駆動回路１２についても同様の動作となる。
図６は、整流用スイッチング素子ＳＷ１，ＳＷ２の動作を示すタイミングチャートであり、（ａ）は変圧器Ｔｍの出力電圧Ｖｓ、（ｂ）は変圧器Ｔ１の出力電圧Ｖｔ１、（ｃ）は整流用スイッチング素子ＳＷ１のＶ_ｄｓ、（ｄ）は整流用スイッチング素子ＳＷ１のＶ_ｇｓ、（ｅ）は変圧器Ｔ２の出力電圧Ｖｔ２、（ｆ）は整流用スイッチング素子ＳＷ２のＶ_ｄｓ、（ｇ）は整流用スイッチング素子ＳＷ２のＶ_ｇｓ、を示す。

図６（ｂ），（ｅ）に示すように、変圧器Ｔｍの出力電圧に応じて、変圧器Ｔ１，Ｔ２から交互にトリガ信号が出力される。そして、各トリガ信号が出力された直後に（トリガ信号の進み時間の後に）、それぞれ対応する整流用スイッチング素子をオフする。
すなわち、全体としては、変圧器Ｔｍの出力レベルに応じて、１８０度位相がずれたタイミングで整流用スイッチング素子ＳＷ１，ＳＷ２がオン・オフを繰り返す。

以上説明したように、本実施形態に係るスイッチング電源装置１によれば、変圧器Ｔｍの出力に対して、立上りタイミングが進んだトリガ信号Ｖｔ１と整流用スイッチング素子ＳＷ１のドレイン電圧が合成された信号に基づいて、整流用スイッチング素子ＳＷ１を駆動する。その際に、インダクタＬ１のエネルギーを制御し、整流用スイッチング素子ＳＷ１のゲートに充放電させてドライブするため、整流用スイッチング素子ＳＷ１の寄生ダイオードをオンする時間が非常に短い。
また、整流用スイッチング素子ＳＷ１，ＳＷ２に貫通電流が発生せず、転流時においても整流用スイッチング素子ＳＷ１は常にオンしているため、同期整流を行う場合の効率が極めて高い。

本実施形態に係るスイッチング電源装置１によれば、入力電圧に対して整流用スイッチング素子ＳＷ１のゲート電圧を一定の値にクランプするのではなく、インダクタＬ１の動作により、変圧器Ｔｍの出力電圧に応じて適応的にロスなくクランプするように制御される。
したがって、高い入力電圧に対してドライブ電圧をクランプする損失がほとんどなくなり、効率がさらに向上する。

本実施形態に係るスイッチング電源装置１によれば、低い入力電圧に対しても、キャパシタＣ１の電圧が安定化されるため（図５（ｉ））、入力電圧の変動のためにドライブ電圧レベルが不足することなく、入力電圧の幅広い範囲で整流用スイッチング素子ＳＷ１について高い整流効率が実現できる。

本実施形態に係るスイッチング電源装置１によれば、ＮチャネルトランジスタＱ３およびＱ４をオンさせるときに、インダクタＬ１の電流は０から上昇するため、ＮチャネルトランジスタＱ３およびＱ４のオンしたときの損失が０となる。一方、ＮチャネルトランジスタＱ３およびＱ４をオフするときには、インダクタＬ１に流れている電流は最大となっているため、トランジスタＱ１，Ｑ２を駆動するスピードは最大となり、整流用スイッチング素子ＳＷ１を素早く駆動することが可能となる。
したがって、整流用スイッチング素子ＳＷ１を高速にスイッチングさせる用途に特に好適である。

本実施形態に係るスイッチング電源装置１によれば、インダクタＬ１のインダクタンスの値に応じて、キャパシタＣ１の電圧を任意に設定することができる。すなわち、上述した式（４）で示されるエネルギー量は、整流用スイッチング素子ＳＷ１のゲートを充放電するため、完全にトランジスタＱ１，Ｑ２によって消費される。また、このゲート電圧Ｖ_ｇｓはキャパシタＣ１の電圧Ｖｃ１にクランプされるので、キャパシタＣ１の電圧が設定される。
したがって、キャパシタＣ１の電圧値を最適化することによって、より効率的な駆動回路を構成することが可能となる。

＜第２実施の形態＞
第１実施の形態では、整流用スイッチング素子ＳＷ１，ＳＷ２を制御するためのトリガ信号を生成するために、２つのパルス変圧器Ｔ１，Ｔ２を用いた同期整流回路１０について説明した。
本実施の形態に係る同期整流回路１０ａでは、スイッチング電源装置１と異なり、２次巻線としてセンタタップ巻線を持つ単一のパルス変圧器を用い、整流用スイッチング素子ＳＷ１，ＳＷ２を制御する。

図７は、本実施形態に係る同期整流回路１０ａの回路構成の一例を示す。
同期整流回路１０ａは、第１実施の形態に係る同期整流回路１０と比較して、変圧器Ｔ１，Ｔ２の代わりに、センタタップ付きの巻線を持つ単一の変圧器Ｔ３を使用する。これにより、装置全体として変圧器の数を低減させ、部品を配置するスペース効率の向上および低コスト化を目的とする回路である。
なお、変圧器Ｔ３は、本発明の第３の補助変圧器に対応する。

変圧器Ｔ３には、図７に示すように、交互に極性が反転するトリガ信号Ｖｔ３が入力される。すなわち、変圧器Ｔ３の１次側には、トリガ信号Ｖｔ３を生成する図示しないトリガ生成回路が設定される。
そして、整流用スイッチング素子ＳＷ１を駆動する駆動回路１１ａでは、ＮチャネルトランジスタＱ４がそのトリガ信号Ｖｔ３に基づいて制御される。整流用スイッチング素子ＳＷ２を駆動する駆動回路１２ａでは、ＮチャネルトランジスタＱ８がトリガ信号Ｖｔ３を反転した信号に基づいて制御される。

したがって、同期整流回路１０ａの動作としては、トランジスタＱ４，Ｑ８が交互にオン・オフを繰り返すことになり、同期整流回路１０の動作と同様となる。
なお、ＦＥＴ素子であるトランジスタＱ４，Ｑ８のゲートには、オフする場合にマイナスのトリガ信号が入力されることになるが、トリガ信号のピーク値（絶対値）をゲート電圧の耐圧レベル以内に抑制しておけばＮチャネルトランジスタＱ４，Ｑ８は正常に動作する。

図８は、本実施形態に係る同期整流回路１０ａの動作を示すタイミングチャートであり、（ａ）は変圧器Ｔｍの出力電圧Ｖｓ、（ｂ）は変圧器Ｔ３の出力電圧Ｖｔ３、（ｃ）は整流用スイッチング素子ＳＷ１のＶ_ｄｓ、（ｄ）は整流用スイッチング素子ＳＷ１のＶ_ｇｓ、（ｅ）は整流用スイッチング素子ＳＷ２のＶ_ｄｓ、（ｆ）は整流用スイッチング素子ＳＷ２のＶ_ｇｓ、を示す。

図８（ａ），（ｂ）に示すように、変圧器Ｔ３は、変圧器Ｔｍの出力Ｖｓと同極性のトリガ信号Ｖｔ３を、立ち上がり／立下りタイミングを進ませて出力する。そして、図４（ｄ），（ｆ）に示すように、このトリガ信号Ｖｔ３の立ち上がり／立下りのタイミングに応じて、整流用スイッチング素子ＳＷ１，ＳＷ２がオフする。
また、図８（ｃ），（ｅ）に示すように、Ｖｓの立ち上がり／立下りに応じて、整流用スイッチング素子ＳＷ１，ＳＷ２のドレイン電圧がトリガ信号に重畳される。
以上の動作は、第１実施の形態における同期整流回路１０と全く同じである。

＜第３実施の形態＞
第１および第２実施の形態に係る同期整流回路においては、ＮチャネルトランジスタＱ３を誤動作なく、かつ、素早く安定的に動作させることが非常に重要である。
かかる観点から、本実施形態では、ＮチャネルトランジスタＱ３のゲート周辺の回路におけるいくつかの改良について説明する。

図９は、図３に示す同期整流回路１０の回路図から、ＮチャネルトランジスタＱ３と整流用スイッチング素子ＳＷ１に関連する回路を抜き出し、（ａ）〜（ｄ）にそれぞれ改良例１〜４を示したものである。

改良例１
図９（ａ）に示すように、抵抗Ｒ１と並列にキャパシタＣ３を追加する例である。これにより、ＮチャネルトランジスタＱ３のゲートを高速に充電し、また、ゲートの電荷を引き抜くことができるので、ＮチャネルトランジスタＱ３を高速にオン・オフすることができる。

改良例２
図９（ｂ）に示すように、改良例１の回路に対し、キャパシタＣ３と直列に抵抗Ｒ３を追加した例である。これにより、整流用スイッチング素子ＳＷ１のドレイン電圧に発生するピーク電圧を抑制することができる。また、抵抗Ｒ３は、キャパシタＣ３を追加したことによる発振を防止する働きもある。

改良例３
図９（ｃ）に示すように、改良例２の回路に対し、ダイオードＤ１と並列に抵抗Ｒ４を追加した例である。これにより、変圧器Ｔｍが高電圧の出力となる場合でも、ノード１００の電位を抵抗Ｒ１，Ｒ３，Ｒ４により分圧して、ＮチャネルトランジスタＱ３のゲート電圧を設定でき、ＮチャネルトランジスタＱ３のゲートが保護される。

改良例４
図９（ｄ）に示すように、改良例３の回路に対し、ダイオードＤ１を抵抗Ｒ５に代替した追加した例である。
ノード１００の電位を抵抗Ｒ１，Ｒ３，Ｒ５により分圧して、ＮチャネルトランジスタＱ３のゲート電圧を十分に安全な値に設定すれば、保護用ダイオードとしてのＤ１を除去することで、より低コスト化を実現できる。

スイッチング電源装置１の用途によってＮチャネルトランジスタＱ３のゲートに印加される電位の安定性、周辺回路は異なるので、その用途に応じて上記の複数の改良例の中から適宜改良例を選択して適用できることは言うまでもない。

本発明は、上述した実施形態の内容に拘泥せず、様々な改変を行うことによって適用することが可能である。
たとえば、本実施形態に係る同期整流回路１０，１０ａは非常に低損失であるため、部品Ｑ１およびＱ２、Ｑ３およびＱ４、Ｄ２およびＤ３を、それぞれ１パッケージにした部品を選択してもよい。これにより、回路全体の部品点数を低減させることができる。

上述したように、実施形態に係るスイッチング電源装置１では、整流用スイッチング素子の駆動回路に特徴あり、変圧器Ｔｍに印加される電圧パターンの生成方法や、整流用スイッチング素子により整流された電圧出力方法については、当業者であれば、様々な公知の技術を適用することが可能である。
したがって、本発明は、フォーワード型、フライバック型、ハーフブリッジ型、フルブリッジ型などの様々なタイプのスイッチング電源装置における同期整流回路に適用することができる。

実施形態に係るスイッチング電源装置の回路構成を示すブロック図である。トリガ信号生成回路の構成の一例を示す回路図である。実施形態に係る同期整流回路の回路図である。実施形態に係るスイッチング電源装置の駆動回路の回路図である。駆動回路の動作を示すタイミングチャートである。整流用スイッチング素子の動作を示すタイミングチャートである。実施形態に係る同期整流回路の回路図である。整流用スイッチング素子の動作を示すタイミングチャートである。実施形態に係る同期整流回路１０の改良例を示す図である。従来のスイッチング電源装置を説明するための図である。従来のスイッチング電源装置を説明するための図である。

符号の説明

１…スイッチング電源装置、１０，１０ａ…同期整流回路、１１，１１ａ，１２，１２ａ…駆動回路、２０…ＰＷＭ制御回路、３０…スイッチング回路、４１，４２…トリガ生成回路、Ｑ１，Ｑ２，Ｑ５，Ｑ６…トランジスタ、Ｑ３，Ｑ４，Ｑ７，Ｑ８…Ｎチャネルトランジスタ、ＳＷ１，ＳＷ２…整流用スイッチング素子、Ｌ１〜Ｌ４…インダクタ、Ｃ０〜Ｃ２…キャパシタ、Ｄ１〜Ｄ６…ダイオード、Ｒ１〜Ｒ３…抵抗、Ｔｍ，Ｔ１〜Ｔ３…変圧器。

Claims

第１ノードおよび第２ノードを有し、１周期のうちに、前記第２ノードより前記第１ノードの電位を低くする負極電圧を出力する負電圧期間と、前記第２ノードより前記第１ノードの電位を高くする正極電圧を出力する正電圧期間と、出力を停止する停止期間とを含む電圧を出力する主変圧器と、
基準電位端子と、
前記第１ノードと前記基準電位端子との間に接続される第１整流トランジスタと、
前記基準電位端子と前記第２ノードとの間に接続される第２整流トランジスタと、
前記第１ノードと前記基準電位端子との間に接続され、前記正電圧期間に前記第１整流トランジスタを非導通状態に制御し、前記正電圧期間以外では前記第１整流トランジスタを導通状態に制御する第１の駆動回路と、
前記基準電位端子と前記第２ノードとの間に接続され、前記負電圧期間に前記第２整流トランジスタを非導通状態に制御し、前記負電圧期間以外では前記第２整流トランジスタを導通状態に制御する第２の駆動回路と、
を有し、
前記第１の駆動回路は、
前記第１整流トランジスタの制御端子と前記基準電位端子との間に接続される第１制御トランジスタと、
前記第１制御トランジスタの制御端子に接続され、前記正電圧期間において前記基準電位端子に接続される第１制御ノードと、
前記第１制御ノードと前記基準電位端子との間に接続され、前記正極電圧より進んだ第１のトリガ信号により導通状態に制御される第２制御トランジスタと、
前記第１ノードに接続される第１のインダクタと、
前記第１のインダクタにアノードが接続され、カソードが前記第１制御ノードに接続される第１ダイオードと
を有し、
前記第１整流トランジスタは、
前記正電圧期間前に前記第２制御トランジスタにより導通状態から非導通状態に制御され、前記正電圧期間において前記正極電圧により非導通状態に維持され、前記正電圧期間の終了時に前記第１のインダクタに発生する電圧により非導通状態から導通状態に制御され、
前記第２の駆動回路は、
前記基準電位端子と前記第２整流トランジスタの制御端子との間に接続される第３制御トランジスタと、
前記第３制御トランジスタの制御端子に接続され、前記負電圧期間において前記基準電位端子に接続される第２制御ノードと、
前記基準電位端子と前記第２制御ノードとの間に接続され、前記負極電圧より進んだ第２のトリガ信号により導通状態に制御される第４制御トランジスタと、
前記第２ノードに接続される第２のインダクタと、
前記第２のインダクタにアノードが接続され、カソードが前記第２制御ノードに接続される第２ダイオードと
を有し、
前記第２整流トランジスタは、
前記負電圧期間前に第４制御トランジスタにより導通状態から非導通状態に制御され、前記負電圧期間において前記負極電圧により非導通状態に維持され、前記負電圧期間の終了時に前記第２のインダクタに発生する電圧により非導通状態から導通状態に制御される
スイッチング電源装置。
前記第１の駆動回路は、
前記第１ダイオードのカソードにアノードが接続される第３ダイオードと、
前記第３ダイオードのカソードと前記第１整流トランジスタの制御端子との間に接続される第５制御トランジスタと、
前記第３ダイオードのカソードと前記基準電位端子との間に接続される第１のキャパシタと
を有し、
前記第５制御トランジスタの制御端子は、前記第１制御ノードに接続され、
前記第１のキャパシタは、
前記第１のインダクタの放出エネルギーにより充電され、
当該充電による電圧を用いて前記第１整流トランジスタの制御端子を充電して、前記第１整流トランジスタを非導通状態から導通状態に制御し、
前記第２の駆動回路は、
前記第２ダイオードのカソードにアノードが接続される第４ダイオードと、
前記第４ダイオードのカソードと前記第２整流トランジスタの制御端子との間に接続される第６制御トランジスタと、
前記第４ダイオードのカソードと前記基準電位端子との間に接続される第２のキャパシタと
を有し、
前記第６制御トランジスタの制御端子は、前記第２制御ノードに接続され、
前記第２のキャパシタは、
前記第２のインダクタの放出エネルギーにより充電され、
当該充電による電圧を用いて前記第２整流トランジスタの制御端子を充電して、前記第２整流トランジスタを非導通状態から導通状態に制御する
請求項１記載のスイッチング電源装置。
前記スイッチング電源装置は、
前記正電圧期間前に、前記正極電圧より進んだ前記第１のトリガ信号を出力する第１の補助変圧器と、
前記負電圧期間前に、前記負極電圧より進んだ前記第２のトリガ信号を出力する第２の補助変圧器と
を有する請求項１または２記載のスイッチング電源装置。
前記スイッチング電源装置は、補助変圧器を有し、
前記補助変圧器は、
２次巻線にセンタタップを含み、極性が交互に反転することにより、前記正電圧期間前に前記正極電圧より進んだ前記第１のトリガ信号を出力し、前記負電圧期間前に前記負極電圧より進んだ前記第２のトリガ信号を出力する
請求項１または２記載のスイッチング電源装置。
基準電位端子と、
出力ノードを有し、１周期のうちに、出力ノードから、前記基準電位端子の電圧より低い負極電圧または前記基準電位端子の電圧より高い正極電圧となる電圧を出力する所定期間と、出力を停止する停止期間とを含む電圧を出力する主変圧器と、
前記出力ノードと基準電位端子との間に接続された整流トランジスタと
を有するスイッチング電源装置であって、
前記整流トランジスタの制御端子と前記基準電位端子との間に接続される第１制御トランジスタと、
前記第１制御トランジスタの制御端子に接続され、前記所定期間において前記基準電位端子に接続される制御ノードと、
前記制御ノードと前記基準電位端子との間に接続され、前記負極電圧または前記正極電圧より進んだトリガ信号により導通状態に制御される第２制御トランジスタと、
前記出力ノードに接続されるインダクタと、
前記インダクタにアノードが接続され、カソードが前記制御ノードに接続される第１ダイオードと
を有し、
前記整流トランジスタは、
前記所定期間前に前記第２制御トランジスタにより導通状態から非導通状態に制御され、前記所定期間において前記正極電圧または前記負極電圧により非導通状態に維持され、前記所定期間の終了時に前記インダクタに発生する電圧により非導通状態から導通状態に制御される
スイッチング電源装置。
前記駆動回路は、
前記第１ダイオードのカソードにアノードが接続される第２ダイオードと、
前記第２ダイオードのカソードと前記整流トランジスタの制御端子との間に接続される第３制御トランジスタと、
前記第２ダイオードのカソードと前記基準電位端子との間に接続されるキャパシタと
を有し、
前記第３制御トランジスタの制御端子は、前記制御ノードに接続され、
前記キャパシタは、
前記インダクタの放出エネルギーにより充電され、
当該充電による電圧を用いて前記第１整流トランジスタの制御端子を充電して、前記整流トランジスタを非導通状態から導通状態に制御する
請求項５記載のスイッチング電源装置。