JP2007020389A - 同期整流回路およびスイッチング電源装置 - Google Patents

Abstract

【課題】広範囲な入力電圧に対して電力損失が少ない、高効率の同期整流回路およびスイッチング電源装置を提供する。
【解決手段】第１および第２スイッチ素子Ｍ１,Ｍ２と、入力電圧が中間電圧（例えば０Ｖ）に遷移することに応じて保持電圧を均等化可能に互いに接続された第１および第２キャパシタＣ１,Ｃ２と、入力電圧が負極電圧から０Ｖに遷移することによって変化したＣ１の保持電圧に応じて第１スイッチ素子Ｍ１をオンし、当該入力電圧が０Ｖから負極電圧に遷移するタイミングより早くＭ１をオフする第１駆動手段と、入力電圧が正極電圧から０Ｖに遷移することによって変化したＣ２の保持電圧に応じて第２スイッチ素子Ｍ２をオンし、当該入力電圧が０Ｖから正極電圧に遷移するタイミングより早くＭ２をオフにする第２駆動手段とを有する。
【選択図】図５

Description

本発明は、直流電圧を所望の電圧に変換し、電子機器に供給するスイッチング電源装置に関し、特に、その同期整流技術に関する。

同期整流方式のスイッチング電源装置は、整流回路を構成するダイオードの代わりに、電界効果トランジスタ等を整流素子として用い、順方向電圧降下を小さくすることによって損失を低減させることを目的としたスイッチング電源装置である。
以下、下記特許文献１に開示されている従来の同期整流方式のスイッチング電源装置について、添付図面に関連付けて説明する。

図１は、従来の同期整流方式のスイッチング電源装置の一例を説明するための図であり、（ａ）は回路図、（ｂ）〜（ｆ）は各部のタイミングチャートである。タイミングチャートにおいて、（ｂ）は変圧器の出力電圧、（ｃ）はＮＭＯＳトランジスタＱ１００のゲート電圧、（ｄ）はＮＭＯＳトランジスタＱ２００のゲート電圧、（ｅ）はＮＭＯＳトランジスタＱ１００のドレイン電流Ｉｄ、（ｆ）はＮＭＯＳトランジスタＱ２００のドレイン電流Ｉｄ、を示す。

図１に示すスイッチング電源装置は、カレントダブラ出力による同期整流方法をとっている。このスイッチング電源装置では、変圧器の出力がない場合、すなわち、転流状態において、フィルタインダクタＬ１０からエネルギーが放出されて、電流が転流する。このとき、図１（ｃ）および（ｄ）が示すように、ＮＭＯＳトランジスタＱ１００およびＱ２００はオフしている。
したがって、転流電流はＮＭＯＳトランジスタＱ１００およびＱ２００のドレイン−ソース間の寄生ダイオードを経由して出力する。それゆえ、転流時の損失（転流損失）が大きい。

図２は、従来の同期整流方式のスイッチング電源装置の他の例を説明するための図であり、（ａ）は回路図、（ｂ）〜（ｆ）は各部のタイミングチャートである。タイミングチャートにおいて、（ｂ）は変圧器の出力電圧、（ｃ）はＮＭＯＳトランジスタＱ１００のゲート電圧、（ｄ）はＮＭＯＳトランジスタＱ２００のゲート電圧、（ｅ）はＮＭＯＳトランジスタＱ１００のドレイン電流Ｉｄ、（ｆ）はＮＭＯＳトランジスタＱ２００のドレイン電流Ｉｄ、を示す。

図２に示すスイッチング電源装置は、図１示すスイッチング電源装置と比較して、補助巻線、当該補助巻線の出力信号に基づいてＮＭＯＳトランジスタＱ１００、２００のゲート電圧を制限する電圧制限回路、および放電回路が追加されている。これにより、図２（ｃ）および（ｄ）に示すように、変圧器の出力がない場合でもＮＭＯＳトランジスタＱ１００およびＱ２００をオンさせ、上述した転流損失を抑制するようにしている。

特開２００３−１８９６０８号公報

ところで、図２に示したスイッチング電源装置は、変圧器に対する入力電圧が幅広く変動する場合に、駆動ピーク電圧をゲート破壊電圧以下に制限させるために電圧制限回路を設けており、これにより駆動電圧を所定の制限値にクランプしている。したがって、その分ドライブ損失が発生する。

また、低電圧入力時には、変圧器出力がない転流期間中にドライブ電圧がクランプ電圧よりも低くなり、ＮＭＯＳトランジスタＱ１００とＱ２００のオン抵抗が増加するため、転流損失が増加する。
たとえば、図２（ｅ）の時刻Ｔ５〜Ｔ７は転流期間であるが、時刻Ｔ５において、ＮＭＯＳトランジスタ１００のドレイン電流Ｉｄは急激に低下しているが、実際には、インダクタ分から急峻なエネルギー放出ができないために、時刻Ｔ５〜Ｔ７におけるドレイン電流Ｉｄは、時刻Ｔ４〜Ｔ５におけるピーク電流に近い大きさの電流が残留している（図９（ｃ）を参照）。
一方、図２（ｃ）に見られるように、時刻Ｔ５〜Ｔ７（転流期間）では、時刻Ｔ４〜Ｔ５（駆動期間）におけるクランプ電圧と比較して小さいドライブ電圧がＮＭＯＳトランジスタ１００のゲートに印加されるため、時刻Ｔ５〜Ｔ７（転流期間）では、ＮＭＯＳトランジスタ１００のオン抵抗の増加と実際には維持される大電流とが相まって、転流損失が大きくなる。

本発明が解決しようとする課題は、広範囲な入力電圧に対して電力損失が少ない、高効率の同期整流回路およびスイッチング電源装置を提供することである。

本発明の第１観点の同期整流回路は、１周期のうち、第１期間に負極電圧となり、第３期間に正極電圧となり、第２期間と第４期間に前記負極電圧と前記正極電圧の間の値を持つ中間電圧となる交流電圧を入力する入力手段と、第１および第２スイッチ素子を含み、前記入力手段から前記交流電圧を入力する整流手段と、前記整流手段の入力電圧が前記正極電圧に遷移することに応じて電圧を保持し、前記負極電圧の入力に応じて保持電圧を放出する第１電圧保持手段と、前記入力電圧が前記中間電圧に遷移することに応じて保持電圧を均等化可能に前記第１電圧保持手段と接続され、前記入力電圧が前記負極電圧に遷移することに応じて電圧を保持し、前記正極電圧の入力に応じて保持電圧を放電する第２電圧保持手段と、前記入力電圧が前記負極電圧から前記中間電圧に遷移することによって変化した前記第１電圧保持手段の保持電圧に応じて前記第１スイッチ素子をオンし、当該入力電圧が前記中間電圧から前記負極電圧に遷移するタイミングより早く前記第１スイッチ素子をオフする第１駆動手段と、前記入力電圧が前記正極電圧から前記中間電圧に遷移することによって変化した前記第２電圧保持手段の保持電圧に応じて前記第２スイッチ素子をオンし、当該入力電圧が前記中間電圧から前記正極電圧に遷移するタイミングより早く前記第２スイッチ素子をオフにする第２駆動手段とを有する。

本発明の第２観点の同期整流回路は、１次巻線、２次巻線および補助巻線を有し、交互に負極電圧と正極電圧になり、前記負極電圧と前記正極電圧の間の値を持つ中間電圧に電圧極性の遷移期間になる交流電圧を前記１次巻線から入力する変圧器と、前記負極電圧の前記変圧器への入力時より位相が進んだ第１トリガ信号、および、前記正極電圧の前記変圧器への入力時より位相が進んだ第２トリガ信号を発生するトリガ信号発生回路と、前記２次巻線の一端に接続される第１スイッチ素子、および、他端に接続される第２スイッチ素子を含む整流回路と、前記補助巻線の一端と他端との間に直列接続される第１および第２キャパシタと、前記第１キャパシタに並列接続される第１放電ダイオードと、前記第２キャパシタに並列接続される第２放電ダイオードと、前記補助巻線の前記一端と前記第１スイッチ素子の制御ノードとの間に接続され、前記変圧器への前記正極電圧の入力に応じて前記第１スイッチ素子をオンする第１トランジスタと、前記第１トリガ信号の入力に応じて前記第１スイッチ素子をオフする第２トランジスタと、前記補助巻線の前記他端と前記第２スイッチ素子の制御ノードとの間に接続され、前記変圧器への前記負極電圧の入力に応じて前記第２スイッチ素子をオンする第３トランジスタと、前記第２トリガ信号の入力に応じて前記第２スイッチ素子をオフする第４トランジスタとを備える。

本発明の第３観点のスイッチング電源装置は、直流電圧の導通状態を切り替えて、交互に負極電圧と正極電圧になり、前記負極電圧と前記正極電圧の間の値を持つ中間電圧に電圧極性の遷移期間になる交流電圧を生成するスイッチング回路と、１次巻線、２次巻線および補助巻線を有し、前記交流電圧を前記一次巻線から入力する変圧器と、前記負極電圧の前記変圧器への入力時より位相が進んだ第１トリガ信号、および、前記正極電圧の前記変圧器への入力時より位相が進んだ第２トリガ信号を発生するトリガ信号発生回路と、前記２次巻線の一端に接続される第１スイッチ素子、および、他端に接続される第２スイッチ素子を含む整流回路と、前記変圧器の前記補助巻線から入力される交流電圧に応じて、前記第１および第２スイッチ素子を駆動する駆動回路と、前記整流回路の出力電圧に応じて、前記変圧器に入力される前記交流電圧の１サイクルにおける前記負極電圧と前記正極電圧との比率を制御する制御回路とを有する。
前記駆動回路は、前記補助巻線の一端と他端との間に直列接続される第１および第２キャパシタと、前記第１キャパシタに並列接続される第１放電ダイオードと、前記第２キャパシタに並列接続される第２放電ダイオードと、前記補助巻線の前記一端と前記第１スイッチ素子の制御ノードとの間に接続され、前記変圧器への前記正極電圧の入力に応じて前記第１スイッチ素子をオンする第１トランジスタと、前記第１トリガ信号の入力に応じて前記第１スイッチ素子をオフする第２トランジスタと、前記補助巻線の前記他端と前記第２スイッチ素子の制御ノードとの間に接続され、前記変圧器への前記負極電圧の入力に応じて前記第２スイッチ素子をオンする第３トランジスタと、前記第２トリガ信号の入力に応じて前記第２スイッチ素子をオフする第４トランジスタとを備える。

本発明によれば、広範囲な入力電圧に対して電力損失が少ない、高効率の同期整流を実現することができる。

以下、本発明に係るスイッチング電源装置の実施形態について、添付図面に関連付けて説明する。
［スイッチング電源装置１の構成］
図３は、実施形態に係るスイッチング電源装置１の回路構成を示すブロック図である。
スイッチング電源装置１は、フルブリッジ型の全波整流を行うものであって、スイッチング回路３０、変圧器Ｔｍの出力電圧に対して同期整流を行う同期整流回路５０、出力電圧Ｖｏｕｔに基づいてスイッチング回路を制御するＰＷＭ制御回路（ＰＷＭＩＣ）２０、トリガ信号生成回路４０を主要な構成要素として含む。また、図３に示すスイッチング電源装置１は、インダクタＬ１，Ｌ２を含むカレントダブラ型の出力を有している。
このカレントダブラ型出力では、インダクタＬ１，Ｌ２をそれぞれ流れる電流は、互いに１８０度位相がずれ、電流リップルがキャンセルされる。

スイッチング電源装置１において、入力直流電圧Ｖｉｎは、スイッチング回路３０によって交流電圧に変換されて、変圧器Ｔｍに与えられる。変圧器Ｔｍは、与えられた交流電圧を絶縁して２次側に伝達し、伝達された交流電圧は、整流素子Ｍ１，Ｍ２によって整流され、出力電圧Ｖｏｕｔが生成される。なお、本実施形態では、整流素子Ｍ１，Ｍ２は、ＮＭＯＳトランジスタである。
出力電圧Ｖｏｕｔは、たとえばフォトカプラ（図示しない）などで絶縁されてＰＷＭ制御回路２０にフィードバックされ、その値に応じて、スイッチング回路３０で生成される交流電圧の極性比率が制御される。

同期整流回路５０では、変圧器Ｔｍに設けられた補助巻線に接続された駆動部１０が、スイッチング回路３０により生成される交流電圧に基づいて、整流素子Ｍ１，Ｍ２を制御し、整流動作を実現する。なお、変圧器Ｔｍ、整流素子としてのＮＭＯＳトランジスタＭ１，Ｍ２、および駆動部１０は、本発明の同期整流回路に対応する。
具体的には、駆動部１０では、変圧器Ｔｍの２次巻線に生ずる電圧極性に応じて、ＮＭＯＳトランジスタＭ１またはＭ２のいずれかをオフさせる。この整流動作により、出力端子には所望の直流電圧出力Ｖｏｕｔが生成される。

ＰＷＭ制御回路２０は、トリガ信号生成回路４０に対して、スイッチング回路３０に与える制御信号に同期したＰＷＭ信号Ｐ１を供給する。このＰＷＭ信号Ｐ１は、スイッチング回路３０に与える制御信号のタイミングに応じて制御される。
トリガ信号生成回路４０は、ＰＷＭ信号Ｐ１に基づいてトリガ信号を生成し、駆動部１０に対して供給する。後述するように、このトリガ信号によって、駆動部１０における同期整流の効率を高めることができる。

以下、順を追ってスイッチング電源装置１の各部の構成について述べる。

［スイッチング回路３０］
スイッチング回路３０は、４つのＮＭＯＳトランジスタＱ３１〜Ｑ３４を含んで構成され、ＰＷＭ制御回路２０からの制御信号が各ＮＭＯＳトランジスタのゲートに与えられて動作する。

図３に示すように、ＮＭＯＳトランジスタＱ３１のドレインは、直流電圧Ｖｉｎが印加されるノード１３０に接続され、ソースは変圧器Ｔｍの１次巻線の一端であるノード１３１に接続される。
ＮＭＯＳトランジスタＱ３２のドレインはノード１３１に接続され、ソースはグランド端子である１３３に接続される。
ＮＭＯＳトランジスタＱ３３のドレインはノード１３０に接続され、ソースは変圧器Ｔｍの１次巻線の他端であるノード１３２に接続される。
ＮＭＯＳトランジスタＱ３４のドレインはノード１３２に接続され、ソースはグランド端子である１３３に接続される。

スイッチング回路３０では、第１期間において、ＮＭＯＳトランジスタＱ３２およびＱ３３がともにオンされて、変圧器Ｔｍの１次巻線に生ずる電圧が負となる。第２期間では、ＮＭＯＳトランジスタＱ３１およびＱ３４がともにオンされ、変圧器Ｔｍの１次巻線に生ずる電圧が正となる。第１期間と第２期間の間の第３期間では、たとえば、ＮＭＯＳトランジスタＱ３２およびＱ３４がともにオンされて、変圧器Ｔｍの１次巻線に生ずる電圧が０となる。このような交流電圧が生成されるように、ＰＷＭ制御回路２０は、スイッチング回路３０に対して制御信号を与える。なお、上記第１〜第３期間は、本発明の第１〜第３期間に対応している。
変圧器Ｔｍの２次巻線には、スイッチング回路３０により生成された交流電圧を反転した電圧が励起される。

［トリガ信号生成回路４０］
図４は、トリガ信号生成回路４０の回路図の一例を示す。
トリガ信号生成回路４０は、ＰＷＭ制御回路２０からＰＷＭ信号Ｐ１をノード１００から入力し、互いに反転した（１８０度位相がずれた）狭幅のトリガ信号ＴＲ１，ＴＲ２を生成し、それぞれノード１０５，１０６から出力する。
図４に示すように、トリガ信号生成回路４０は、ダイオードＤ４１，Ｄ４２、キャパシタＣ４１，Ｃ４２、変圧器Ｔ１を含んで構成される。
キャパシタＣ４１，Ｃ４２は、数十から数百ｐＦ程度の小容量の充放電用のコンデンサである。ダイオードＤ４１，Ｄ４２は、変圧器Ｔ１をリセットするためのダイオードである。

変圧器Ｔ１の１次側の巻線は、ノード１００とノード１０１間に接続される。
キャパシタＣ４１とダイオードＤ４１は、ノード１０３と端子１０４間に並列に接続される。キャパシタＣ４２とダイオードＤ４２は、ノード１０１と端子１０２間に並列に接続される。

ＰＷＭ信号Ｐ１がＬレベル（ローレベル）からＨレベル（ハイレベル）になる時には、端子１００→変圧器Ｔ１の１次巻線→ノード１０１，１０３→キャパシタＣ４１，Ｃ４２の経路で、キャパシタＣ４２が充電されるとともに、キャパシタＣ４１は放電する。
キャパシタＣ４１，Ｃ４２の容量が小さいため、極めて短い時間内に充放電は完了した後、ダイオードＤ４１の順方向電圧Ｖ_Ｆにより変圧器Ｔ１をリセットすることになる。

ＰＷＭ信号Ｐ１がＨレベルからＬレベルになる時には、キャパシタＣ４１，Ｃ４２→ノード１０１，１０３→変圧器Ｔ１の１次巻線→ノード１００の経路で、キャパシタＣ４１が充電されるとともに、キャパシタＣ４２は放電する。
キャパシタＣ４１，Ｃ４２の容量が小さいため、極めて短い時間内に充放電は完了した後、ダイオードＤ４２の順方向電圧Ｖ_Ｆにより変圧器Ｔ１をリセットすることになる。

以上の動作により、変圧器Ｔ１の２次巻線に生ずるトリガ信号ＴＲ１，ＴＲ２は、入力したＰＷＭ信号の立ち上がり／立ち下がりのタイミングに応じた狭幅の信号であって、交互に反転したものとなる。

なお、本実施形態に係るスイッチング電源装置１では、後述するように、トリガ生成回路が生成するトリガ信号は、変圧器Ｔｍに入力される信号に対して、少しだけ立ち上がる時間が進んでいる必要があるが、ＰＷＭ制御回路２０は、スイッチング回路３０に与える制御信号と同期して、ＰＷＭ信号Ｐ１をトリガ生成回路４０に供給する。そうすると、スイッチング回路３０におけるトランジスタ（ＦＥＴ）の応答遅れがあるために、トリガ信号は、変圧器Ｔｍに入力される信号に対して、自然と少しだけ立ち上がり時間が進むようになる。
また、ＰＷＭ制御回路２０において、必要な期間だけ立ち上がり時間が進むように、スイッチング回路に与える制御信号と、トリガ生成回路に与えるＰＷＭ信号Ｐ１との出力タイミングを制御するように構成してもよい。

なお、トリガ信号生成回路４０では、必要に応じてトランジスタを設け、ＰＷＭ制御回路２０から供給されるＰＷＭ信号Ｐ１を増幅して処理することもできる。

［同期整流回路５０における駆動部１０］
図５は、実施形態における駆動部１０の回路図である。
図に示すように、駆動部１０は、整流素子としてのＮＭＯＳトランジスタＭ１を駆動するための駆動回路１１と、整流素子としてのＮＭＯＳトランジスタＭ２を駆動するための駆動回路１２とを含む。
駆動部１０では、変圧器Ｔｍの入力電圧Ｖｓが負のときはＮＭＯＳトランジスタＭ１をオフさせ、入力電圧Ｖｓが正のときはＮＭＯＳトランジスタＭ２をオフさせる。変圧器Ｔｍの入力電圧Ｖｓが０のときには、ＮＭＯＳトランジスタＭ１およびＭ２はともにオンとなり、インダクタＬ１またはＬ２に蓄積されたエネルギーが放出される「転流状態」となる。それゆえ、駆動回路１１と駆動回路１２とでは、回路構成は全く同一（グランド線を軸にした線対称の関係）であって、完全に逆の動作となる。
したがって、以下の説明では、駆動回路１１の回路構成・動作を中心に説明する。

［駆動回路１１］
図５に示すように、駆動回路１１には、変圧器Ｔｍに対して補助巻線ＡＷが設けられている。ここで、補助巻線ＡＷ間に生ずる電圧を電圧Ｖ_ＡＷとすると、電圧Ｖ_ＡＷは、変圧器Ｔｍの入力電圧Ｖｓに対して極性が同じ電圧となる。

ＮＭＯＳトランジスタＱ１１は、整流素子であるＮＭＯＳトランジスタＭ１の動作を制御するためのトランジスタである。
ＮＭＯＳトランジスタＱ１１のゲートは、ノード１１４に接続され、ドレインはダイオードＤ１５のカソードに接続され、ソースは、ノード１２１を介してＮＭＯＳトランジスタＭ１のゲートに接続されている。

ダイオードＤ１５のアノードは、補助巻線ＡＷに接続されている。ダイオードＤ１５は、補助巻線ＡＷの電圧Ｖ_ＡＷが正のときに、その電圧レベルをＮＭＯＳトランジスタＱ１１のドレイン−ソースを介して、ＮＭＯＳトランジスタＭ１のゲートに与える。また、ダイオードＤ１５は、転流時にＮＭＯＳトランジスタＭ１をオンさせておくために、ＮＭＯＳトランジスタＭ１のゲート電荷が補助巻線ＡＷ側に放電しないようにする。

トランジスタＱ１３は、ＮＭＯＳトランジスタＱ１１を制御するためのトランジスタである。
トランジスタＱ１３のベースは、ノード１１８，１１７を介して、ベース抵抗としての抵抗Ｒ１１に接続される。トランジスタＱ１３のコレクタは、ノード１２０を介して補助巻線ＡＷに接続され、エミッタは、ノード１１４を介して、ＮＭＯＳトランジスタＱ１１のゲートに接続される。補助巻線ＡＷの電圧Ｖ_ＡＷが正のときには、トランジスタＱ１３はオンし、ＮＭＯＳトランジスタＱ１１のゲートが充電される。

キャパシタＣ１１は、ノード１１０を介して補助巻線ＡＷに接続され、他方はグランド端子に接続される。ダイオードＤ１１は、キャパシタＣ１１に対して並列に接続される。キャパシタＣ１１は、補助巻線ＡＷの電圧Ｖ_ＡＷが正のときに充電され、負のときに放電される。

ダイオードＤ１２は、ノード１１６とノード１１７の間に接続されるツェナダイオードである。ダイオードＤ１２は、ＮＭＯＳトランジスタＭ１のゲート電圧を一定レベルにクランプするために設けられる。
補助巻線ＡＷの電圧Ｖ_ＡＷが正のときには、その電圧Ｖ_ＡＷまたはキャパシタＣ１１の充電電圧が、ＮＭＯＳトランジスタＱ１１のドレイン−ソースを介して、ＮＭＯＳトランジスタＭ１のゲートに印加される。このときには、トランジスタＱ１３がオンしているため、ＮＭＯＳトランジスタＭ１のゲート電圧は、下記（１）式のＶ_ｇｓ（ｍａｘ）の値にクランプされる。これにより、スイッチング電源装置１では、入力電圧の変動による整流動作の影響が非常に小さいものになる。

Ｖ_ｇｓ（ｍａｘ）＝Ｖ_Ｚ−Ｖ_Ｆ−Ｖ_ｇｓ（ｏｆｆ）…（１）

なお、（１）式において、
Ｖ_Ｚ：ツェナダイオードＤ１２の降伏電圧、
Ｖ_Ｆ：トランジスタＱ１３のベース−エミッタ間の順方向電圧、
Ｖ_ｇｓ（ｏｆｆ）：ＮＭＯＳトランジスタＱ１１の動作閾値電圧、
である。

ＮＭＯＳトランジスタＱ１２は、整流素子であるＮＭＯＳトランジスタＭ１の動作を制御するためのトランジスタである。
ＮＭＯＳトランジスタＱ１２のゲートは、ノード１１３に接続される。このノード１１３を介して、トリガ信号生成回路４０からトリガ信号ＴＲ１がゲートに印加される。
ＮＭＯＳトランジスタＱ１２のドレインは、ノード１２１を介して、整流素子であるＮＭＯＳトランジスタＭ１のゲートに接続され、ソースはノード１２２（グランド端子）に接続される。
ＮＭＯＳトランジスタＱ１２は、トリガ信号ＴＲ１がゲートに印加されるとオンして、ＮＭＯＳトランジスタＭ１のゲート電荷を引き抜く。これにより、ＮＭＯＳトランジスタＭ１をオフさせる。

トランジスタＱ１４は、トランジスタＱ１３を制御するためのトランジスタである。
トランジスタＱ１４のベースは、抵抗Ｒ１２を介して、ノード１１３に接続される。このノード１１３を介して、トリガ信号生成回路４０からのトリガ信号ＴＲ１に応じたベース電流が生ずる。トランジスタＱ１４のコレクタは、ノード１１５に接続され、エミッタはノード１１２（グランド端子）に接続される。
ここで、トランジスタＱ１４のコレクタ（ノード１１５）とトランジスタＱ１３のベース（ノード１１８）間には、ダイオードＤ１３が接続され、トランジスタＱ１４のコレクタ（ノード１１５）とトランジスタＱ１３のエミッタ（ノード１１４）間には、ダイオードＤ１４が接続される。したがって、トリガ信号ＴＲ１に応じてトランジスタＱ１４がオンすると、ダイオードＤ１３，Ｄ１４はともにオンし、トランジスタＱ１３は、Ｖ_ｂｅが０となってオフする。これによって、ＮＭＯＳトランジスタＱ１１のゲート電荷は急速に放電されてオフする。

なお、ここで注目すべきことは、ノード１１３がＮＭＯＳトランジスタＱ１２の動作閾値電圧Ｖ_Ｔよりも低い電圧レベルで、トランジスタＱ１４がオンすることである。すなわち、トリガ信号ＴＲ１により、ノード１１３の電圧がある第１レベルまで上昇すると、ＮＭＯＳトランジスタＱ１２がオンになるよりも先に、トランジスタＱ１４がオンする。そして、トリガ信号ＴＲ１により、ノード１１３の電圧が第１レベルを越えた第２レベルまで上昇すると、ＮＭＯＳトランジスタＱ１２がオンする。
したがって、トリガ信号ＴＲ１の電圧が上昇するときには、ＮＭＯＳトランジスタＱ１２がオンになるよりも先に、ＮＭＯＳトランジスタＱ１１がオフする。これにより、ＮＭＯＳトランジスタＱ１１，Ｑ１２がともにオンになって大きな貫通電流が発生することが防止される。

逆に、トリガ信号ＴＲ１の電圧がピークから低下する場合には、ＮＭＯＳトランジスタＱ１２が先にオフし、次にトランジスタＱ１４がオフする。トランジスタＱ１４がオフすると、トランジスタＱ１３は、ベース−エミッタ間が同電位でなくなるのでオンし、ＮＭＯＳトランジスタＱ１１がオンする。
したがって、トリガ信号ＴＲ１の電圧が下降するときには、ＮＭＯＳトランジスタＱ１１がオンになるよりも先に、ＮＭＯＳトランジスタＱ１２がオフする。これにより、ＮＭＯＳトランジスタＱ１１，Ｑ１２がともにオンになって大きな貫通電流が発生することが防止される。

以上、駆動回路１１の回路構成について説明した。
次に、駆動回路１１および駆動回路１２における、キャパシタＣ１１，Ｃ２１およびダイオードＤ１１，２１の動作について、図５に関連付けて説明する。
駆動回路１２において、キャパシタＣ１１に対応するキャパシタＣ２１は、同様に補助巻線ＡＷに接続され、他方はグランド端子に接続される。そして、キャパシタＣ２１に対して並列に、ダイオードＤ２１が接続される。そして、キャパシタＣ２１は、駆動回路１１のキャパシタＣ１１と逆の動作をする。すなわち、キャパシタＣ２１は、補助巻線ＡＷの電圧Ｖ_ＡＷが負のときに充電され、正のときに放電される。
駆動回路１１のキャパシタＣ１１と駆動回路１２のキャパシタＣ２１は、グランド端子を介して直列に接続されているので、補助巻線ＡＷの電圧Ｖ_ＡＷが０のときには、キャパシタＣ１１またはＣ２１に充電されていた電荷の一部が一方から他方に移動する。すなわち、キャパシタＣ１１とＣ２１の容量が同程度とすると、両者はほぼ均等に充電された状態となる。これにより、補助巻線ＡＷの電圧Ｖ_ＡＷが０である転流期間に、ＮＭＯＳトランジスタＭ１およびＭ２をともにオンさせることができ、駆動効率が向上する。

さらに、キャパシタＣ１１，Ｃ２１およびダイオードＤ１１，２１の動作について、図６を参照しながら説明する。
図６は、駆動回路１１および駆動回路１２における、キャパシタＣ１１，Ｃ２１およびダイオードＤ１１，２１の動作を等価回路として示す図であって、（ａ）は補助巻線ＡＷの電圧Ｖ_ＡＷが正の場合、（ｂ）は補助巻線ＡＷの電圧Ｖ_ＡＷが負の場合、（ｃ）は補助巻線ＡＷの電圧Ｖ_ＡＷが０の場合である。

図６（ａ）に示すように、補助巻線ＡＷの電圧Ｖ_ＡＷが正の場合には、駆動回路１１のキャパシタＣ１１が充電される。一方、駆動回路１２では、ダイオードＤ２１がオンして（短絡して）、キャパシタＣ２１の両端の電圧は０となる。
図６（ｂ）に示すように、補助巻線ＡＷの電圧Ｖ_ＡＷが負の場合には、駆動回路１２のキャパシタＣ２１が充電される。一方、駆動回路１１では、ダイオードＤ１１がオンして（短絡して）、キャパシタＣ１１の両端の電圧は０となる。
図６（ｃ）に示すように、補助巻線ＡＷの電圧Ｖ_ＡＷが０の場合には、補助巻線ＡＷの両端は短絡したものと見ることができる。したがって、電圧Ｖ_ＡＷが０になるまでにキャパシタＣ１１またはＣ２１に蓄えられていた電荷は、グランド端子を介して一方から他方に移動する。これにより、補助巻線ＡＷの電圧Ｖ_ＡＷが０である転流期間に、ＮＭＯＳトランジスタＭ１およびＭ２をともにオンさせることができる。

［駆動回路１１の動作］
次に、駆動回路１１の動作について、図７に関連付けて述べる。なお、駆動回路１２の動作は、駆動回路１１と動作タイミングが全く逆である点を除けば同一である。

図７は、駆動回路１１の各部の電圧波形を示すタイミングチャートであり、（ａ）はＮＭＯＳトランジスタＭ１，Ｍ２の動作、（ｂ）は変圧器Ｔｍの入力電圧Ｖｓ、（ｃ）はＰＷＭ制御回路２０のＰＷＭ信号Ｐ１、（ｄ）はトリガ信号ＴＲ１、（ｅ）は補助巻線ＡＷの電圧Ｖ_ＡＷ、（ｆ）はＮＭＯＳトランジスタＭ１のＶ_ｄｓ、（ｇ）はＮＭＯＳトランジスタＭ１のＶ_ｇｓ、を示す。
なお、駆動回路１２の各部の電圧波形のタイミングチャートは、図７に示す各部の電圧波形を反転させたものとなる。

以下、図７のタイミングチャートにおいて、変圧器Ｔｍの出力Ｖｓの１サイクルである時刻Ｔ０〜Ｔ６について、スイッチング電源装置１の動作を順に説明する。

（ｉ）時刻Ｔ０〜Ｔ１
先ず、時刻Ｔ０以前には、ＮＭＯＳトランジスタＭ１はオン状態となっている。
時刻Ｔ０において、図７（ｂ）に示すように、変圧器Ｔｍの入力電圧Ｖｓの立ち下がり時刻Ｔ１よりも、立ち上がり時刻が所定時間Δｔだけ進んだトリガ信号ＴＲ１が、駆動回路１１のノード１１３に与えられる。そして、トランジスタＱ１４がオンし、トランジスタＱ１３がオフする。ＮＭＯＳトランジスタＱ１１のゲート電荷は、ダイオードＤ１４，トランジスタＱ１４（ドレイン−ソース）を介して急速に放電される。その結果、ＮＭＯＳトランジスタＱ１１はオフする。

トリガ信号ＴＲ１により、トランジスタＱ１４がオンするのに対して少し遅れて、ＮＭＯＳトランジスタＱ１２がオンする。これにより、ＮＭＯＳトランジスタＱ１１およびＱ１２がともにオンする状態とならず、貫通電流が発生しない。ＮＭＯＳトランジスタＱ１２がオンすると、ＮＭＯＳトランジスタＭ１のゲート電荷を急速に引き抜いて、図７（ｇ）に示すようにオフさせる。
なお、時刻Ｔ０〜Ｔ１では、変圧器Ｔｍの入力電圧Ｖｓは０のままであるため、ＮＭＯＳトランジスタＭ２は、転流状態が続いている。

なお、変圧器Ｔｍの入力電圧Ｖｓの立ち下がり時刻Ｔ１に対して、トリガ信号ＴＲ１を少し進み時間Δｔをもって時刻Ｔ０に立ち上げるのは、Ｖｓの立ち下がりによってＮＭＯＳトランジスタＭ１のドレイン電圧が上昇するので、そのドレイン電圧が上昇した時点でＮＭＯＳトランジスタＭ１がオンになっていると、ＮＭＯＳトランジスタＭ１のドレイン−ソース間に大きな貫通電流が生じ、ドライブ効率、消費電力の観点から望ましくないからである。

ただし、進み時間が大きい程よいというものではなく、進み時間があまりに大きいとＮＭＯＳトランジスタＭ１の転流期間が長くなり、スイッチング電源装置１の効率が低下してしまう。したがって、スイッチング電源装置１を高周波で動作させる場合には、進み時間は、たとえば、２０〜５０ｎｓ程度が望ましい。

（ii）時刻Ｔ１〜Ｔ２
時刻Ｔ１になると、図７（ｂ），（ｅ）に示すように、トリガ信号ＴＲ１に少し遅れて変圧器Ｔｍの入力電圧Ｖｓが負となり、補助巻線ＡＷの電圧Ｖ_ＡＷも負となる。これによって、キャパシタＣ１１，Ｃ２１、ダイオードＤ１１，２１の等価回路は、図６（ｃ）から図６（ｂ）の状態になる。
また、トリガ信号ＴＲ１の電圧レベルが徐々に低下してくるにつれて、ＮＭＯＳトランジスタＱ１２がオフし、次に、トランジスタＱ１４がオフする。しかし、キャパシタＣ１１はすべて放電されているので（図６（ｂ））、トランジスタＱ１４がオフしても、ＮＭＯＳトランジスタＱ１１をオンすることはできず、ＮＭＯＳトランジスタＭ１はオフのままである（図７（ａ），（ｇ））。
一方、駆動回路１２の整流素子であるＮＭＯＳトランジスタＭ２は、オン状態が続いており、駆動回路１２は整流動作となっている。

（iii）時刻Ｔ２〜Ｔ３
時刻Ｔ２になると、変圧器Ｔｍの入力電圧Ｖｓと補助巻線ＡＷの電圧Ｖ_ＡＷは、ともに０となる。これによって、キャパシタＣ１１，Ｃ２１、ダイオードＤ１１，２１の等価回路は、図６（ｂ）から図６（ｃ）の状態になる。すなわち、駆動回路１２のキャパシタＣ２１に蓄えられていた電荷の一部が、駆動回路１１のキャパシタＣ１１に移動し、キャパシタＣ１１およびＣ２１が略均等に充電された状態となる。
時刻Ｔ２〜Ｔ３では、トリガ信号生成回路４０において変圧器Ｔ１をリセットする動作により、トリガ信号ＴＲ１の電圧レベルは、図７（ｄ）に示すように、ほぼ０（０に近い負）となっている。したがって、ＮＭＯＳトランジスタＱ１２およびトランジスタＱ１４はオフ状態になっている。

キャパシタＣ１１が充電されてくると、抵抗Ｒ１１を流れるベース電流によって、トランジスタＱ１３がオンさせるとともに、トランジスタＱ１３のドレイン（ノード１２０）→ソース（ノード１１４）→ＮＭＯＳトランジスタＱ１１のゲートの電流経路により、当該ゲートを充電してＮＭＯＳトランジスタＱ１１をオンする。さらに、キャパシタＣ１１の充電電圧によって、ダイオードＤ１５およびＮＭＯＳトランジスタＱ１１（ドレイン−ソース）を経由してＮＭＯＳトランジスタＭ１のゲートを充電する。すなわち、変圧器Ｔｍの入力電圧Ｖｓがない転流期間においても、ＮＭＯＳトランジスタＭ１がオンする。
一方、駆動回路１２においても、キャパシタＣ２１の充電電圧によって、駆動回路１１と同様の動作により、ＮＭＯＳトランジスタＭ２がオンする。したがって、本実施形態に係るスイッチング電源装置１は、転流期間では、ＮＭＯＳトランジスタＭ１,Ｍ２がともにオンし、駆動効率が高い。

（iv）時刻Ｔ３〜Ｔ４
時刻Ｔ３〜Ｔ４では、図７（ｄ）に示すトリガ信号ＴＲ１とは逆に、正のトリガ信号ＴＲ２が駆動回路１２に印加されるので、時刻Ｔ０〜Ｔ１における駆動回路１１の動作と同様の動作が駆動回路１２で行われる。すなわち、変圧器Ｔｍの入力電圧Ｖｓが立ち上がる前に、ＮＭＯＳトランジスタＭ２が急速にオフされる。これによって、ＮＭＯＳトランジスタＭ１，Ｍ２間の貫通電流の発生が防止される。
時刻Ｔ３〜Ｔ４では、駆動回路１１の動作に変化はない。

（ｖ）時刻Ｔ４〜Ｔ５
時刻Ｔ４になると、図７（ｂ），（ｅ）に示すように、変圧器Ｔｍの入力電圧Ｖｓが正となり、補助巻線ＡＷの電圧Ｖ_ＡＷも正となる。これによって、キャパシタＣ１１，Ｃ２１、ダイオードＤ１１，２１の等価回路は、図６（ｃ）から図６（ａ）の状態になる。すなわち、キャパシタＣ１１が十分に充電される。図７（ｄ）に示すように、トリガ信号ＴＲ１の電圧レベルは非常に小さく、ＮＭＯＳトランジスタＱ１２およびトランジスタＱ１４は、ともにオフ状態となっている。

この期間における駆動回路１１の等価回路を図８に示す。
図８では、補助巻線ＡＷの電圧Ｖ_ＡＷがそのままキャパシタＣ１１の充電電圧となっており、また、オフ状態であるＮＭＯＳトランジスタＱ１２およびトランジスタＱ１４は、記載していない。
図８において、キャパシタＣ１１の充電電圧Ｖ_ＡＷは駆動電源として機能し、抵抗Ｒ１１を介してトランジスタＱ１３に生ずるベース電流により、トランジスタＱ１３をオンし、さらに、ＮＭＯＳトランジスタＱ１１のゲートキャパシタを充電する。
ＮＭＯＳトランジスタＱ１１のゲートキャパシタの容量は、ＮＭＯＳトランジスタＭ１と比較して十分に小さいので、ＮＭＯＳトランジスタＱ１１のゲート・ソース間電圧Ｖｇｓは素早く上昇する。すなわち、ＮＭＯＳトランジスタＱ１１のゲート・ソース間電圧Ｖｇｓが動作閾値電圧Ｖ_ｇｓ（ｏｆｆ）を越えると、ＮＭＯＳトランジスタＱ１１は素早くオンし、補助巻線ＡＷまたはキャパシタＣ１１の電圧Ｖ_ＡＷは、ダイオードＤ１５およびＮＭＯＳトランジスタＱ１１を経由して、ＮＭＯＳトランジスタＭ１のゲートを充電する。なお、本動作において、駆動電源は巻線とキャパシタのみから構成されるため出力インピーダンスが低く、ＮＭＯＳトランジスタＭ１のゲート充電速度は速い。

また、前述したように、ＮＭＯＳトランジスタＭ１のゲート電圧は、ツェナダイオードの降伏電圧（Ｖ_Ｚ）、トランジスタＱ１３のＶ_Ｆ（ベース−エミッタ間）、ＮＭＯＳトランジスタＱ１３の動作閾値電圧Ｖ_ｇｓ（ｏｆｆ）に応じた電圧にクランプされ（前述の式（１）参照）、スイッチング電源装置１の入力電圧変動に依存しない値となる。

なお、時刻Ｔ４〜Ｔ５において、駆動回路１２では、時刻Ｔ１〜Ｔ２における駆動回路１１と同様の動作となっている。すなわち、ＮＭＯＳトランジスタＭ２はオフ状態である。

（vi）時刻Ｔ５〜Ｔ６
時刻Ｔ５になると、変圧器Ｔｍの入力電圧Ｖｓと補助巻線ＡＷの電圧Ｖ_ＡＷは、ともに０となる。このとき、ダイオードＤ１５の逆流防止機能によって、ＮＭＯＳトランジスタＭ１のゲート電荷は放電されず、図７（ｇ）に示すように、クランプ電圧レベルのまま維持されている。
時刻Ｔ５〜Ｔ６では、ＮＭＯＳトランジスタＭ１，Ｍ２ともに転流状態となっている。

以上、図７のフローチャートに関連付けて、駆動回路１１の動作について述べた。
図７のフローチャートで明らかなように、実施形態に係る駆動部１０では、時刻Ｔ２〜Ｔ６の間において、図７（ｇ）に示すように、ＮＭＯＳトランジスタＭ１は常にオン状態を維持する。すなわち、ＮＭＯＳトランジスタＭ１を転流する場合、整流する場合のいずれの場合でも、ＮＭＯＳトランジスタＭ１がオン状態を維持するため、ＮＭＯＳトランジスタＭ１の寄生ダイオードを順方向に流す電流がほとんど存在しない。したがって、転流損失が非常に少ない。

本実施形態に係る同期整流回路によれば、転流期間では、キャパシタＣ１１，Ｃ２１に、それぞれＮＭＯＳトランジスタＭ１,Ｍ２をオンするだけの電荷が蓄えられる。したがって、整流素子であるＮＭＯＳトランジスタＭ１（またはＭ２）は、１サイクルにおけるすべての転流期間でオンするため、ＦＥＴの寄生ダイオードを順方向に流す電流はほとんどなくなり、高い効率が得られる。

実施形態に係る同期整流回路によれば、整流素子であるＮＭＯＳトランジスタＭ１（またはＭ２）のドレイン電圧が上昇するタイミングより進み時間Δｔをもってトリガ信号を取り込んで、これにより、ＮＭＯＳトランジスタＭ１（またはＭ２）を予め強制的にオフさせる。したがって、整流素子間に生ずる貫通電流が発生せず、整流素子をＺＶＳ（Zero Voltage Switching）でオンオフさせることができる。すなわち、整流素子のスイッチングによる損失を非常に小さくすることができる。

実施形態に係る同期整流回路によれば、転流時にＮＭＯＳトランジスタＭ１（またはＭ２）がオンしているときに、その動作電圧をツェナダイオードＤ１２等（またはＤ２２等）によりクランプするので、スイッチング電源の入力変動による影響を少なくすることができる。したがって、広範囲な入力電圧に対応することができる。
また、このツェナダイオードＤ１２等により生成されるクランプ電圧により、転流時における効率が大きく改善される。この点について、図９を参照しながら説明する。

図９は、実施形態に係る同期整流回路におけるＮＭＯＳトランジスタＭ１の各電圧のタイミングチャートであり、（ａ）はゲート・ソース間電圧Ｖ_ｇｓ、（ｂ）はドレイン・ソース間電圧Ｖ_ｄｓ、（ｃ）はドレイン電流Ｉ_ｄｓ、の波形である。また、横軸に記載した時刻Ｔ２，Ｔ４，Ｔ５，Ｔ７は、それぞれ図７の横軸の時刻に対応する。
図９のタイミングチャートにおいて、時刻Ｔ２〜Ｔ４および時刻Ｔ５〜Ｔ７は変圧器Ｔｍに入力がない転流期間（Ｖｓ＝０）である（図７参照）。時刻Ｔ２からＮＭＯＳトランジスタＭ１がオンし始めるが、図９（ｃ）に示すように、変圧器Ｔｍのインダクタンス成分によりゆっくりとドレイン電流Ｉ_ｄｓが増加する。時刻Ｔ２〜Ｔ４では、ゲート・ソース間電圧Ｖ_ｇｓはピークよりも低くオン抵抗は高くなっているが、ドレイン電流Ｉ_ｄｓが低いレベルにあるため、効率上問題とならない。

一方、時刻Ｔ５〜Ｔ７では、時刻Ｔ３〜Ｔ５で変圧器Ｔｍのインダクタンス成分に蓄積されたエネルギーが放出されるが、図９（ｃ）に示すように、実際には急にエネルギー放出ができないために、時刻Ｔ５〜Ｔ７では、ドレイン電流Ｉ_ｄｓはピーク電流に近い大きさが残っている。この時刻Ｔ５〜Ｔ７において、駆動回路１１では、ツェナダイオードＤ１２によってＮＭＯＳトランジスタＭ１のゲート電圧をクランプするので、図９（ａ）に示すように、時刻Ｔ４〜Ｔ５の時と比較して、ゲート電圧Ｖ_ｇｓが変化しない。すなわち、高いゲート電圧Ｖ_ｇｓが維持されるので、ＮＭＯＳトランジスタＭ１のオン抵抗が非常に低く、実際に残留する大電流にも関わらず、効率を高くできる。

なお、本発明の実施形態は、上述した実施形態に拘泥せず、当業者であれば、本発明の要旨を変更しない範囲内で様々な改変が可能である。
たとえば、図１０は、実施形態に係るスイッチング電源装置の他の構成を示すブロック図である。図１０に示すスイッチング電源装置１ａでは、変圧器Ｔｍの２次側をセンタタップ方式にしている。なお、この場合の動作も、上述したスイッチング電源装置１と同様である。

また、実施形態に係るスイッチング電源装置１では、整流用スイッチング素子の駆動方法に特徴あり、その他の技術的手段、たとえば変圧器Ｔｍに印加される電圧パターンの生成方法や、整流用スイッチング素子により整流された直流電圧の取り出し方法については、当業者であれば、様々な公知の技術を適用することが可能である。
本発明は、フォーワード型、フライバック型、ハーフブリッジ型などの様々なタイプのスイッチング電源装置における同期整流回路に適用することができる。

なお、上述した実施の形態と本発明との対応関係を以下に記す。
変圧器Ｔｍは、本発明の「変圧器」に対応する。
ＮＭＯＳトランジスタＭ１，Ｍ２は、それぞれ本発明の「第１，第２スイッチ素子」に対応する。
トリガ信号ＴＲ１，ＴＲ２は、それぞれ本発明の「第１，第２トリガ信号」に対応する。
ＰＷＭ制御回路２０は、本発明の「制御回路」に対応する。
トランジスタＱ１１，Ｑ１２，Ｑ２１，Ｑ２２，Ｑ１４，Ｑ２４は、それぞれ本発明の「第１，第２，第３，第４，第５，第６トランジスタ」に対応する。ここでトランジスタＱ１１，Ｑ１２，Ｑ１４が本発明の「第１駆動手段」に含まれる。また、トランジスタＱ２１，Ｑ２２，Ｑ２４が本発明の「第２駆動手段」に含まれる。
キャパシタＣ１１，２１は、それぞれ本発明の「第１,第２電圧保持手段」または「第１，第２キャパシタ」に対応する。
ダイオードＤ１１，Ｄ２１は、それぞれ本発明の「第１，第２（放電）ダイオード」に対応する。
変圧器Ｔｍおよび補助巻線ＡＷは、本発明の「入力手段」に対応する。

従来のスイッチング電源装置を説明するための図である。 従来のスイッチング電源装置を説明するための図である。 実施形態に係るスイッチング電源装置の回路構成を示すブロック図である。 トリガ信号生成回路の構成の一例を示す回路図である。 実施形態に係る同期整流回路の回路図である。 実施形態に係る駆動回路の回路図である。 実施形態に係る駆動回路の動作を示すタイミングチャートである。 実施形態に係る整流素子をオンさせるときの駆動回路の等価回路図である。 実施形態に係る駆動回路の実際の動作を示すタイミングチャートである。 実施形態に係るスイッチング電源装置の他の構成を示すブロック図である。

符号の説明

１，１ａ…スイッチング電源装置、
１０…駆動部、
１１，１２…駆動回路、
２０…ＰＷＭ制御回路、
３０…スイッチング回路、
４０…トリガ生成回路、
Ｔｍ…変圧器、
Ｍ１，Ｍ２…ＮＭＯＳトランジスタ（整流素子）、
Ｌ１，Ｌ２…コイル、
Ｃ_０…キャパシタ

Claims (5)

1. １周期のうち、第１期間に負極電圧となり、第３期間に正極電圧となり、第２期間と第４期間に前記負極電圧と前記正極電圧の間の値を持つ中間電圧となる交流電圧を入力する入力手段と、
   第１および第２スイッチ素子を含み、前記入力手段から前記交流電圧を入力する整流手段と、
   前記整流手段の入力電圧が前記正極電圧に遷移することに応じて電圧を保持し、前記負極電圧の入力に応じて保持電圧を放出する第１電圧保持手段と、
   前記入力電圧が前記中間電圧に遷移することに応じて保持電圧を均等化可能に前記第１電圧保持手段と接続され、前記入力電圧が前記負極電圧に遷移することに応じて電圧を保持し、前記正極電圧の入力に応じて保持電圧を放電する第２電圧保持手段と、
   前記入力電圧が前記負極電圧から前記中間電圧に遷移することによって変化した前記第１電圧保持手段の保持電圧に応じて前記第１スイッチ素子をオンし、当該入力電圧が前記中間電圧から前記負極電圧に遷移するタイミングより早く前記第１スイッチ素子をオフする第１駆動手段と、
   前記入力電圧が前記正極電圧から前記中間電圧に遷移することによって変化した前記第２電圧保持手段の保持電圧に応じて前記第２スイッチ素子をオンし、当該入力電圧が前記中間電圧から前記正極電圧に遷移するタイミングより早く前記第２スイッチ素子をオフにする第２駆動手段と、
   を有する同期整流回路。
2. １次巻線、２次巻線および補助巻線を有し、交互に負極電圧と正極電圧になり、前記負極電圧と前記正極電圧の間の値を持つ中間電圧に電圧極性の遷移期間になる交流電圧を前記１次巻線から入力する変圧器と、
   前記負極電圧の前記変圧器への入力時より位相が進んだ第１トリガ信号、および、前記正極電圧の前記変圧器への入力時より位相が進んだ第２トリガ信号を発生するトリガ信号発生回路と、
   前記２次巻線の一端に接続される第１スイッチ素子、および、他端に接続される第２スイッチ素子を含む整流回路と、
   前記補助巻線の一端と他端との間に直列接続される第１および第２キャパシタと、
   前記第１キャパシタに並列接続される第１放電ダイオードと、
   前記第２キャパシタに並列接続される第２放電ダイオードと、
   前記補助巻線の前記一端と前記第１スイッチ素子の制御ノードとの間に接続され、前記変圧器への前記正極電圧の入力に応じて前記第１スイッチ素子をオンする第１トランジスタと、
   前記第１トリガ信号の入力に応じて前記第１スイッチ素子をオフする第２トランジスタと、
   前記補助巻線の前記他端と前記第２スイッチ素子の制御ノードとの間に接続され、前記変圧器への前記負極電圧の入力に応じて前記第２スイッチ素子をオンする第３トランジスタと、
   前記第２トリガ信号の入力に応じて前記第２スイッチ素子をオフする第４トランジスタと、
   を備える同期整流回路。
3. 前記第１トリガ信号の入力に応じて、前記第２トランジスタが前記第１スイッチ素子をオフするより早いタイミングで前記第１トランジスタをオフする第５トランジスタと、
   前記第２トリガ信号の入力に応じて、前記第４トランジスタが前記第２スイッチ素子をオフするより早いタイミングで前記第２トランジスタをオフする第６トランジスタと、
   をさらに備える
   請求項２記載の同期整流回路。
4. 直流電圧の導通状態を切り替えて、交互に負極電圧と正極電圧になり、前記負極電圧と前記正極電圧の間の値を持つ中間電圧に電圧極性の遷移期間になる交流電圧を生成するスイッチング回路と、
   １次巻線、２次巻線および補助巻線を有し、前記交流電圧を前記一次巻線から入力する変圧器と、
   前記負極電圧の前記変圧器への入力時より位相が進んだ第１トリガ信号、および、前記正極電圧の前記変圧器への入力時より位相が進んだ第２トリガ信号を発生するトリガ信号発生回路と、
   前記２次巻線の一端に接続される第１スイッチ素子、および、他端に接続される第２スイッチ素子を含む整流回路と、
   前記補助巻線から入力される交流電圧に応じて、前記第１および第２スイッチ素子を駆動する駆動回路と、
   前記整流回路の出力電圧に応じて、前記変圧器に入力される前記交流電圧の１サイクルにおける前記負極電圧と前記正極電圧との比率を制御する制御回路と、
   を有し、
   前記駆動回路は、
   前記補助巻線の一端と他端との間に直列接続される第１および第２キャパシタと、
   前記第１キャパシタに並列接続される第１放電ダイオードと、
   前記第２キャパシタに並列接続される第２放電ダイオードと、
   前記補助巻線の前記一端と前記第１スイッチ素子の制御ノードとの間に接続され、前記変圧器への前記正極電圧の入力に応じて前記第１スイッチ素子をオンする第１トランジスタと、
   前記第１トリガ信号の入力に応じて前記第１スイッチ素子をオフする第２トランジスタと、
   前記補助巻線の前記他端と前記第２スイッチ素子の制御ノードとの間に接続され、前記変圧器への前記負極電圧の入力に応じて前記第２スイッチ素子をオンする第３トランジスタと、
   前記第２トリガ信号の入力に応じて前記第２スイッチ素子をオフする第４トランジスタと、
   を備えるスイッチング電源装置。
5. 前記第１トリガ信号の入力に応じて、前記第２トランジスタが前記第１スイッチ素子をオフするより早いタイミングで前記第１トランジスタをオフする第５トランジスタと、
   前記第２トリガ信号の入力に応じて、前記第４トランジスタが前記第２スイッチ素子をオフするより早いタイミングで前記第２トランジスタをオフする第６トランジスタと、
   をさらに備える請求項４記載のスイッチング電源装置。
   

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