JP2003199339A

JP2003199339A - スイッチング電源装置

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Publication number: JP2003199339A
Application number: JP2001398291A
Authority: JP
Inventors: Kazuhiro Horii; 一宏堀井
Original assignee: Cosel Co Ltd
Current assignee: Cosel Co Ltd
Priority date: 2001-12-27
Filing date: 2001-12-27
Publication date: 2003-07-11
Anticipated expiration: 2021-12-27
Also published as: JP3742008B2

Abstract

(57)【要約】【課題】カレントダブラ同期整流回路を備え、簡単な
構成で電力損失の少ない高効率なスイッチング電源装置
を提供する。【解決手段】カレントダブラ同期整流回路１４の第
一、第二のチョークコイルＬ１，Ｌ２に第一、第二のサ
ブ巻線ＬＳ１，ＬＳ２を設け、第一のサブ巻線ＬＳ１の
一端と第一の同期整流素子ＦＥＴＱ１のゲートを接続
し、第一のサブ巻線ＬＳ１の他端と第一同期整流素子Ｆ
ＥＴＱ１のソースを接続する。第二のサブ巻線ＬＳ２の
一端と第二の同期整流素子ＦＥＴＱ２のゲートを接続
し、第二のサブ巻線ＬＳ２の他端と第二の同期整流素子
ＦＥＴＱ２のソースを接続する。第一、第二のサブ巻線
ＬＳ１，ＬＳ２の出力により、各同期整流素子ＦＥＴＱ
１，Ｑ２に電流が流れる期間の全てにおいて、各同期整
流素子ＦＥＴＱ１，Ｑ２をオンさせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、直流電圧を所望
の電圧に変換し、電子機器に供給するスイッチング電源
装置に関する。

【０００２】

【従来の技術】従来、図１７（ａ），（ｂ）に示すよう
なＭＯＳ−ＦＥＴを同期整流素子に用いたカレントダブ
ラ同期整流回路を備えたスイッチング電源装置があっ
た。図１７（ａ）に示すスイッチング電源装置は、トラ
ンス１の１次側にプシュプル回路２を設けたものであ
り、図１７（ｂ）に示すスイッチング電源装置は、トラ
ンス１の１次側にハーフブリッジ回路３を設けたもので
ある。そして、このトランス１の２次側には、カレント
ダブラ同期整流回路４が各々設けられ、図１８に示すよ
うな動作により同期整流を行う。このカレントダブラ同
期整流回路４は、図１７に示すように、トランス１の２
次側には、ソース同士が接続された同期整流素子である
ＭＯＳ−ＦＥＴＱ１，Ｑ２の各ドレインが接続され、Ｆ
ＥＴＱ１，Ｑ２の各ドレイン間には、コイルＬ１，Ｌ２
連結され、コイルＬ１，Ｌ２とＦＥＴＱ１，Ｑ２のソー
ス間に出力コンデンサＣｏが並列に接続されている。

【０００３】このカレントダブラ同期整流回路４は、全
波整流回路と比較して、トランスにセンタータップがな
い、トランスの構成が簡単、トランスを通して伝搬する
電流が１／２である、出力コンデンサ上でリップル電流
がキャンセルされる等の利点を備えている。

【０００４】従来のカレントダブラ同期整流回路４の動
作について、図１８を基にして説明する。ここで図１８
の（ａ）はトランス１の２次側の出力電圧ＶＴ、（ｂ）
はＦＥＴＱ１のゲート−ソース間電圧ＶＧＳ（Ｑ１）、
（ｃ）はＦＥＴＱ２のゲート−ソース間電圧ＶＧＳ（Ｑ
２）、（ｄ）はコイルＬ１の電流Ｉ（Ｌ１）、（ｅ）は
コイルＬ２の電流Ｉ（Ｌ２）、（ｆ）はＦＥＴＱ１のド
レイン電流Ｉ（Ｑ１）、（ｇ）はＦＥＴＱ２のドレイン
電流Ｉ（Ｑ２）である。

【０００５】このカレントダブラ同期整流回路４の動作
は、図１８の期間Ａにおいて、トランス１の２次側に正
極性の電圧が出力され、この電圧によりＦＥＴＱ２の入
力容量Ｃｉｓｓは、ゲートがプラスとなる電位に充電さ
れ、ＦＥＴＱ２がオンする。また、ＦＥＴＱ１の入力容
量Ｃｉｓｓはゲートがマイナスとなる電位に充電される
ため、オフ状態のままとなる。そして、トランス１の２
次側から出力された電流は、トランス１、コイルＬ１、
コンデンサＣｏ、ＦＥＴＱ２、トランス１の経路を流れ
る。このときコイルＬ２から出力された電流は、コイル
Ｌ２、コンデンサＣｏ、ＦＥＴＱ２、コイルＬ２の経路
を流れる。従って、この期間は、コイルＬ１がエネルギ
ーを蓄え、コイルＬ２はエネルギーを放出している状態
である。

【０００６】次に期間Ｂにおいては、トランス１の２次
側に電圧が出力されなくなり、期間Ａで充電されたＦＥ
ＴＱ２の入力容量Ｃｉｓｓが放電され、ＦＥＴＱ２がオ
フする。またＦＥＴＱ１の入力容量Ｃｉｓｓは、期間Ａ
でゲートがマイナスとなる電位に充電されていたため、
これも放電するがＦＥＴＱ１はオフのままである。そし
て、トランス１から電流が出力されないため、コイルＬ
１，Ｌ２は、ともにエネルギーを放出する状態となる。
このときコイルＬ１から出力された電流は、コイルＬ
１、コンデンサＣｏ、ＦＥＴＱ１、コイルＬ１の経路を
流れ、コイルＬ２から出力された電流は、コイルＬ２、
コンデンサＣｏ、ＦＥＴＱ２、コイルＬ２の経路を流れ
る。また、ＦＥＴＱ１，Ｑ２は、オフ状態にあるため、
電流は図１９に示すようにＦＥＴＱ１，Ｑ２の寄生ダイ
オードＤｑを通過する。

【０００７】そして、期間Ｃの、トランス１の２次側に
負極性の電圧が出力されると、ＦＥＴＱ１の入力容量Ｃ
ｉｓｓはゲートがプラスになる電位に充電され、ＦＥＴ
Ｑ１がオンする。また、ＦＥＴＱ２の入力容量Ｃｉｓｓ
は、ゲートがマイナスとなる電位に充電されるため、Ｆ
ＥＴＱ２は、オフ状態のままとなる。そしてトランス１
の２次側から出力された電流は、コイルＬ１、コンデン
サＣｏ、ＦＥＴＱ１、コイルＬ１の経路を流れる。従っ
て、この期間は、コイルＬ２はエネルギーを蓄え、コイ
ルＬ１はエネルギーを放出している状態である。

【０００８】さらに期間Ｄとなると、期間Ｂと同様にト
ランス１の２次側に電圧が出力されなくなり、期間Ｃで
充電されたＦＥＴＱ１の入力容量Ｃｉｓｓが放電され、
ＦＥＴＱ１がオフする。またＦＥＴＱ２の入力容量Ｃｉ
ｓｓは期間Ｃでゲートがマイナスとなる電位に充電され
ていたため、これも放電するがＦＥＴＱ２はオフのまま
である。そして、トランス１から電流が出力されないた
め、コイルＬ１，Ｌ２は、ともにエネルギーを放出する
状態となる。このときコイルＬ１から出力された電流
は、コイルＬ１、コンデンサＣｏ、ＦＥＴＱ１、コイル
Ｌ１の経路を流れ、コイルＬ２から出力された電流は、
コイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、コイルＬ２
の経路を流れる。また、ＦＥＴＱ１，Ｑ２は、オフ状態
にあるため、電流はＦＥＴＱ１，Ｑ２の寄生ダイオード
Ｄｑを通過する。

【０００９】

【発明が解決しようとする課題】上記従来の技術の場
合、同期整流用ＦＥＴＱ１，Ｑ２を電流が通過する期間
において、ＦＥＴＱ１，Ｑ２がオフする期間Ｂ，Ｄが存
在する。この期間Ｂ，Ｄは、図１９に示すように、ＦＥ
ＴＱ１，Ｑ２の寄生ダイオードＤｑを電流が流れるた
め、寄生ダイオードＤｑの順方向電圧による損失が発生
し、ＦＥＴＱ１，Ｑ２による損失が増大してしまうとい
う問題があった。

【００１０】この発明は、上記の従来の技術に鑑みてな
されたもので、カレントダブラ同期整流回路を備え、簡
単な構成で電力損失の少ない高効率なスイッチング電源
装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】この発明は、プシュプル
回路、ハーフブリッジ回路、もしくはこれらの回路で駆
動された場合と同様の電圧をトランスの２次側に発生さ
せる駆動回路をそのトランスの１次側に備え、上記トラ
ンスの２次側にカレントダブラ同期整流回路を有し、こ
のカレントダブラ同期整流回路の同期整流素子をＭＯＳ
−ＦＥＴもしくはこれと同様の機能を有した素子により
構成して同期整流を行うスイッチング電源装置であっ
て、上記カレントダブラ同期整流回路の第一、第二のチ
ョークコイルの各々にサブ巻線を設け、その第一のチョ
ークコイルに設けた第一のサブ巻線の一端と第一の同期
整流素子のゲートを接続し、上記第一のサブ巻線の他端
と上記第一の同期整流素子のソースを接続し、第二のチ
ョークコイルに設けた第二のサブ巻線の一端と第二の同
期整流素子のゲートを接続し、上記第二のサブ巻線の他
端と上記第二の同期整流素子のソースを接続したスイッ
チング電源装置である。

【００１２】この発明のスイッチング電源装置は、上記
トランスから正極性の電圧が出力されるときは、一方の
チョークコイルの極性が反転し、他方は変化しない。ま
たトランスから負極性の電圧が出力されるときは、逆に
前記の極性が反転しなかったチョークコイルの極性が反
転し、極性が反転した方のチョークコイルの極性は変化
しない。このチョークコイルの極性を、チョークコイル
に設けたサブ巻線から取り出し、同期整流用ＦＥＴのゲ
ートを駆動することにより、同期整流用ＦＥＴに電流が
流れる期間の全てにおいて同期整流用ＦＥＴをオンさせ
ることが可能となり、同期整流用ＦＥＴの寄生ダイオー
ドを電流が流れて損失が増加するという問題を解決する
ことができる。

【００１３】またこの発明は、上記カレントダブラ同期
整流回路の第一、第二のチョークコイルの各々にサブ巻
線を設け、その第一のチョークコイルに設けた第一のサ
ブ巻線の一端に第一のコンデンサの一端を接続し、この
第一のコンデンサの他端と第一の同期整流素子のゲート
を接続し、上記第一のサブ巻線の他端と上記第一の同期
整流素子のソースを接続し、第二のチョークコイルに設
けた第二のサブ巻線の一端に第二のコンデンサの一端を
接続し、この第二のコンデンサの他端と第二の同期整流
素子のゲートを接続し、上記第二のサブ巻線の他端と上
記第二の同期整流素子のソースを接続し、上記第一、第
二の同期整流素子の各ゲートとソース間に各々ダイオー
ドを接続し、各ダイオードは、アノードが上記第一、第
二の同期整流素子のソースに接続しカソードが上記第
一、第二の同期整流素子のゲートに接続したスイッチン
グ電源装置である。これにより、チョークコイルのサブ
巻線の巻き数を減らすことができるようにしたものであ
る。

【００１４】また、上記各同期整流素子のゲートの前段
に、ゲートの破壊電圧以下の電圧を出力する電圧制限回
路を設けてもよい。電圧制限回路は、ゲートの破壊電圧
以下の電圧を出力する電源回路であり、この回路によ
り、同期整流用ＦＥＴに電流が流れる期間の全てにおい
て、同期整流用ＦＥＴをオンさせることができるととも
に、スイッチング電源装置の入力電圧範囲を広げること
が可能となる。

【００１５】上記電圧制限回路は、上記各サブ巻線に一
端が接続された上記各コンデンサの他端と上記各同期整
流素子のゲートとの間に各々トランジスタを設け、この
各トランジスタのエミッタを上記各同期整流素子のゲー
トに接続し、上記各トランジスタのコレクタを上記各コ
ンデンサの端子に接続し、上記各トランジスタのベース
に各々基準電圧発生部を接続するとともに、上記各トラ
ンジスタのエミッタとコレクタ間に各々ダイオードを接
続し、この各ダイオードは、上記各トランジスタのエミ
ッタにアノードを接続し、コレクタにカソードを接続し
たものである。

【００１６】また、上記電圧制限回路は、上記各サブ巻
線に一端が接続された上記各コンデンサの他端と上記各
同期整流素子のゲートとの間に各々ＭＯＳ−ＦＥＴを設
け、この各ＭＯＳ−ＦＥＴのソースを上記各同期整流素
子のゲートに接続しドレインを上記各コンデンサの端子
に接続し、上記各ＭＯＳ−ＦＥＴのゲートに各々基準電
圧発生部を接続したものである。

【００１７】さらに、上記各同期整流素子のゲートとソ
ース間に各々放電回路を設け、この各放電回路を上記ト
ランスからの信号により駆動するものである。これによ
り、トランスから、第一、第二同期整流素子を経てトラ
ンスへ流れる貫通電流を制御することができる。また、
上記放電回路を、上記トランスの１次側から絶縁された
回路を介して駆動するようにしても良い。

【００１８】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面に基づいて説明する。図１、図２は、この発明
の第一実施形態のスイッチング電源装置を示すもので、
このスイッチング電源装置１０は、トランス１２の２次
側にカレントダブラ同期整流回路１４が各々設けられて
いる。カレントダブラ同期整流回路１４は、図１に示す
ように、トランス１２の２次側に、ソース同士が接続さ
れた同期整流素子であるＭＯＳ−ＦＥＴＱ１，Ｑ２の各
ドレインが接続され、このＦＥＴＱ１，Ｑ２の各ドレイ
ン間には、チョークコイルＬ１，Ｌ２連結され、チョー
クコイルＬ１，Ｌ２とＦＥＴＱ１，Ｑ２のソース間に出
力コンデンサＣｏが並列に接続されている。また、チョ
ークコイルＬ１，Ｌ２には、各々サブ巻線ＬＳ１，ＬＳ
２が設けられ、サブ巻線ＬＳ１，ＬＳ２の一端と同期整
流素子であるＭＯＳ−ＦＥＴＱ１，Ｑ２の各ゲートが接
続され、各サブ巻線ＬＳ１，ＬＳ２の他端と、ＦＥＴＱ
１，Ｑ２の各ソースが接続されている。

【００１９】次に、この実施形態のカレントダブラ同期
整流回路１４の動作について、図２を基にして説明す
る。ここで図２の（ａ）はトランス１２の２次側の出力
電圧ＶＴ、（ｂ）はチョークコイルＬ１の電圧Ｖ（Ｌ
１）、（ｃ）はチョークコイルＬ２の電圧Ｖ（Ｌ２）、
（ｄ）はコイルＬ１の電流Ｉ（Ｌ１）、（ｅ）はコイル
Ｌ２の電流Ｉ（Ｌ２）、（ｆ）はＦＥＴＱ１のドレイン
電流Ｉ（Ｑ１）、（ｇ）はＦＥＴＱ２のドレイン電流Ｉ
（Ｑ２）、（ｈ）はＦＥＴＱ１のゲート−ソース間電圧
ＶＧＳ（Ｑ１）、（ｉ）はＦＥＴＱ２のゲート−ソース
間電圧ＶＧＳ（Ｑ２）である。

【００２０】このカレントダブラ同期整流回路１４の動
作は、図２の期間Ａにおいて、トランス１２の２次側に
正極性の電圧が出力される。このとき、トランス１２の
２次側から出力された電流は、トランス１２、チョーク
コイルイＬ１、コンデンサＣｏ、ＦＥＴＱ２、トランス
１２の経路を流れる。またチョークコイルＬ２から出力
された電流は、チョークコイルＬ２、コンデンサＣｏ、
ＦＥＴＱ２、チョークコイルＬ２の経路を流れる。従っ
て、チョークコイルＬ１の極性は、図１のドットのある
端子がプラスとなり、サブ巻線ＬＳ１もドットのある端
子からプラスの電圧が出力される。このサブ巻線ＬＳ１
の電圧により、ＦＥＴＱ１の入力容量Ｃｉｓｓはマイナ
スに充電され、ＦＥＴＱ１はオフする。チョークコイル
Ｌ２の極性は、ドットのある端子がマイナスであるた
め、チョークコイルＬ２のサブ巻線ＬＳ２の極性もドッ
トのある端子がマイナスとなっている。サブ巻線ＬＳ２
のドットのある端子がＦＥＴＱ２のソースに、反対側の
プラスの端子がＦＥＴＱ２のゲートに接続されているの
で、ＦＥＴＱ２の入力容量Ｃｉｓｓはプラスに充電され
ており、ＦＥＴＱ２はオンしている。

【００２１】次に期間Ｂにおいては、トランス１２の２
次側に電圧が出力されなくなり、チョークコイルＬ１の
極性は期間Ａのときから反転し、ドットのある端子がマ
イナスとなる。このときチョークコイルＬ１のサブ巻線
ＬＳ１の極性も反転し、ドットのある端子がマイナスと
なる。サブ巻線ＬＳ１の極性が反転すると、ＦＥＴＱ１
の入力容量Ｃｉｓｓはプラスに充電され、ＦＥＴＱ１は
オンする。また、チョークコイルＬ２の極性は期間Ａか
ら変化しないため、ＦＥＴＱ２はオンの状態のままであ
る。このときチョークコイルＬ１から出力された電流
は、チョークコイルＬ１、コンデンサＣｏ、ＦＥＴＱ
１、チョークコイルＬ１の経路を流れ、チョークコイル
Ｌ２から出力された電流は、チョークコイルＬ２、コン
デンサＣｏ、ＦＥＴＱ２、チョークコイルＬ２の経路を
流れる。

【００２２】そして、期間Ｃにおいて、トランス１２の
２次側に負極性の電圧が出力されると、チョークコイル
Ｌ２の極性が反転し、ドットのある端子がプラスとな
る。このとき、チョークコイルＬ２のサブ巻線ＬＳ２の
極性もドットのある端子がプラスとなる。サブ巻線ＬＳ
２の極性が反転したため、ＦＥＴＱ２の入力容量Ｃｉｓ
ｓはマイナスに充電され、ＦＥＴＱ２はオフする。この
とき、トランス１２の２次側のドットのない端子から出
力された電流は、チョークコイルＬ２、コンデンサＣ
ｏ、ＦＥＴＱ２、チョークコイルＬ２の経路を流れる。
また、チョークコイルＬ１の極性は期間Ｂから変化しな
いため、ＦＥＴＱ１はオンの状態のままである。

【００２３】さらに、期間Ｄにおいては、トランス１２
の２次側に電圧が出力されなくなり、チョークコイルＬ
２の極性は、期間Ｃのときから反転し、ドットのある端
子がマイナスとなる。このとき、チョークコイルＬ２の
サブ巻線ＬＳ２の極性も反転し、ドットのある端子がマ
イナスとなる。サブ巻線ＬＳ２の極性が反転したため、
ＦＥＴＱ２の入力容量Ｃｉｓｓはプラスに充電され、Ｆ
ＥＴＱ２はオンする。また、チョークコイルＬ１の極性
は期間Ｃから変化しないため、ＦＥＴＱ１はオンの状態
のままである。このときチョークコイルＬ１から出力さ
れた電流は、チョークコイルＬ１、コンデンサＣｏ、Ｆ
ＥＴＱ１、チョークコイルＬ１の経路を流れ、チョーク
コイルＬ２から出力された電流は、チョークコイルＬ
２、コンデンサＣｏ、ＦＥＴＱ２、チョークコイルＬ２
の経路を流れる。

【００２４】以上述べたようにこの実施形態では、カレ
ントダブラ同期整流回路１４の出力チョークコイルＬ
１，Ｌ２の極性の反転する期間と、同期整流素子である
ＦＥＴＱ１，Ｑ２に電流が流れる期間が一致することを
利用して、ＦＥＴＱ１，Ｑ２のオン／オフを制御するこ
とができる。

【００２５】この実施形態のカレントダブラ同期整流回
路１４は、同期整流用のＦＥＴＱ１，Ｑ２に電流が流れ
る期間にＦＥＴＱ１，Ｑ２がオフしてしまうことがな
く、ＦＥＴＱ１，Ｑ２に電流が流れる期間のすべてにお
いてＦＥＴＱ１，Ｑ２をオンさせることが可能であり、
寄生ダイオードを電流が流れることによる損失がなく、
このスイッチング電源装置１０の効率を向上させること
ができる。

【００２６】次にこの発明の第二実施形態について図
３、図4を基にして説明する。ここで上記実施形態と同
様の部材は同一の符号を付して説明を省略する。この実
施形態のスイッチング電源装置２０は、トランス１２の
２次側にカレントダブラ同期整流回路２４が設けられて
いる。カレントダブラ同期整流回路２４は、図３に示す
ように、トランス１２の２次側に、ソース同士が接続さ
れた同期整流素子であるＭＯＳ−ＦＥＴＱ１，Ｑ２の各
ドレイン接続され、このＦＥＴＱ１，Ｑ２の各ドレイン
間には、チョークコイルＬ１，Ｌ２連結され、チョーク
コイルＬ１，Ｌ２とＦＥＴＱ１，Ｑ２のソース間に出力
コンデンサＣｏが並列に接続されている。

【００２７】また、チョークコイルＬ１，Ｌ２には、各
々サブ巻線ＬＳ１，ＬＳ２が設けられ、サブ巻線ＬＳ
１，ＬＳ２の一端には各々コンデンサＣ１，Ｃ２の一端
が接続され、各コンデンサＣ１，Ｃ２の他端が、各々同
期整流素子であるＦＥＴＱ１，Ｑ２の各ゲートに接続さ
れている。各サブ巻線ＬＳ１，ＬＳ２の他端は、ＦＥＴ
Ｑ１，Ｑ２の各ソースに接続されている。さらに、ＦＥ
ＴＱ１，Ｑ２のゲートとソース間には、各々ダイオード
Ｄ１，Ｄ２が接続され、ダイオードＤ１，Ｄ２は、各々
のアノードがＦＥＴＱ１，Ｑ２のソースに接続され、ダ
イオードＤ１，Ｄ２の各カソードが各ＦＥＴＱ１，Ｑ２
のゲートに各々接続されている。

【００２８】ここで、上記第一実施形態の場合のチョー
クコイルＬ１，Ｌ２とサブ巻線ＬＳ１，ＬＳ２の巻き数
比を考える。まず、ＦＥＴＱ１がオンである期間は、チ
ョークコイルＬ１のドットのある側がマイナスで、反対
側がプラスである。このときチョークコイルＬ１に発生
する電圧は、出力電圧Ｖoutとほぼ等しい。サブ巻線Ｌ
Ｓ１は、チョークコイルＬ１のサブ巻線であるので、チ
ョークコイルＬ１とサブ巻線ＬＳ１の巻き数比に比例し
た電圧がサブ巻線ＬＳ１に発生する。ここで、ＦＥＴＱ
１がオンするためには、ゲートに閾値電圧以上の電圧を
与える必要があり、サブ巻線ＬＳ１に閾値以上の電圧を
発生させてやる必要がある。

【００２９】ＦＥＴＱ１をオンさせたい期間にチョーク
コイルＬ１に発生する電圧は、出力電圧Ｖoutとほぼ等
しいので、チョークコイルＬ１，Ｌ２との巻き数比に適
当な値を選択して、サブ巻線ＬＳ１にＦＥＴＱ１の閾値
以上の電圧を発生させるようにする。即ち、出力電圧が
低いスイチング電源の場合には、チョークコイルＬ１に
対するサブ巻線ＬＳ１の巻き数比が大きくなる。同様
に、サブ巻線ＬＳ２の巻き数比が大きくなるものであ
る。

【００３０】従って、上記第一実施形態の回路におい
て、出力電圧の低いスイッチング電源の場合、チョーク
コイルのサブ巻線の巻き数を多くしなければならないと
いう問題がある。

【００３１】そこで、この実施形態では、上記の構成に
より、ＦＥＴＱ１がオフの期間（サブ巻線ＬＳ１のドッ
トのある端子がプラスとなる期間）に、サブ巻線ＬＳ１
に発生する電圧をコンデンサＣ１に蓄えることにより、
ＦＥＴＱ１がオンの期間は、サブ巻線ＬＳ１の電圧にコ
ンデンサＣ１の電圧が加えられた電圧でＦＥＴＱ１のゲ
ートが駆動される。同様にＦＥＴＱ２も、サブ巻線ＬＳ
２の電圧にコンデンサＣ２の電圧が加えられた電圧でゲ
ートが駆動される。

【００３２】この実施形態のカレントダブラ同期整流回
路２４の動作について、図４を基にして説明する。ここ
で、図４の（ａ）はトランス１２の２次側の出力電圧Ｖ
Ｔ、（ｂ）はチョークコイルＬ１の電圧Ｖ（Ｌ１）、
（ｃ）はチョークコイルＬ２の出力電圧Ｖ（Ｌ２）、
（ｄ）はコイルＬ１の電流Ｉ（Ｌ１）、（ｅ）はコイル
Ｌ２の電流Ｉ（Ｌ２）、（ｆ）はＦＥＴＱ１のドレイン
電流Ｉ（Ｑ１）、（ｇ）はＦＥＴＱ２のドレイン電流Ｉ
（Ｑ２）、（ｈ）はＦＥＴＱ１のゲート−ソース間電圧
ＶＧＳ（Ｑ１）、（ｉ）はＦＥＴＱ２のゲート−ソース
間電圧ＶＧＳ（Ｑ２）である。

【００３３】このカレントダブラ同期整流回路２４の動
作は、図４の期間Ａにおいて、トランス１２の２次側に
正極性の電圧が出力される。このとき、チョークコイル
Ｌ１の極性は、図３のドットのある端子がプラスとな
り、サブ巻線ＬＳ１もドットのある端子からプラスの電
圧が出力される。サブ巻線ＬＳ１からの電流の流れは、
ＦＥＴＱ１の入力容量Ｃｉｓｓに電荷がある場合は、サ
ブ巻線ＬＳ１のドットのある端子、ＦＥＴＱ１のソース
からゲート、コンデンサＣ１、サブ巻線ＬＳ１のドット
のない端子へとなる。また、ＦＥＴＱ１の入力容量Ｃｉ
ｓｓに電荷が無い場合は、サブ巻線ＬＳ１のドットのあ
る端子、ＦＥＴＱ１側のダイードＤ１、コンデンサＣ
１，サブ巻線ＬＳ１のドットのない端子へとなる。これ
により、コンデンサＣ１は、ドットのある端子がプラス
になる方向に充電される。このとき、ＦＥＴＱ１の入力
容量Ｃｉｓｓは放電された状態となるので、ＦＥＴＱ１
はオフとなる。

【００３４】また、このときのチョークコイルＬ２の極
性は、ドットのある端子がマイナスであるため、チョー
クコイルＬ２のサブ巻線ＬＳ２の極性もドットのある端
子がマイナスとなっている。なお、期間Ｃに相当する期
間ではコンデンサＣ２は、ドットのある端子がプラスと
なる方向に充電されている。また、サブ巻線ＬＳ２のド
ットのある端子はＦＥＴＱ２のソースに、反対側の端子
はコンデンサＣ２のドットのない端子に接続されている
ので、サブ巻線ＬＳ２にコンデンサＣ２の電圧を加えた
電圧がＦＥＴＱ２のゲートに印加され、ＦＥＴＱ２はオ
ン状態となっている。

【００３５】次に期間Ｂにおいては、トランス１２の２
次側に電圧が出力されなくなり、チョークコイルＬ１の
極性は期間Ａのときから反転し、ドットのある端子がマ
イナスとなる、このときチョークコイルＬ１のサブ巻線
ＬＳ１の極性も反転し、ドットのある端子がマイナスと
なる。期間Ａでは、コンデンサＣ１はドットのある端子
がプラスになるよう充電されているので、サブ巻線ＬＳ
１に発生する電圧にコンデンサＣ１の電圧を加えた電圧
がＦＥＴＱ１のゲートに印加され、ＦＥＴＱ１はオン状
態となる。また、チョークコイルＬ２の極性は期間Ａか
ら変化しないため、ＦＥＴＱ２はオンの状態のままであ
る。

【００３６】そして、期間Ｃにおいて、トランス１２の
２次側に負極性の電圧が出力されると、チョークコイル
Ｌ２の極性が反転し、ドットのある端子がプラスとな
る。このとき、チョークコイルＬ２のサブ巻線ＬＳ２の
極性もドットのある端子がプラスとなる。サブ巻線ＬＳ
２からの電流の流れは、ＦＥＴＱ２の入力容量Ｃｉｓｓ
に電荷がある場合は、サブ巻線ＬＳ２のドットのある端
子、ＦＥＴＱ２のソースからゲート、コンデンサＣ２、
サブ巻線ＬＳ２のドットのない端子へとなる。また、Ｆ
ＥＴＱ２の入力容量Ｃｉｓｓに電荷が無い場合は、サブ
巻線ＬＳ２のドットのある端子、ＦＥＴＱ２側のダイー
ドＤ２、コンデンサＣ２、サブ巻線ＬＳ２のドットのな
い端子へとなる。これにより、コンデンサＣ２は、ドッ
トのある端子がプラスになる方向に充電される。このと
き、ＦＥＴＱ２の入力容量Ｃｉｓｓは放電された状態と
なるので、ＦＥＴＱ２はオフとなる。またこのとき、チ
ョークコイルＬ１の極性は、期間Ｂから変化しないた
め、ＦＥＴＱ１はオン状態のままである。

【００３７】さらに、期間Ｄにおいては、トランス１２
の２次側に電圧が出力されなくなり、チョークコイルＬ
２の極性は、期間Ｃのときから反転し、ドットのある端
子がマイナスとなる。このとき、チョークコイルＬ２の
サブ巻線ＬＳ２の極性も反転し、ドットのある端子がマ
イナスとなる。期間Ｃでは、コンデンサＣ２は、ドット
のある端子がプラスになるよう充電されているので、サ
ブ巻線ＬＳ２に発生する電圧にコンデンサＣ２の電圧を
加えた電圧が、ＦＥＴＱ２のゲートに印加され、ＦＥＴ
Ｑ２はオン状態となる。チョークコイルＬ１の極性は期
間Ｃから変化しないため、ＦＥＴＱ１はオンの状態のま
まである。

【００３８】以上述べたようにこの実施形態では、トラ
ンス１２から電圧が出力されているときにチョークコイ
ルＬ１，Ｌ２のサブ巻線ＬＳ１，ＬＳ２から出力される
電圧で、ＦＥＴＱ１，Ｑ２をオフさせるとともに、その
電圧をコンデンサＣ１，Ｃ２に蓄える。そして、ＦＥＴ
Ｑ１，Ｑ２をオンさせるときにコンデンサＣ１，Ｃ２に
蓄えた電圧とチョークコイルＬ１，Ｌ２のサブ巻線ＬＳ
１，ＬＳ２から出力される電圧を利用し、出力電圧が低
いスイッチング電源装置であっても、サブ巻線ＬＳ１，
ＬＳ２の巻き数比を大きくすることなくＦＥＴＱ１，Ｑ
２を駆動することができるものである。

【００３９】次にこの発明の第三実施形態について図
５、図６を基にして説明する。ここで上記実施形態と同
様の部材は同一の符号を付して説明を省略する。この実
施形態のスイッチング電源装置３０のカレントダブラ同
期整流回路３４は、図３に示す回路構成の、ダイオード
D１のカソードとＦＥＴＱ１のゲートとの間及びダイオ
ードD２とＦＥＴＱ２との間に、各々電圧制限回路２
２，２３を設けたものである。電圧制限回路２２，２３
は、ＦＥＴQ１，Q２のゲート破壊電圧以下の電圧を出力
するものである。

【００４０】電圧制限回路２２，２３は、図６に示すよ
うに、基準電圧発生部２５をツェナダイオードＺＤ１
１、コンデンサＣ１１により構成し、電圧制限回路２２
は、基準電圧発生部２５が抵抗Ｒ１１を介してトランジ
スタＴｒ１１のベースに接続され、トランジスタＴｒ１
１のエミッタがＦＥＴＱ１のゲートに接続され、コレク
タがコンデンサＣ１を介してサブ巻線ＬＳ１に接続され
ている。トランジスタＴｒ１１のエミッタとコレクタ間
には、ダイオードＤ１１が設けられ、トランジスタＴｒ
１１のエミッタにダイオードＤ１１のアノードが接続さ
れ、コレクタにカソードが接続されている。

【００４１】電圧制限回路２３も同様に、基準電圧発生
部２５が抵抗Ｒ１２を介してトランジスタＴｒ１２のベ
ースに接続され、トランジスタＴｒ１２のエミッタがＦ
ＥＴＱ２のゲートに接続され、コレクタがコンデンサＣ
２を介してサブ巻線ＬＳ２に接続されている。トランジ
スタＴｒ１２のエミッタとコレクタ間には、ダイオード
Ｄ１２が設けられ、トランジスタＴｒ１２のエミッタに
ダイオードＤ１２のアノードが接続され、コレクタにカ
ソードが接続されいる。

【００４２】ここで、電圧制限回路２２，２３を設ける
理由について以下に説明する。例えば、ＦＥＴＱ１のゲ
ート電圧は、トランス１２の２次側から出力がないとき
にはコンデンサＣ１に蓄えられた電圧で駆動される。コ
ンデンサＣ１の電圧は、トランス１２の２次側から正極
性の電圧が出力されているときに、サブ巻線ＬＳ１に発
生する電圧である。サブ巻線ＬＳ１に発生する電圧は、
「チョークコイルＬ１に印加された電圧」と、「チョー
クコイルＬ１とサブ巻線ＬＳ１の巻き数比」の積であ
る。チョークコイルに印加される電圧は、「トランス１
２から出力される電圧」から、「スイッチング電源の出
力Ｖout」を引いた値である。

【００４３】また、トランス１２の２次側から電圧が出
力されていないとき、もしくは負極性の電圧が出力され
ているときには、ＦＥＴＱ１のゲートは、「Ｃ１に蓄え
られた電圧」に「サブ巻線ＬＳ１から発生する電圧」が
加えられた電圧で駆動される。このとき、サブ巻線ＬＳ
１に発生する電圧は、「チョークコイルＬ１の電圧」と
「チョークコイルＬ１とサブ巻線ＬＳ１の巻き数比」の
積である。このときのチョークコイルＬ１の電圧は、こ
のスイッチング電源の出力電圧にほぼ等しい。そして、
ＦＥＴＱ２も、チョークコイルＬ２，サブ巻線ＬＳ２に
おいても同様の動作、作用をするものである。

【００４４】従って、上記第二実施形態のスイッチング
電源回路では、スイッチング電源装置の入力電圧が高く
なると、同期整流用ＦＥＴＱ１，Ｑ２のゲートの駆動電
圧も上昇する。しかし、ＦＥＴはゲートの耐圧が１０〜
２０Ｖ程度の低い耐圧のものが多く、上記第二実施形態
のカレントダブラ同期整流回路２４の場合、同期整流用
ＦＥＴのゲートの破壊電圧によってその入力電圧の上限
が決定される。

【００４５】そこで、この実施形態のように、同期整流
用のＦＥＴＱ１，Ｑ２のゲートに電圧制限回路２２，２
３を設けることにより、ＦＥＴＱ１，Ｑ２のゲート耐圧
を超える電圧が、ＦＥＴＱ１，Ｑ２のゲートに印加され
ないようにすることができる。さらに、スイッチング電
源３０では、チョークコイルＬ１とサブ巻線ＬＳ１、及
びチョークコイルＬ２とサブ巻線ＬＳ２に、各々適当な
巻数比を設定することで、電圧制限回路２２，２３によ
り、ＦＥＴＱ１，Ｑ２のゲートには、常に一定の電圧が
印加されることになり、幅広い入力電圧範囲をもつスイ
ッチング電源装置を構成することができる。

【００４６】次に、この実施形態のスイッチング電源装
置３０の動作を説明する。この実施形態では、電圧制限
回路２２，２３に共通に設けられた基準電圧発生部２５
により、電圧制限回路２２においては、サブ巻線ＬＳ１
のドットがない端子にプラスの電圧が発生している期間
に供給される電流によって発生するツェナ電圧により基
準電圧を出力する。そして、サブ巻線ＬＳ１のドットの
ある端子にプラスの電圧が出力されている期間において
は、ツェナダイオードＺＤ１１に並列に接続されたコン
デンサＣ１１により基準電圧が出力される。

【００４７】そして、サブ巻線ＬＳ１のドットのない端
子にプラスの電圧が発生している期間は、ＦＥＴＱ１の
入力容量Ｃｉｓｓを充電する動作となる。このとき、Ｆ
ＥＴＱ１の入力容量Ｃｉｓｓを充電する電流は、トラン
ジスタＴｒ１１のコレクタからエミッタを通過する。ト
ランジスタＴｒ１１のコレクタからエミッタに電流（以
下、コレクタ電流という）が流れるためには、ベースか
らエミッタに電流（以下、ベース電流という）が流れる
必要がある。

【００４８】サブ巻線ＬＳ１のドットのない端子にプラ
スの電圧が発生している期間の初期においては、ＦＥＴ
Ｑ１の入力容量Ｃｉｓｓの電圧が、基準電圧発生部２５
の電圧よりも低いために、トランジスタＴｒ１１は、ベ
ース電流が流れることによりコレクタ電流も流れるた
め、ＦＥＴＱ１の入力容量Ｃｉｓｓに充電電流が流れ
る。

【００４９】そして、ＦＥＴＱ１の入力容量Ｃｉｓｓの
充電が進み、入力容量Ｃｉｓｓの電圧が上昇し基準電圧
に近づくと、トランジスタＴｒ１１のベース電流が減少
する。基準電圧からトランジスタＴｒ１１のベースの閾
値電圧（一般的なトランジスタでは０．５Ｖ前後）を引
いた値に達すると、トランジスタＴｒ１１のベース電流
が流れなくなり、ベース電流が停止することで、コレク
タ電流が停止する。よって、サブ巻線ＬＳ１に発生する
電圧やコンデンサＣ１に蓄えられている電圧にかかわり
なく、ＦＥＴＱ１の入力容量Ｃｉｓｓは、基準電圧発生
部２５の基準電圧からトランジスタＴｒ１１のベースの
閾値電圧を引いた値以上には充電されない。

【００５０】以上の動作において、トランジスタＴｒ１
１のコレクタに印加される電圧は、サブ巻線ＬＳ１に発
生する電圧とコンデンサＣ１に蓄えられた電圧が加えら
れた値である。サブ巻線ＬＳ１に発生する電圧は、スイ
ッチング電源装置３０の出力電圧に比例し、コンデンサ
Ｃ１に蓄えられる電圧は、スイッチング電源装置３０の
入力電圧に比例して増減する。即ち、スイッチング電源
装置３０の入力電圧が高くなると、トランジスタＴｒ１
１のコレクタに加えられる電圧も高くなるが、コレクタ
電圧が高くなっても、この実施形態の回路においては、
ＦＥＴＱ１のゲートに印加される電圧の最大値は一定に
なる。従って、スイッチング電源装置３０の入力電圧を
高くしてもＦＥＴＱ１を破壊することはない。

【００５１】ＦＥＴＱ１の入力容量Ｃｉｓｓが充電され
る過程で、ＦＥＴＱ２の入力容量Ｃｉｓｓは放電され
る。ＦＥＴＱ２の放電は、トランジスタＴｒ１２のコレ
クタとエミッタに並列に接続されたダイオードＤ１２を
通して行われる。

【００５２】また、電圧制限回路２３でも、サブ巻線Ｌ
Ｓ２が上記と同様の状態において、上記と同様に作用す
る。このとき、ＦＥＴＱ１の放電は、トランジスタＴｒ
１１のコレクタとエミッタに並列に接続されたダイオー
ドＤ１１を通して行われる。

【００５３】この実施形態のスイッチング電源装置３０
によれば、同期整流用ＦＥＴＱ１，Ｑ２ゲートの耐圧に
制限されず、幅広い入力電圧範囲をもつスイッチング電
源装置を構成することができる。

【００５４】なお、この実施形態の基準電圧発生部２５
を図７に示すように、一対のツェナダイオードＺＤ１
２，１３により、そのツェナ電圧を基準電圧としてもよ
い。これによっても同様の効果を得ることができ、回路
構成をより簡単なものとすることができる。

【００５５】次にこの発明の第四実施形態について図８
を基にして説明する。ここで上記実施形態と同様の部材
は同一の符号を付して説明を省略する。この実施形態の
スイッチング電源装置４０のカレントダブラ同期整流回
路４４は、図６と比較して、トランジスタＴｒ１１とダ
イオードＤ１１がＦＥＴＱ１１に、トランジスタＴｒ１
２とダイオードＤ１２がＦＥＴＱ１２に置き換えられて
いる。トランジスタＴｒ１１とＦＥＴＱ１１の機能の違
いは、トランジスタＴｒ１１はベース電流が流れること
によりコレクタ電流が流れる素子であるの対して、ＦＥ
ＴＱ１１は、ゲートの電圧がソースの電圧よりも高い場
合にドレインからソースに電流（以下ドレイン電流とい
う）が流れる素子である。そして、ＦＥＴＱ１の入力容
量Ｃｉｓｓを充電する動作において、サブ巻線ＬＳ１の
ドットのある端子がマイナスの極性を持つ期間の初期に
おいては、ＦＥＴＱ１の入力容量Ｃｉｓｓの電圧が、基
準電圧発生部２５の電圧よりも低いために、電圧制限回
路２２のＦＥＴＱ１１のゲート電圧は、ソース電圧より
も高くドレイン電流が流れる。ドレイン電流が流れるた
めＦＥＴＱ１の入力容量Ｃｉｓｓに充電電流が流れる。

【００５６】そして、ＦＥＴＱ１の入力容量Ｃｉｓｓの
充電が進み、入力容量Ｃｉｓｓの電圧が上昇し基準電圧
に近づくと、ＦＥＴＱ１１のソースの電圧が上昇する。
入力容量Ｃｉｓｓの電圧が、基準電圧からＦＥＴＱ１１
のゲートの閾値電圧を引いた値に達すると、ＦＥＴＱ１
１のドレイン電流が流れなくなる。よって、サブ巻線Ｌ
Ｓ１に発生する電圧やコンデンサＣ１に蓄えられている
電圧にかかわりなく、ＦＥＴＱ１の入力容量Ｃｉｓｓ
は、基準電圧発生部２５の基準電圧からＦＥＴＱ１１の
ゲートの閾値電圧を引いた値以上には充電されない。

【００５７】ＦＥＴＱ１の入力容量Ｃｉｓｓが充電され
る過程で、ＦＥＴＱ２の入力容量Ｃｉｓｓは放電され
る。ＦＥＴＱ２の放電は、ＦＥＴＱ１２の寄生ダイオー
ドを通して行われる。また、図８の他方の電圧制限回路
２３も同様に機能する。

【００５８】この実施形態のスイッチング電源装置４０
によっても、同期整流用ＦＥＴのゲート耐圧に制限され
ず、幅広い入力電圧範囲をもつスイッチング電源装置を
構成することができる。

【００５９】なお、この実施形態の基準電圧発生部２５
を図９に示すように、一対のツェナダイオードＺＤ１
２，１３により、そのツェナ電圧を基準電圧としてもよ
い。これによっても同様の効果を得ることができ、回路
構成をより簡単なものとすることができる。

【００６０】次に、この発明の第五実施形態について図
１０を基にして説明する。ここで上記実施形態と同様の
部材は同一の符号を付して説明を省略する。この実施形
態のスイッチング電源装置５０のカレントダブラ同期整
流回路５４は、図３に示す回路構成のＦＥＴＱ１，Ｑ２
の各ゲートとソース間に並列に放電回路２６，２７を設
け、放電回路２６，２７をトランス１２の信号により駆
動させるものである。これにより、トランス１２、ＦＥ
ＴＱ１，Ｑ２、トランス１２の経路を流れる貫通電流を
抑えることができる。

【００６１】ここで、この貫通電流について説明する。
上記各実施形態では、チョークコイルＬ１，Ｌ２から発
生する電圧の極性が変化することを利用して、同期整流
用ＦＥＴのオン、及びオフを制御している。ＦＥＴＱ１
がオフする期間は、トランス１２から正極性の電圧が出
力されている期間であり、ＦＥＴＱ２がオフする期間
は、トランス１２から負極性の電圧が出力されている期
間である。トランス１２から出力がない期間はＦＥＴＱ
１，Ｑ２共にオンしている。ここで、「トランス１２か
ら出力がない期間」から「トランス１２から正極性の電
圧が出力されている期間」に移行した瞬間を考える。こ
の瞬間は、「ＦＥＴＱ１，Ｑ２共にオン」から「ＦＥＴ
Ｑ１がオフ、ＦＥＴＱ２はオン」に変わる瞬間である。
ＦＥＴＱ１をオフさせるのは、チョークコイルＬ１の極
性が変化したときであり、チョークコイルＬ１の極性が
変化するには、トランス１２から出力された電圧がチョ
ークコイルＬ１に印加されたときである。従って、この
瞬間の動作は、「トランス１２から正極性の電圧が出力
され」、「チョークコイルＬ１に電圧が印加され、極性
が反転し」、「ＦＥＴＱ１の入力容量Ｃｉｓｓが放電
し」、「ＦＥＴＱ１がオフする」という動作を行う。即
ち、トランス１２から電圧が出力された瞬間は、ＦＥＴ
Ｑ１がすぐにオフできず、ＦＥＴＱ１，Ｑ２共にオンし
ている状態となり、トランス１２，ＦＥＴＱ１，ＦＥＴ
Ｑ２，トランス１２の経路を流れる貫通電流が流れるこ
とになる。スイッチング電源装置におけるこの貫通電流
は、損失の増大を引き起こすものであり、極力少なくす
べきものである。

【００６２】以上述べたように、先の実施形態のスイッ
チング電源装置では貫通電流により、スイッチング電源
装置の損失を増大させてしまう可能性があった。この実
施形態では、この貫通電流を抑えるものである。

【００６３】次に、この実施形態のスイッチング電源装
置５０の動作について、以下に説明する。まず、ＦＥＴ
Ｑ１がオフする期間は、トランス１２から正極性の電圧
が出力されている期間であり、ＦＥＴＱ１に接続した放
電回路２６を、トランス１２から正極性の電圧が出力さ
れている期間に駆動することで、ＦＥＴＱ１の入力容量
Ｃｉｓｓを放電させる。同様に、ＦＥＴＱ２がオフする
期間は、トランス１２から負極性の電圧が出力されてい
る期間であり、ＦＥＴＱ２に接続した放電回路２７を、
トランス１２から負極性の電圧が出力されている期間に
駆動することで、ＦＥＴＱ２の入力容量Ｃｉｓｓを放電
させる。

【００６４】このとき、チョークコイルＬ１，Ｌ２の極
性が反転することでＦＥＴＱ１，Ｑ２の入力容量Ｃｉｓ
ｓが放電されてＦＥＴＱ１，Ｑ２がオフする速度より
も、トランス１２からの信号で放電回路２６，２７が駆
動してＦＥＴＱ１，Ｑ２をオフする速度の方が速い。従
って、トランス１２から電圧が出力されている期間に、
ＦＥＴＱ１，Ｑ２が同時にオンしている時間を短くする
ことが可能であり、貫通電流を低減することができる。

【００６５】なお、この放電回路２６，２７は、図１１
に示すように、上述の図５に示す実施形態の電圧制限回
路２２，２３を備えたスイッチング電源装置に設けても
良い。この場合の電圧制限回路２２，２３と、放電回路
２６，２７の回路構成の例を図１２に示す。この放電回
路２６，２７は、トランジスタＴｒ２１，Ｔｒ２２のコ
レクタが各々ＦＥＴＱ１，Ｑ２のゲートに接続され、エ
ミッタが各々ＦＥＴＱ１，Ｑ２のソースに接続されてい
る。そして、トランジスタＴｒ２１，Ｔｒ２２のベース
が、トランス１２の両端に接続されている。

【００６６】これにより、同期整流用ＦＥＴＱ１，Ｑ２
のゲート耐圧に制限されず、幅広い入力電圧範囲を有す
ると共に、貫通電流を抑え効率の良いスイッチング電源
を構成することができる。

【００６７】次に、この発明の第六実施形態について図
１３を基にして説明する。ここで上記実施形態と同様の
部材は同一の符号を付して説明を省略する。この実施形
態のスイッチング電源装置６０は、図１０に示す回路構
成の放電回路２６，２７の駆動を、絶縁回路６２，６３
を介して、トランス１２の１次側の制御回路６４からの
信号により駆動させるものである。これにより、放電回
路２６，２７を任意のタイミングで動作させることがで
き、トランス１２、ＦＥＴＱ１，Ｑ２、トランス１２の
経路を流れる貫通電流をより確実に抑えることができ
る。

【００６８】また、このスイッチング電源装置６０は、
図１３に示すように、上述の図５に示す実施形態の電圧
制限回路２２，２３を備えたスイッチング電源装置に設
けても良い。この場合の回路を図１５に示す。このスイ
ッチング電源装置は、図１２に示す放電回路２６，２７
のトランジスタＴｒ２１，Ｔｒ２２のベースに絶縁回路
６２，６３を介して制御回路６４を接続したものであ
る。ここでは、絶縁回路６２，６３は、ドライブトラン
スにより構成されている。

【００６９】これにより、幅広い入力電圧範囲を有する
と共に、より速く放電回路２６，２７を動作させること
ができ、貫通電流をより確実に抑えることができる。

【００７０】また、図１６に示すように、絶縁回路をフ
ォトカプラ６６，６７により構成しても良い。この場
合、フォトカプラ６６，６７の発光部である発光ダイオ
ードＰＤ１，ＰＤ２は、制御回路６４に接続されて駆動
され、受光部であるフォトトランジスタＰＴｒ１，ＰＴ
ｒ２は、ＦＥＴＱ１，Ｑ２のソース−ゲート間に接続さ
れている。これにより、より速く放電回路２６，２７を
動作させることができ、貫通電流をより確実に抑えるこ
とができる。また、放電回路と絶縁回路を一体化するこ
とができる。

【００７１】以上の実施形態では、同期整流素子にｎ−
チャンネルＭＯＳ−ＦＥＴを用いたが、ｐチャンネルＭ
ＯＳ−ＦＥＴを用いてカレントダブラ同期整流回路を構
成してもよい。さらに、ＭＯＳ−ＦＥＴ以外の同様の機
能を有するスイッチング素子を用いてもよい。

【００７２】

【発明の効果】この発明のスイッチング電源装置は、同
期整流素子に電流が流れる期間のすべてにおいて同期整
流素子をオンさせることが可能であり、寄生ダイオード
を流れることによる損失がなく、スイッチング電源装置
の効率を向上させることができる。

【００７３】また、電圧制限回路を同期整流素子のゲー
トの前段に設けることにより、幅広い入力電圧範囲のス
イッチング電源装置を構成することができる。

【００７４】また、同期整流素子のゲートの前段に放電
回路を設けることにより、同期整流素子を貫通する貫通
電流を抑えることができ、スイッチング電源素子の効率
を高めることができる。

【図面の簡単な説明】

【図１】この発明の第一実施形態のスイッチング電源装
置の概略回路図である。

【図２】この実施形態のスイッチング電源装置の動作を
示すタイミングチャートである。

【図３】この発明の第二実施形態のスイッチング電源装
置の概略回路図である。

【図４】この実施形態のスイッチング電源装置の動作を
示すタイミングチャートである。

【図５】この発明の第三実施形態のスイッチング電源装
置の概略回路図である。

【図６】この実施形態のスイッチング電源装置の回路図
である。

【図７】この実施形態のスイッチング電源装置の電圧制
限回路の他の例を示す回路図である。

【図８】この発明の第四実施形態のスイッチング電源装
置の概略回路図である。

【図９】この実施形態のスイッチング電源装置の電圧制
限回路の他の例を示す回路図である。

【図１０】この発明の第五実施形態のスイッチング電源
装置の概略回路図である。

【図１１】この実施形態のスイッチング電源装置の他の
例を示す概略回路図である。

【図１２】この実施形態のスイッチング電源装置の他の
例の回路図である。

【図１３】この発明の第六実施形態のスイッチング電源
装置の概略回路図である。

【図１４】この実施形態のスイッチング電源装置の他の
例を示す概略回路図である。

【図１５】この実施形態のスイッチング電源装置の回路
図である。

【図１６】この実施形態のスイッチング電源装置の他の
例を示す回路図である。

【図１７】従来のカレントダブラ同期整流回路を備えた
スイッチング電源装置の概略回路図である。

【図１８】従来のスイッチング電源装置の動作を示すタ
イミングチャートである。

【図１９】ＭＯＳ−ＦＥＴの寄生ダイオードと寄生容量
を示すである。

【符号の説明】

１０スイッチング電源装置１２トランス１４カレントダブラ同期整流回路２２，２３電圧制限回路２５基準電圧発生部２６，２７放電回路Ｌ１，Ｌ２チョークコイルＬＳ１，ＬＳ２サブ巻線

Claims

【特許請求の範囲】

【請求項１】プシュプル回路、ハーフブリッジ回路、
もしくはこれらの回路で駆動された場合と同様の電圧を
トランスの２次側に発生させる駆動回路をそのトランス
の１次側に備え、上記トランスの２次側にカレントダブ
ラ同期整流回路を有し、このカレントダブラ同期整流回
路の同期整流素子をＭＯＳ−ＦＥＴもしくはこれと同様
の機能を有した素子により構成して同期整流を行うスイ
ッチング電源装置において、上記カレントダブラ同期整
流回路の第一、第二のチョークコイルの各々にサブ巻線
を設け、その第一のチョークコイルに設けた第一のサブ
巻線の一端と第一の同期整流素子のゲートを接続し、上
記第一のサブ巻線の他端と上記第一の同期整流素子のソ
ースを接続し、第二のチョークコイルに設けた第二のサ
ブ巻線の一端と第二の同期整流素子のゲートを接続し、
上記第二のサブ巻線の他端と上記第二の同期整流素子の
ソースを接続したことを特徴とするスイッチング電源装
置。
【請求項２】プシュプル回路、ハーフブリッジ回路、
もしくはこれらの回路で駆動された場合と同様の電圧を
トランスの２次側に発生させる駆動回路をそのトランス
の１次側に備え、上記トランスの２次側にカレントダブ
ラ同期整流回路を有し、このカレントダブラ同期整流回
路の同期整流素子をＭＯＳ−ＦＥＴもしくはこれと同様
の機能を有した素子により構成して同期整流を行うスイ
ッチング電源装置において、上記カレントダブラ同期整
流回路の第一、第二のチョークコイルの各々にサブ巻線
を設け、その第一のチョークコイルに設けた第一のサブ
巻線の一端に第一のコンデンサの一端を接続し、この第
一のコンデンサの他端と第一の同期整流素子のゲートを
接続し、上記第一のサブ巻線の他端と上記第一の同期整
流素子のソースを接続し、第二のチョークコイルに設け
た第二のサブ巻線の一端に第二のコンデンサの一端を接
続し、この第二のコンデンサの他端と第二の同期整流素
子のゲートを接続し、上記第二のサブ巻線の他端と上記
第二の同期整流素子のソースを接続し、上記第一、第二
の同期整流素子の各ゲートとソース間に各々ダイオード
を接続し、各ダイオードは、アノードが上記第一、第二
の同期整流素子のソースに接続しカソードが上記第一、
第二の同期整流素子のゲートに接続したことを特徴とす
るスイッチング電源装置。
【請求項３】上記各同期整流素子のゲートの前段に、
ゲートの破壊電圧以下の電圧を出力する電圧制限回路を
設けたことを特徴とする請求項２記載のスイッチング電
源装置。
【請求項４】上記電圧制限回路は、上記各サブ巻線に
一端が接続された上記各コンデンサの他端と上記各同期
整流素子のゲートとの間に各々トランジスタを設け、こ
の各トランジスタのエミッタを上記各同期整流素子のゲ
ートに接続し、上記各トランジスタのコレクタを上記各
コンデンサの端子に接続し、上記各トランジスタのベー
スに各々基準電圧発生部を接続するとともに、上記各ト
ランジスタのエミッタとコレクタ間に各々ダイオードを
接続し、この各ダイオードは、上記各トランジスタのエ
ミッタにアノードを接続し、コレクタにカソードを接続
したことを特徴とする請求項３記載のスイッチング電源
装置。
【請求項５】上記電圧制限回路は、上記各サブ巻線に
一端が接続された上記各コンデンサの他端と上記各同期
整流素子のゲートとの間に各々ＭＯＳ−ＦＥＴを設け、
この各ＭＯＳ−ＦＥＴのソースを上記各同期整流素子の
ゲートに接続しドレインを上記各コンデンサの端子に接
続し、上記各ＭＯＳ−ＦＥＴのゲートに各々基準電圧発
生部を接続したことを特徴とする請求項３記載のスイッ
チング電源装置。
【請求項６】上記各同期整流素子のゲートとソース間
に各々放電回路を設け、この各放電回路を上記トランス
からの信号により駆動することを特徴とする請求項２，
３，４または５記載のスイッチング電源装置。
【請求項７】上記同期整流素子のゲートとソース間に
放電回路を設け、この放電回路を、上記トランスの１次
側から絶縁された回路を介して駆動することを特徴とす
る請求項２，３，４または５記載のスイッチング電源装
置。