JP2002345238A - 直流整流回路 - Google Patents
直流整流回路Info
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Abstract
(57)【要約】
【課題】 直流整流回路の転流用スイッチング素子又は
整流用スイッチング素子の破壊及び出力側への逆電圧の
発生を防止する。 【解決手段】直流整流回路のトランス(3)の二次巻線(5)
に並列に接続された転流用スイッチング素子(8)及び転
流用スイッチング素子(8)と二次巻線(5)との間に接続さ
れた整流用スイッチング素子(9)の各ソース側をアノー
ドとし、転流用スイッチング素子(8)及び整流用スイッ
チング素子(9)の各ゲート側をカソードとして、転流用
スイッチング素子(8)及び整流用スイッチング素子(9)の
ソースとゲートとの間にそれぞれ第１の整流素子(11)及
び第２の整流素子(12)を接続して、スイッチング動作を
確実に行う。
整流用スイッチング素子の破壊及び出力側への逆電圧の
発生を防止する。 【解決手段】直流整流回路のトランス(3)の二次巻線(5)
に並列に接続された転流用スイッチング素子(8)及び転
流用スイッチング素子(8)と二次巻線(5)との間に接続さ
れた整流用スイッチング素子(9)の各ソース側をアノー
ドとし、転流用スイッチング素子(8)及び整流用スイッ
チング素子(9)の各ゲート側をカソードとして、転流用
スイッチング素子(8)及び整流用スイッチング素子(9)の
ソースとゲートとの間にそれぞれ第１の整流素子(11)及
び第２の整流素子(12)を接続して、スイッチング動作を
確実に行う。
Description
【０００１】
【発明の属する技術分野】本発明は、直流整流回路、特
にトランスの二次巻線に接続されたスイッチング素子の
破壊を防止できる直流整流回路に関する。
にトランスの二次巻線に接続されたスイッチング素子の
破壊を防止できる直流整流回路に関する。
【０００２】
【従来の技術】従来の同期整流回路は、例えば図３に示
すように、直流電源(1)に直列に接続されたトランス(3)
の一次巻線(4)及びＮチャネルエンハンスメントＭＯＳ
型ＦＥＴにより構成されたスイッチング素子(2)と、ト
ランス(3)の二次巻線(5)に並列に接続されたＮチャネル
エンハンスメントＭＯＳ型ＦＥＴにより構成された転流
用スイッチング素子(8)と、転流用スイッチング素子(8)
と二次巻線(5)との間に接続されたＮチャネルエンハン
スメントＭＯＳ型ＦＥＴにより構成された整流用スイッ
チング素子(9)と、二次巻線(5)の一端と正側出力端子
(一方の出力端子)(18)との間に接続されたチョークコイ
ル(6)とを備えている。整流用スイッチング素子(9)の制
御端子(ゲート)は並列に接続されたダイオード(17)及び
ゲート抵抗(16)を介して二次巻線(5)の一端に接続さ
れ、転流用スイッチング素子(8)の制御端子(ゲート)は
並列に接続されたダイオード(15)及びゲート抵抗(14)を
介して二次巻線(5)の他端に接続される。正側出力端子
(18)と負側出力端子(19)との間には、平滑用コンデンサ
(7)が接続され、チョークコイル(6)と平滑用コンデンサ
(7)とで平滑回路を構成する。
すように、直流電源(1)に直列に接続されたトランス(3)
の一次巻線(4)及びＮチャネルエンハンスメントＭＯＳ
型ＦＥＴにより構成されたスイッチング素子(2)と、ト
ランス(3)の二次巻線(5)に並列に接続されたＮチャネル
エンハンスメントＭＯＳ型ＦＥＴにより構成された転流
用スイッチング素子(8)と、転流用スイッチング素子(8)
と二次巻線(5)との間に接続されたＮチャネルエンハン
スメントＭＯＳ型ＦＥＴにより構成された整流用スイッ
チング素子(9)と、二次巻線(5)の一端と正側出力端子
(一方の出力端子)(18)との間に接続されたチョークコイ
ル(6)とを備えている。整流用スイッチング素子(9)の制
御端子(ゲート)は並列に接続されたダイオード(17)及び
ゲート抵抗(16)を介して二次巻線(5)の一端に接続さ
れ、転流用スイッチング素子(8)の制御端子(ゲート)は
並列に接続されたダイオード(15)及びゲート抵抗(14)を
介して二次巻線(5)の他端に接続される。正側出力端子
(18)と負側出力端子(19)との間には、平滑用コンデンサ
(7)が接続され、チョークコイル(6)と平滑用コンデンサ
(7)とで平滑回路を構成する。
【０００３】動作の際に、図示しない制御回路からスイ
ッチング素子(2)の制御端子(ゲート)にパルスを印加し
て、スイッチング素子(2)をオンに切り換えたとき、ト
ランス(3)の一次巻線(4)及びスイッチング素子(2)を通
じて直流電源(1)から電流が流れる。このとき、トラン
ス(3)の二次巻線(5)、ゲート抵抗(16)、整流用スイッチ
ング素子(9)の入力容量、整流用スイッチング素子(9)の
寄生ダイオード及び二次巻線(5)の経路で入力容量の充
電電流が流れ、ゲート抵抗(16)と入力容量の時定数で定
まる速度で整流用スイッチング素子(9)のゲート電位が
ソース電位に対して増加し、閾値電位以上に達したと
き、整流用スイッチング素子(9)がオンとなる。
ッチング素子(2)の制御端子(ゲート)にパルスを印加し
て、スイッチング素子(2)をオンに切り換えたとき、ト
ランス(3)の一次巻線(4)及びスイッチング素子(2)を通
じて直流電源(1)から電流が流れる。このとき、トラン
ス(3)の二次巻線(5)、ゲート抵抗(16)、整流用スイッチ
ング素子(9)の入力容量、整流用スイッチング素子(9)の
寄生ダイオード及び二次巻線(5)の経路で入力容量の充
電電流が流れ、ゲート抵抗(16)と入力容量の時定数で定
まる速度で整流用スイッチング素子(9)のゲート電位が
ソース電位に対して増加し、閾値電位以上に達したと
き、整流用スイッチング素子(9)がオンとなる。
【０００４】整流用スイッチング素子(9)がオンになる
と、転流用スイッチング素子(8)の入力容量と、ゲート
抵抗(14)と、整流用スイッチング素子(9)と、転流用ス
イッチング素子(8)の入力容量の経路で入力容量の放電
電流が流れ、ゲート抵抗(14)と入力容量の時定数で定ま
る速度で転流用スイッチング素子(8)のゲート電位がソ
ース電位に対して減少し、閾値電位以下になると転流用
スイッチング素子(8)がオフとなる。このとき、トラン
ス(3)の二次巻線(5)と、チョークコイル(6)と、正側出
力端子(18)と負側出力端子(19)との間に接続された負荷
と、整流用スイッチング素子(9)と、トランス(3)の二次
巻線(5)の経路で負荷電流が流れる。
と、転流用スイッチング素子(8)の入力容量と、ゲート
抵抗(14)と、整流用スイッチング素子(9)と、転流用ス
イッチング素子(8)の入力容量の経路で入力容量の放電
電流が流れ、ゲート抵抗(14)と入力容量の時定数で定ま
る速度で転流用スイッチング素子(8)のゲート電位がソ
ース電位に対して減少し、閾値電位以下になると転流用
スイッチング素子(8)がオフとなる。このとき、トラン
ス(3)の二次巻線(5)と、チョークコイル(6)と、正側出
力端子(18)と負側出力端子(19)との間に接続された負荷
と、整流用スイッチング素子(9)と、トランス(3)の二次
巻線(5)の経路で負荷電流が流れる。
【０００５】スイッチング素子(2)がオフになると、ト
ランス(3)の二次巻線(5)にフライバック電圧が発生し、
スイッチング素子(2)がオンしたときと同様な動作によ
り、まず転流用スイッチング素子(8)がオンとなり、次
に、整流用スイッチング素子(9)がオフとなり、チョー
クコイル(6)、負荷、転流用スイッチング素子(8)、チョ
ークコイル(6)の経路で負荷電流が流れる。ダイオード
(15, 17)は、転流用スイッチング素子(8)及び整流用ス
イッチング素子(9)の各ターンオフ時に各入力容量の電
荷を高速放電し、スイッチングロスを低減する機能があ
る。
ランス(3)の二次巻線(5)にフライバック電圧が発生し、
スイッチング素子(2)がオンしたときと同様な動作によ
り、まず転流用スイッチング素子(8)がオンとなり、次
に、整流用スイッチング素子(9)がオフとなり、チョー
クコイル(6)、負荷、転流用スイッチング素子(8)、チョ
ークコイル(6)の経路で負荷電流が流れる。ダイオード
(15, 17)は、転流用スイッチング素子(8)及び整流用ス
イッチング素子(9)の各ターンオフ時に各入力容量の電
荷を高速放電し、スイッチングロスを低減する機能があ
る。
【０００６】例えば、特開平９−８４３３７号公報に
は、図３に示す従来の同期整流回路と類似の構成を有す
るアクティブクランプ方式の同期整流回路が開示されて
いる。この同期整流回路は、一次巻線側と二次巻線を備
えた主トランスと、主トランスの一次側巻線に供給され
る電力をオン・オフする主スイッチと、主トランスの一
次側巻線と並列に接続され、主スイッチと逆動作して主
トランスの一次側のリセット電圧をクランプする補助ス
イッチ及びコンデンサからなる直列回路と、主トランス
の二次巻線に並列に接続された主スイッチに同期して動
作する第１及び第２のＭＯＳ型ＦＥＴと、主トランスの
二次巻線と第１のＦＥＴのゲートの間に配置された第１
のインピーダンス回路と、主トランスの二次巻線と第２
のＦＥＴのゲートとの間に配置された第２のインピーダ
ンス回路とを備え、アクティブクランプ方式で同期整流
が行われる。第１及び第２の同期整流器の制御側の第１
及び第２のインピーダンス回路を介して接続し、リンギ
ング電圧を無くして効率的に整流を行うことができる。
は、図３に示す従来の同期整流回路と類似の構成を有す
るアクティブクランプ方式の同期整流回路が開示されて
いる。この同期整流回路は、一次巻線側と二次巻線を備
えた主トランスと、主トランスの一次側巻線に供給され
る電力をオン・オフする主スイッチと、主トランスの一
次側巻線と並列に接続され、主スイッチと逆動作して主
トランスの一次側のリセット電圧をクランプする補助ス
イッチ及びコンデンサからなる直列回路と、主トランス
の二次巻線に並列に接続された主スイッチに同期して動
作する第１及び第２のＭＯＳ型ＦＥＴと、主トランスの
二次巻線と第１のＦＥＴのゲートの間に配置された第１
のインピーダンス回路と、主トランスの二次巻線と第２
のＦＥＴのゲートとの間に配置された第２のインピーダ
ンス回路とを備え、アクティブクランプ方式で同期整流
が行われる。第１及び第２の同期整流器の制御側の第１
及び第２のインピーダンス回路を介して接続し、リンギ
ング電圧を無くして効率的に整流を行うことができる。
【０００７】
【発明が解決しようとする課題】しかしながら、図３に
示す従来の同期整流回路では、転流用スイッチング素子
(8)又は整流用スイッチング素子(9)のオン時に、ゲート
・ソース間は流動電位となり、閾値電位を越えずに電流
が常時流れるＡ級動作を行い、転流用スイッチング素子
(8)又は整流用スイッチング素子(9)の電力損失が増大す
ることがある。更に、転流用スイッチング素子(8)又は
整流用スイッチング素子(9)のゲート・ソース間の最大
印加電圧を越える電圧がソースに発生して、転流用スイ
ッチング素子(8)又は整流用スイッチング素子(9)が破壊
されることがあり、ＦＥＴ保護回路を設けると、大型化
する難点があった。
示す従来の同期整流回路では、転流用スイッチング素子
(8)又は整流用スイッチング素子(9)のオン時に、ゲート
・ソース間は流動電位となり、閾値電位を越えずに電流
が常時流れるＡ級動作を行い、転流用スイッチング素子
(8)又は整流用スイッチング素子(9)の電力損失が増大す
ることがある。更に、転流用スイッチング素子(8)又は
整流用スイッチング素子(9)のゲート・ソース間の最大
印加電圧を越える電圧がソースに発生して、転流用スイ
ッチング素子(8)又は整流用スイッチング素子(9)が破壊
されることがあり、ＦＥＴ保護回路を設けると、大型化
する難点があった。
【０００８】本発明は、転流用スイッチング素子又は整
流用スイッチング素子の破壊及び出力側への逆電圧の発
生を防止できる直流整流回路を提供することを目的とす
る。
流用スイッチング素子の破壊及び出力側への逆電圧の発
生を防止できる直流整流回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明による直流整流回
路は、直流電源(1)に直列に接続されたトランス(3)の一
次巻線(4)及びスイッチング素子(2)と、トランス(3)の
二次巻線(5)に並列に接続された転流用スイッチング素
子(8)と、転流用スイッチング素子(8)と二次巻線(5)と
の間に接続された整流用スイッチング素子(9)と、二次
巻線(5)の一端と一方の出力端子(18)との間に接続され
たチョークコイル(6)とを備えている。転流用スイッチ
ング素子(8)の制御端子及び整流用スイッチング素子(9)
の一方の主端子は二次巻線(5)の他端に接続され、転流
用スイッチング素子(8)の一方の主端子及び整流用スイ
ッチング素子(9)の制御端子は二次巻線(5)の一端に接続
され、転流用スイッチング素子(8)及び整流用スイッチ
ング素子(9)の他方の主端子は他方の出力端子(19)に接
続される。転流用スイッチング素子(8)及び整流用スイ
ッチング素子(9)の各他方の主端子側をアノードとし、
転流用スイッチング素子(8)及び整流用スイッチング素
子(9)の各制御端子側をカソードとして、転流用スイッ
チング素子(8)及び整流用スイッチング素子(9)の他方の
主端子と制御端子との間にそれぞれ第１の整流素子(11)
及び第２の整流素子(12)を接続するので、転流用スイッ
チング素子(8)又は整流用スイッチング素子(9)のオン時
に、転流用スイッチング素子(8)又は整流用スイッチン
グ素子(9)の制御端子と他方の主端子との間の電圧は、
第１の整流素子(11)及び第２の整流素子(12)を通じて略
同電位となり、転流用スイッチング素子(8)又は整流用
スイッチング素子(9)のＡ級動作を回避して、スイッチ
ング動作を確実に行い、電力損失を抑制することができ
る。
路は、直流電源(1)に直列に接続されたトランス(3)の一
次巻線(4)及びスイッチング素子(2)と、トランス(3)の
二次巻線(5)に並列に接続された転流用スイッチング素
子(8)と、転流用スイッチング素子(8)と二次巻線(5)と
の間に接続された整流用スイッチング素子(9)と、二次
巻線(5)の一端と一方の出力端子(18)との間に接続され
たチョークコイル(6)とを備えている。転流用スイッチ
ング素子(8)の制御端子及び整流用スイッチング素子(9)
の一方の主端子は二次巻線(5)の他端に接続され、転流
用スイッチング素子(8)の一方の主端子及び整流用スイ
ッチング素子(9)の制御端子は二次巻線(5)の一端に接続
され、転流用スイッチング素子(8)及び整流用スイッチ
ング素子(9)の他方の主端子は他方の出力端子(19)に接
続される。転流用スイッチング素子(8)及び整流用スイ
ッチング素子(9)の各他方の主端子側をアノードとし、
転流用スイッチング素子(8)及び整流用スイッチング素
子(9)の各制御端子側をカソードとして、転流用スイッ
チング素子(8)及び整流用スイッチング素子(9)の他方の
主端子と制御端子との間にそれぞれ第１の整流素子(11)
及び第２の整流素子(12)を接続するので、転流用スイッ
チング素子(8)又は整流用スイッチング素子(9)のオン時
に、転流用スイッチング素子(8)又は整流用スイッチン
グ素子(9)の制御端子と他方の主端子との間の電圧は、
第１の整流素子(11)及び第２の整流素子(12)を通じて略
同電位となり、転流用スイッチング素子(8)又は整流用
スイッチング素子(9)のＡ級動作を回避して、スイッチ
ング動作を確実に行い、電力損失を抑制することができ
る。
【００１０】また、制御端子と他方の主端子との間の最
大印加電圧を越える電圧が転流用スイッチング素子(8)
又は整流用スイッチング素子(9)の他方の主端子に発生
しても、第１の整流素子(11)及び第２の整流素子(12)を
通じて電流が流れ、制御端子及び他方の主端子を同電位
に保持することにより、転流用スイッチング素子(8)又
は整流用スイッチング素子(9)はオフとなり、転流用ス
イッチング素子(8)又は整流用スイッチング素子(9)の電
圧破壊を回避することができる。
大印加電圧を越える電圧が転流用スイッチング素子(8)
又は整流用スイッチング素子(9)の他方の主端子に発生
しても、第１の整流素子(11)及び第２の整流素子(12)を
通じて電流が流れ、制御端子及び他方の主端子を同電位
に保持することにより、転流用スイッチング素子(8)又
は整流用スイッチング素子(9)はオフとなり、転流用ス
イッチング素子(8)又は整流用スイッチング素子(9)の電
圧破壊を回避することができる。
【００１１】本発明の実施の形態では、転流用スイッチ
ング素子(8)の制御端子と二次巻線(5)の他端との間に第
１のゲート抵抗(14)と第１のダイオード(15)との並列回
路を接続し、第１の整流素子(11)を第１のゲート抵抗(1
4)と第１のダイオード(15)との接続点に接続する。整流
用スイッチング素子(9)の制御端子と二次巻線(5)の一端
との間に第２のゲート抵抗(16)と第２のダイオード(17)
との並列回路を接続し、第２の整流素子(12)を第２のゲ
ート抵抗(16)と第２のダイオード(17)との接続点に接続
する。転流用スイッチング素子(8)及び整流用スイッチ
ング素子(9)は、一方の主端子をドレインとし且つ他方
の主端子をソースとするＮチャネルエンハンスメントＭ
ＯＳ型ＦＥＴである。
ング素子(8)の制御端子と二次巻線(5)の他端との間に第
１のゲート抵抗(14)と第１のダイオード(15)との並列回
路を接続し、第１の整流素子(11)を第１のゲート抵抗(1
4)と第１のダイオード(15)との接続点に接続する。整流
用スイッチング素子(9)の制御端子と二次巻線(5)の一端
との間に第２のゲート抵抗(16)と第２のダイオード(17)
との並列回路を接続し、第２の整流素子(12)を第２のゲ
ート抵抗(16)と第２のダイオード(17)との接続点に接続
する。転流用スイッチング素子(8)及び整流用スイッチ
ング素子(9)は、一方の主端子をドレインとし且つ他方
の主端子をソースとするＮチャネルエンハンスメントＭ
ＯＳ型ＦＥＴである。
【００１２】
【発明の実施の形態】以下、本発明による直流整流回路
の実施の形態を図１及び図２について説明する。図１及
び図２では、図３に示す箇所と同一の部分には同一の符
号を付し説明を省略する。図１に示すように、本発明に
よる直流整流回路の第１の実施の形態では、いずれもＮ
チャネルエンハンスメントＭＯＳ型ＦＥＴである転流用
スイッチング素子(8)及び整流用スイッチング素子(9)の
各他方の主端子、即ちソース側にそれぞれ第１の整流素
子としての第１のダイオード(11)及び第２の整流素子と
しての第２のダイオード(12)のアノードを接続する。ま
た、転流用スイッチング素子(8)及び整流用スイッチン
グ素子(9)の各制御端子、即ちゲート側にそれぞれ第１
のダイオード(11)及び第２のダイオード(12)のカソード
を接続する。従って、転流用スイッチング素子(8)及び
整流用スイッチング素子(9)のソースとゲートとの間に
それぞれ第１のダイオード(11)と第２のダイオード(12)
が接続される。転流用スイッチング素子(8)のゲートと
二次巻線(5)の他端との間に第１のゲート抵抗(14)と第
１のダイオード(15)との並列回路を接続し、第１のダイ
オード(11)を第１のゲート抵抗(14)と第１のダイオード
(15)との接続点に接続する。整流用スイッチング素子
(9)のゲートと二次巻線(5)の一端との間に第２のゲート
抵抗(16)と第２のダイオード(17)との並列回路を接続
し、第２のダイオード(12)を第２のゲート抵抗(16)と第
２のダイオード(17)との接続点に接続する。
の実施の形態を図１及び図２について説明する。図１及
び図２では、図３に示す箇所と同一の部分には同一の符
号を付し説明を省略する。図１に示すように、本発明に
よる直流整流回路の第１の実施の形態では、いずれもＮ
チャネルエンハンスメントＭＯＳ型ＦＥＴである転流用
スイッチング素子(8)及び整流用スイッチング素子(9)の
各他方の主端子、即ちソース側にそれぞれ第１の整流素
子としての第１のダイオード(11)及び第２の整流素子と
しての第２のダイオード(12)のアノードを接続する。ま
た、転流用スイッチング素子(8)及び整流用スイッチン
グ素子(9)の各制御端子、即ちゲート側にそれぞれ第１
のダイオード(11)及び第２のダイオード(12)のカソード
を接続する。従って、転流用スイッチング素子(8)及び
整流用スイッチング素子(9)のソースとゲートとの間に
それぞれ第１のダイオード(11)と第２のダイオード(12)
が接続される。転流用スイッチング素子(8)のゲートと
二次巻線(5)の他端との間に第１のゲート抵抗(14)と第
１のダイオード(15)との並列回路を接続し、第１のダイ
オード(11)を第１のゲート抵抗(14)と第１のダイオード
(15)との接続点に接続する。整流用スイッチング素子
(9)のゲートと二次巻線(5)の一端との間に第２のゲート
抵抗(16)と第２のダイオード(17)との並列回路を接続
し、第２のダイオード(12)を第２のゲート抵抗(16)と第
２のダイオード(17)との接続点に接続する。
【００１３】転流用スイッチング素子(8)又は整流用ス
イッチング素子(9)のオン時に、転流用スイッチング素
子(8)又は整流用スイッチング素子(9)のゲートとソース
との間の電圧は、第１のダイオード(11)及び第２のダイ
オード(12)を通じてソースを基準とする略０Ｖの同電位
となり、転流用スイッチング素子(8)又は整流用スイッ
チング素子(9)のＡ級動作を回避して、スイッチング動
作を確実に行い、電力損失を抑制することができる。ま
た、ゲートとソースとの間の最大印加電圧を越える電圧
が転流用スイッチング素子(8)又は整流用スイッチング
素子(9)のソースに発生しても、バイパス経路となる第
１のダイオード(11)及び第２のダイオード(12)を通じて
電流が流れ、ゲート及びソースを同電位に保持すること
により、転流用スイッチング素子(8)又は整流用スイッ
チング素子(9)はオフとなり、転流用スイッチング素子
(8)又は整流用スイッチング素子(9)の電圧破壊を回避す
ることができる。従って、転流用スイッチング素子(8)
又は整流用スイッチング素子(9)のターンオフ動作を高
速化する機能しか持たない第１のダイオード(15)及び第
２のダイオード(17)にそれぞれ第１のダイオード(11)及
び第２のダイオード(12)を直列接続することにより、ゲ
ート・ソース間電圧を確定でき、また、簡素な回路によ
りスイッチング素子の破壊を回避できる機能を実現する
ことができる。
イッチング素子(9)のオン時に、転流用スイッチング素
子(8)又は整流用スイッチング素子(9)のゲートとソース
との間の電圧は、第１のダイオード(11)及び第２のダイ
オード(12)を通じてソースを基準とする略０Ｖの同電位
となり、転流用スイッチング素子(8)又は整流用スイッ
チング素子(9)のＡ級動作を回避して、スイッチング動
作を確実に行い、電力損失を抑制することができる。ま
た、ゲートとソースとの間の最大印加電圧を越える電圧
が転流用スイッチング素子(8)又は整流用スイッチング
素子(9)のソースに発生しても、バイパス経路となる第
１のダイオード(11)及び第２のダイオード(12)を通じて
電流が流れ、ゲート及びソースを同電位に保持すること
により、転流用スイッチング素子(8)又は整流用スイッ
チング素子(9)はオフとなり、転流用スイッチング素子
(8)又は整流用スイッチング素子(9)の電圧破壊を回避す
ることができる。従って、転流用スイッチング素子(8)
又は整流用スイッチング素子(9)のターンオフ動作を高
速化する機能しか持たない第１のダイオード(15)及び第
２のダイオード(17)にそれぞれ第１のダイオード(11)及
び第２のダイオード(12)を直列接続することにより、ゲ
ート・ソース間電圧を確定でき、また、簡素な回路によ
りスイッチング素子の破壊を回避できる機能を実現する
ことができる。
【００１４】図２は、図１の回路から第１のダイオード
(15)と第２のダイオード(17)を除去した回路を有する本
発明の第２の実施の形態を示す。
(15)と第２のダイオード(17)を除去した回路を有する本
発明の第２の実施の形態を示す。
【００１５】
【発明の効果】前記のように、本発明による直流整流回
路では、スイッチング動作を確実に行い、電力損失を抑
制できると共に、出力端子側に接続された主端子に高電
圧が発生しても、転流用スイッチング素子又は整流用ス
イッチング素子の電圧破壊を回避することができるの
で、信頼性の高い直流整流回路を得ることができる。
路では、スイッチング動作を確実に行い、電力損失を抑
制できると共に、出力端子側に接続された主端子に高電
圧が発生しても、転流用スイッチング素子又は整流用ス
イッチング素子の電圧破壊を回避することができるの
で、信頼性の高い直流整流回路を得ることができる。
【図１】 本発明による直流整流回路の第１の実施の形
態を示す回路図
態を示す回路図
【図２】 本発明による直流整流回路の第２の実施の形
態を示す回路図
態を示す回路図
【図３】 従来の同期整流回路の回路図
(1)・・直流電源、 (2)・・スイッチング素子、 (3)
・・トランス、 (4)・・一次巻線、 (5)・・二次巻
線、 (6)・・チョークコイル、 (7)・・コンデンサ、
(8)・・転流用スイッチング素子、 (9)・・整流用ス
イッチング素子、(11)・・第１のダイオード(第１の整
流素子)、 (12)・・第２のダイオード(第２の整流素
子)、
・・トランス、 (4)・・一次巻線、 (5)・・二次巻
線、 (6)・・チョークコイル、 (7)・・コンデンサ、
(8)・・転流用スイッチング素子、 (9)・・整流用ス
イッチング素子、(11)・・第１のダイオード(第１の整
流素子)、 (12)・・第２のダイオード(第２の整流素
子)、
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年５月２２日（２００１．５．２
２）
２）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
Claims (3)
- 【請求項１】 直流電源に直列に接続されたトランスの
一次巻線及びスイッチング素子と、前記トランスの二次
巻線に並列に接続された転流用スイッチング素子と、該
転流用スイッチング素子と前記二次巻線との間に接続さ
れた整流用スイッチング素子と、前記二次巻線の一端と
一方の出力端子との間に接続されたチョークコイルとを
備え、前記転流用スイッチング素子の制御端子及び前記
整流用スイッチング素子の一方の主端子が前記二次巻線
の他端に接続され、前記転流用スイッチング素子の一方
の主端子及び前記整流用スイッチング素子の制御端子が
前記二次巻線の一端に接続され、前記転流用スイッチン
グ素子の他方の主端子及び前記整流用スイッチング素子
の他方の主端子が他方の出力端子に接続された直流整流
回路において、 前記転流用スイッチング素子及び前記整流用スイッチン
グ素子の各他方の主端子側をアノードとし、前記転流用
スイッチング素子及び前記整流用スイッチング素子の各
制御端子側をカソードとして、前記転流用スイッチング
素子及び前記整流用スイッチング素子の前記他方の主端
子と前記制御端子との間にそれぞれ第１の整流素子及び
第２の整流素子を接続したことを特徴とする直流整流回
路。 - 【請求項２】 前記転流用スイッチング素子の制御端子
と前記二次巻線の他端との間に第１のゲート抵抗と第１
のダイオードとの並列回路を接続し、前記第１の整流素
子を前記第１のゲート抵抗と第１のダイオードとの接続
点に接続し、 前記整流用スイッチング素子の制御端子と前記二次巻線
の一端との間に第２のゲート抵抗と第２のダイオードと
の並列回路を接続し、前記第２の整流素子を前記第２の
抵抗と第２のダイオードとの接続点に接続した請求項１
に記載の直流整流回路。 - 【請求項３】 前記転流用スイッチング素子及び整流用
スイッチング素子は、前記一方の主端子をドレインとし
且つ前記他方の主端子をソースとするＮチャネルエンハ
ンスメントＭＯＳ型ＦＥＴである請求項１又は２に記載
の直流整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001147736A JP2002345238A (ja) | 2001-05-17 | 2001-05-17 | 直流整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001147736A JP2002345238A (ja) | 2001-05-17 | 2001-05-17 | 直流整流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002345238A true JP2002345238A (ja) | 2002-11-29 |
Family
ID=18993169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001147736A Pending JP2002345238A (ja) | 2001-05-17 | 2001-05-17 | 直流整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002345238A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7284308B2 (en) | 2001-12-26 | 2007-10-23 | Nhk Spring Co., Ltd. | Method for manufacturing a leaf spring |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08223906A (ja) * | 1995-02-10 | 1996-08-30 | Fujitsu Ltd | 同期整流型スイッチングレギュレータ |
| JP2000050625A (ja) * | 1998-07-30 | 2000-02-18 | Nec Corp | スイッチング電源回路 |
-
2001
- 2001-05-17 JP JP2001147736A patent/JP2002345238A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08223906A (ja) * | 1995-02-10 | 1996-08-30 | Fujitsu Ltd | 同期整流型スイッチングレギュレータ |
| JP2000050625A (ja) * | 1998-07-30 | 2000-02-18 | Nec Corp | スイッチング電源回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7284308B2 (en) | 2001-12-26 | 2007-10-23 | Nhk Spring Co., Ltd. | Method for manufacturing a leaf spring |
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