JP2000166244A - Ｄｃ−ｄｃコンバータ - Google Patents
Ｄｃ−ｄｃコンバータInfo
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- JP2000166244A JP2000166244A JP34485898A JP34485898A JP2000166244A JP 2000166244 A JP2000166244 A JP 2000166244A JP 34485898 A JP34485898 A JP 34485898A JP 34485898 A JP34485898 A JP 34485898A JP 2000166244 A JP2000166244 A JP 2000166244A
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Abstract
(57)【要約】
【課題】 本発明は、環流用ＦＥＴ（同期整流用ＦＥ
Ｔ）を保護できる消費電力の低いＤＣ−ＤＣコンバータ
を提供することを課題とする。 【解決手段】 同期整流手段５０に設けられている環流
用ＦＥＴ６のドレーン−ソース端子間に並列接続された
サージクランプ回路１０を備え、サージクランプ回路１
０は、クランプ用ダイオード１１と基準電圧源１２を備
えている。基準電圧源１２は、トランス３の２次巻線電
圧を整流平滑して基準電圧Ｖｒを生成する。
Ｔ）を保護できる消費電力の低いＤＣ−ＤＣコンバータ
を提供することを課題とする。 【解決手段】 同期整流手段５０に設けられている環流
用ＦＥＴ６のドレーン−ソース端子間に並列接続された
サージクランプ回路１０を備え、サージクランプ回路１
０は、クランプ用ダイオード１１と基準電圧源１２を備
えている。基準電圧源１２は、トランス３の２次巻線電
圧を整流平滑して基準電圧Ｖｒを生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング電源
技術に関し、特に、同期整流を用いたＤＣ−ＤＣコンバ
ータに関する。
技術に関し、特に、同期整流を用いたＤＣ−ＤＣコンバ
ータに関する。
【０００２】
【従来の技術】従来、ＤＣ−ＤＣコンバータの電源高効
率化のために、同期整流手段を用いるのが一般的であ
る。このような従来技術としては、例えば、特許第２７
４３８６９号公報に記載の技術がある。すなわち、従来
の同期整流型ＤＣ−ＤＣコンバータは、１次巻線および
２次巻線を有するトランスと、このトランスの１次巻線
に供給される電力を周期的にオン・オフするスイッチン
グ手段と、このスイッチング手段がオフとされている間
の指定された期間、トランスの２次巻線の両端の電圧を
制限するクランプ手段と、トランスの２次巻線の出力を
整流する整流手段と、この整流出力を平滑化する平滑化
手段とを備え、整流手段は、トランスの２次巻線の間に
チャンネルが並列接続された環流用の電界効果トランジ
スタと、トランスの２次巻線にチャンネルが直列接続さ
れた同期整流用の電界効果トランジスタとを有し、同期
整流用の電界効果トランジスタのゲートとトランスの２
次巻線の一端との間に第１のコンデンサが第１の波形整
形手段として設けられ、環流用の電界効果トランジスタ
のゲートとトランスの２次巻線の他端との間に第２のコ
ンデンサが第２の波形整形手段として設けられている。
率化のために、同期整流手段を用いるのが一般的であ
る。このような従来技術としては、例えば、特許第２７
４３８６９号公報に記載の技術がある。すなわち、従来
の同期整流型ＤＣ−ＤＣコンバータは、１次巻線および
２次巻線を有するトランスと、このトランスの１次巻線
に供給される電力を周期的にオン・オフするスイッチン
グ手段と、このスイッチング手段がオフとされている間
の指定された期間、トランスの２次巻線の両端の電圧を
制限するクランプ手段と、トランスの２次巻線の出力を
整流する整流手段と、この整流出力を平滑化する平滑化
手段とを備え、整流手段は、トランスの２次巻線の間に
チャンネルが並列接続された環流用の電界効果トランジ
スタと、トランスの２次巻線にチャンネルが直列接続さ
れた同期整流用の電界効果トランジスタとを有し、同期
整流用の電界効果トランジスタのゲートとトランスの２
次巻線の一端との間に第１のコンデンサが第１の波形整
形手段として設けられ、環流用の電界効果トランジスタ
のゲートとトランスの２次巻線の他端との間に第２のコ
ンデンサが第２の波形整形手段として設けられている。
【０００３】
【発明が解決しようとする課題】しかしながら、同期整
流手段は環流用ＦＥＴのターンオフが遅いため、ドレイ
ン−ソース間に大きなサージ電圧が発生しＦＥＴを破壊
するという問題点があった。
流手段は環流用ＦＥＴのターンオフが遅いため、ドレイ
ン−ソース間に大きなサージ電圧が発生しＦＥＴを破壊
するという問題点があった。
【０００４】この問題を解決する従来技術として、例え
ば、スナバー回路によりＦＥＴのドレイン−ソース間の
サージやスパイク電圧を全て抵抗とコンデンサで消費さ
せる技術があるが、ロスが大きくなってしまう。また、
耐圧の高いＦＥＴを用いれば、高耐圧のＦＥＴはオン抵
抗が大きいので、ロスが大きくなる。このため、できる
だけロスが少ないサージ保護回路が求められていた。
ば、スナバー回路によりＦＥＴのドレイン−ソース間の
サージやスパイク電圧を全て抵抗とコンデンサで消費さ
せる技術があるが、ロスが大きくなってしまう。また、
耐圧の高いＦＥＴを用いれば、高耐圧のＦＥＴはオン抵
抗が大きいので、ロスが大きくなる。このため、できる
だけロスが少ないサージ保護回路が求められていた。
【０００５】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、環流用ＦＥＴ（同
期整流用ＦＥＴ）を保護できる消費電力の低いＤＣ−Ｄ
Ｃコンバータを提供する点にある。
のであり、その目的とするところは、環流用ＦＥＴ（同
期整流用ＦＥＴ）を保護できる消費電力の低いＤＣ−Ｄ
Ｃコンバータを提供する点にある。
【０００６】
【課題を解決するための手段】本発明の請求項１に記載
の要旨は、１次巻線および２次巻線を有するトランス
と、前記トランスの１次巻線に供給される電力を周期的
にオン・オフする主スイッチと、整流出力を平滑化する
平滑化手段とを備え、前記トランスの２次巻線の間にチ
ャンネルが並列接続された環流用ＦＥＴと、前記トラン
スの２次巻線にチャンネルが直列接続された同期整流用
ＦＥＴとを有し、前記トランスの２次巻線の出力を整流
する同期整流手段と、前記環流側ＦＥＴのドレイン−ソ
ース間のサージ電圧をクランプして当該環流側ＦＥＴを
サージ電圧から保護するサージクランプ回路とを有する
ことを特徴とするＤＣ−ＤＣコンバータに存する。また
本発明の請求項２に記載の要旨は、前記サージクランプ
回路は、前記環流側ＦＥＴのドレイン−ソース端子間に
並列接続されていることを特徴とする請求項１に記載の
ＤＣ−ＤＣコンバータに存する。また本発明の請求項３
に記載の要旨は、前記サージクランプ回路は、マイナス
端が環流側ＦＥＴのソース端子に接続されており、トラ
ンスの２次巻線電圧を整流平滑して基準電圧を生成する
基準電圧源を有することを特徴とする請求項２に記載の
ＤＣ−ＤＣコンバータに存する。また本発明の請求項４
に記載の要旨は、カソードが前記基準電圧源のプラス端
に接続され、アノードが前記環流側ＦＥＴのドレイン端
子に接続されているクランプ用ダイオードを有すること
を特徴とする請求項２に記載のＤＣ−ＤＣコンバータに
存する。また本発明の請求項５に記載の要旨は、前記環
流側ＦＥＴは、ソース接地され、ドレイン端子が前記ク
ランプ用ダイオードのアノードに接続され、ソース端子
が基準電圧源のマイナス端に接続され、ゲート端子が前
記整流側ＦＥＴのドレイン端子（トランスの２次側のマ
イナス端子）に接続され、前記整流側ＦＥＴは、ドレイ
ン端子が前記環流側ＦＥＴのソース端子と基準電圧源の
マイナス端に接続され、ゲート端子がトランスの２次側
のプラス端子と前記環流側ＦＥＴのドレイン端子とに接
続されていることを特徴とする請求項２に記載のＤＣ−
ＤＣコンバータに存する。また本発明の請求項６に記載
の要旨は、前記平滑化手段は、前記クランプ用ダイオー
ドと並列に接続され、平滑コイルと平滑コンデンサを備
え、前記平滑コイルは、一端が前記クランプ用ダイオー
ドのアノードに接続され、他端が前記平滑コンデンサの
一端に接続され、前記平滑コンデンサの他端はトランス
の２次側のマイナス側に接続されていることを特徴とす
る請求項２に記載のＤＣ−ＤＣコンバータに存する。ま
た本発明の請求項７に記載の要旨は、前記基準電圧源
は、前記トランスの２次巻線電圧を倍電圧整流して倍電
圧を発生する倍電圧整流回路と、前記倍電圧に基づい
て、所望の基準電圧を発生するシリーズドロッパーとを
有することを特徴とする請求項３に記載のＤＣ−ＤＣコ
ンバータに存する。また本発明の請求項８に記載の要旨
は、前記基準電圧源は、前記トランスの２次巻線電圧を
倍電圧整流して倍電圧を発生する倍電圧整流回路と、前
記倍電圧に基づいて、所望の基準電圧を発生する分割用
抵抗とを有することを特徴とする請求項３に記載のＤＣ
−ＤＣコンバータに存する。また本発明の請求項９に記
載の要旨は、１次側のスイッチング手段としてアクティ
ブサージクランプ回路を有し、前記アクティブサージク
ランプ回路は、アクティブクランプ用コンデンサ、アク
ティブクランプ用スイッチ及びゲート制御信号源を備
え、前記アクティブクランプ用コンデンサの一端は前記
アクティブクランプ用スイッチのドレイン端子に接続さ
れ、他端は前記トランスの１次側のプラス側に接続さ
れ、前記アクティブクランプ用スイッチのソース端子
は、前記主スイッチのドレイン端子に接続され、ドレイ
ン端子は前記アクティブクランプ用コンデンサの一端に
接続され、ゲート−ソース端子間は前記ゲート制御信号
源の出力端子に接続されていることを特徴とする請求項
３に記載のＤＣ−ＤＣコンバータに存する。
の要旨は、１次巻線および２次巻線を有するトランス
と、前記トランスの１次巻線に供給される電力を周期的
にオン・オフする主スイッチと、整流出力を平滑化する
平滑化手段とを備え、前記トランスの２次巻線の間にチ
ャンネルが並列接続された環流用ＦＥＴと、前記トラン
スの２次巻線にチャンネルが直列接続された同期整流用
ＦＥＴとを有し、前記トランスの２次巻線の出力を整流
する同期整流手段と、前記環流側ＦＥＴのドレイン−ソ
ース間のサージ電圧をクランプして当該環流側ＦＥＴを
サージ電圧から保護するサージクランプ回路とを有する
ことを特徴とするＤＣ−ＤＣコンバータに存する。また
本発明の請求項２に記載の要旨は、前記サージクランプ
回路は、前記環流側ＦＥＴのドレイン−ソース端子間に
並列接続されていることを特徴とする請求項１に記載の
ＤＣ−ＤＣコンバータに存する。また本発明の請求項３
に記載の要旨は、前記サージクランプ回路は、マイナス
端が環流側ＦＥＴのソース端子に接続されており、トラ
ンスの２次巻線電圧を整流平滑して基準電圧を生成する
基準電圧源を有することを特徴とする請求項２に記載の
ＤＣ−ＤＣコンバータに存する。また本発明の請求項４
に記載の要旨は、カソードが前記基準電圧源のプラス端
に接続され、アノードが前記環流側ＦＥＴのドレイン端
子に接続されているクランプ用ダイオードを有すること
を特徴とする請求項２に記載のＤＣ−ＤＣコンバータに
存する。また本発明の請求項５に記載の要旨は、前記環
流側ＦＥＴは、ソース接地され、ドレイン端子が前記ク
ランプ用ダイオードのアノードに接続され、ソース端子
が基準電圧源のマイナス端に接続され、ゲート端子が前
記整流側ＦＥＴのドレイン端子（トランスの２次側のマ
イナス端子）に接続され、前記整流側ＦＥＴは、ドレイ
ン端子が前記環流側ＦＥＴのソース端子と基準電圧源の
マイナス端に接続され、ゲート端子がトランスの２次側
のプラス端子と前記環流側ＦＥＴのドレイン端子とに接
続されていることを特徴とする請求項２に記載のＤＣ−
ＤＣコンバータに存する。また本発明の請求項６に記載
の要旨は、前記平滑化手段は、前記クランプ用ダイオー
ドと並列に接続され、平滑コイルと平滑コンデンサを備
え、前記平滑コイルは、一端が前記クランプ用ダイオー
ドのアノードに接続され、他端が前記平滑コンデンサの
一端に接続され、前記平滑コンデンサの他端はトランス
の２次側のマイナス側に接続されていることを特徴とす
る請求項２に記載のＤＣ−ＤＣコンバータに存する。ま
た本発明の請求項７に記載の要旨は、前記基準電圧源
は、前記トランスの２次巻線電圧を倍電圧整流して倍電
圧を発生する倍電圧整流回路と、前記倍電圧に基づい
て、所望の基準電圧を発生するシリーズドロッパーとを
有することを特徴とする請求項３に記載のＤＣ−ＤＣコ
ンバータに存する。また本発明の請求項８に記載の要旨
は、前記基準電圧源は、前記トランスの２次巻線電圧を
倍電圧整流して倍電圧を発生する倍電圧整流回路と、前
記倍電圧に基づいて、所望の基準電圧を発生する分割用
抵抗とを有することを特徴とする請求項３に記載のＤＣ
−ＤＣコンバータに存する。また本発明の請求項９に記
載の要旨は、１次側のスイッチング手段としてアクティ
ブサージクランプ回路を有し、前記アクティブサージク
ランプ回路は、アクティブクランプ用コンデンサ、アク
ティブクランプ用スイッチ及びゲート制御信号源を備
え、前記アクティブクランプ用コンデンサの一端は前記
アクティブクランプ用スイッチのドレイン端子に接続さ
れ、他端は前記トランスの１次側のプラス側に接続さ
れ、前記アクティブクランプ用スイッチのソース端子
は、前記主スイッチのドレイン端子に接続され、ドレイ
ン端子は前記アクティブクランプ用コンデンサの一端に
接続され、ゲート−ソース端子間は前記ゲート制御信号
源の出力端子に接続されていることを特徴とする請求項
３に記載のＤＣ−ＤＣコンバータに存する。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【０００８】（第１実施形態）第１実施形態の構成を説
明する。図１は、本発明の同期整流型ＤＣ−ＤＣコンバ
ータ１００の基本構成を説明するための回路図である。
図２は、図１のＤＣ−ＤＣコンバータ１００の各部にお
ける主要波形である。本実施形態の同期整流型のＤＣ−
ＤＣコンバータ１００は、同期整流型フォワードコンバ
ータであって、同期整流手段５０に設けられている環流
用ＦＥＴ６のドレイン−ソース端子間に並列接続され
た、サージクランプ回路１０を備えている。
明する。図１は、本発明の同期整流型ＤＣ−ＤＣコンバ
ータ１００の基本構成を説明するための回路図である。
図２は、図１のＤＣ−ＤＣコンバータ１００の各部にお
ける主要波形である。本実施形態の同期整流型のＤＣ−
ＤＣコンバータ１００は、同期整流型フォワードコンバ
ータであって、同期整流手段５０に設けられている環流
用ＦＥＴ６のドレイン−ソース端子間に並列接続され
た、サージクランプ回路１０を備えている。
【０００９】一次側の主スイッチ４（ｎチャネルエンハ
ンスメントＭＯＳトランジスタＱ1）は、ソース接地さ
れ、ドレイン端子にトランス３が直列に接続され、ゲー
ト端子にゲート制御信号源２が接続されている。
ンスメントＭＯＳトランジスタＱ1）は、ソース接地さ
れ、ドレイン端子にトランス３が直列に接続され、ゲー
ト端子にゲート制御信号源２が接続されている。
【００１０】サージクランプ回路１０は、クランプ用ダ
イオード１１と基準電圧源１２を備えている。クランプ
用ダイオード１１は、カソードが基準電圧源１２のプラ
ス端に接続され、アノードがｎチャネルエンハンスメン
トＭＯＳトランジスタＱ4のドレイン端子（トランス３
の２次側のプラス端子）に接続されている。基準電圧源
１２は、プラス端がクランプ用ダイオード１１のカソー
ドに接続され、マイナス端がｎチャネルエンハンスメン
トＭＯＳトランジスタＱ4のソース端子（トランス３の
２次側のマイナス端子）に接続されており、トランス３
の２次巻線電圧を整流平滑して基準電圧Ｖｒを生成す
る。
イオード１１と基準電圧源１２を備えている。クランプ
用ダイオード１１は、カソードが基準電圧源１２のプラ
ス端に接続され、アノードがｎチャネルエンハンスメン
トＭＯＳトランジスタＱ4のドレイン端子（トランス３
の２次側のプラス端子）に接続されている。基準電圧源
１２は、プラス端がクランプ用ダイオード１１のカソー
ドに接続され、マイナス端がｎチャネルエンハンスメン
トＭＯＳトランジスタＱ4のソース端子（トランス３の
２次側のマイナス端子）に接続されており、トランス３
の２次巻線電圧を整流平滑して基準電圧Ｖｒを生成す
る。
【００１１】同期整流手段５０｛５、６｝は、環流用Ｆ
ＥＴ６（ｎチャネルエンハンスメントＭＯＳトランジス
タＱ4）と同期整流用ＦＥＴ５（ｎチャネルエンハンス
メントＭＯＳトランジスタＱ3）を備えている。
ＥＴ６（ｎチャネルエンハンスメントＭＯＳトランジス
タＱ4）と同期整流用ＦＥＴ５（ｎチャネルエンハンス
メントＭＯＳトランジスタＱ3）を備えている。
【００１２】環流用ＦＥＴ６（ｎチャネルエンハンスメ
ントＭＯＳトランジスタＱ4）は、ソース接地され、ド
レイン端子がクランプ用ダイオード１１のアノード（ト
ランス３の２次側のプラス端子）に接続され、ソース端
子が基準電圧源１２のマイナス端（トランス３の２次側
出力端子）に接続され、ゲート端子が同期整流用ＦＥＴ
５（ｎチャネルエンハンスメントＭＯＳトランジスタＱ
3）のドレイン端子（トランス３の２次側のマイナス端
子）に接続されている。
ントＭＯＳトランジスタＱ4）は、ソース接地され、ド
レイン端子がクランプ用ダイオード１１のアノード（ト
ランス３の２次側のプラス端子）に接続され、ソース端
子が基準電圧源１２のマイナス端（トランス３の２次側
出力端子）に接続され、ゲート端子が同期整流用ＦＥＴ
５（ｎチャネルエンハンスメントＭＯＳトランジスタＱ
3）のドレイン端子（トランス３の２次側のマイナス端
子）に接続されている。
【００１３】同期整流用ＦＥＴ５（ｎチャネルエンハン
スメントＭＯＳトランジスタＱ3）は、ドレイン端子が
環流用ＦＥＴ６（ｎチャネルエンハンスメントＭＯＳト
ランジスタＱ4）のソース端子と基準電圧源１２のマイ
ナス端に接続され、ゲート端子がトランス３の２次側の
プラス端子と環流用ＦＥＴ６（ｎチャネルエンハンスメ
ントＭＯＳトランジスタＱ4）のドレイン端子とに接続
されている。
スメントＭＯＳトランジスタＱ3）は、ドレイン端子が
環流用ＦＥＴ６（ｎチャネルエンハンスメントＭＯＳト
ランジスタＱ4）のソース端子と基準電圧源１２のマイ
ナス端に接続され、ゲート端子がトランス３の２次側の
プラス端子と環流用ＦＥＴ６（ｎチャネルエンハンスメ
ントＭＯＳトランジスタＱ4）のドレイン端子とに接続
されている。
【００１４】平滑手段｛７，８｝は、クランプ用ダイオ
ード１１と並列に接続され、平滑コイル７と平滑コンデ
ンサ８を備えている。平滑コイル７は、一端がクランプ
用ダイオード１１のアノード（トランス３の２次側のプ
ラス端子）に接続され、他端が平滑コンデンサ８の一端
に接続されている。平滑コンデンサ８の他端はトランス
３の２次側のマイナス側（基準電圧源１２のマイナス
端）に接続されている。
ード１１と並列に接続され、平滑コイル７と平滑コンデ
ンサ８を備えている。平滑コイル７は、一端がクランプ
用ダイオード１１のアノード（トランス３の２次側のプ
ラス端子）に接続され、他端が平滑コンデンサ８の一端
に接続されている。平滑コンデンサ８の他端はトランス
３の２次側のマイナス側（基準電圧源１２のマイナス
端）に接続されている。
【００１５】次に、第１実施形態の動作を説明する。ト
ランス３の１次側の電流をスイッチングする主スイッチ
４（ｎチャネルエンハンスメントＭＯＳトランジスタＱ
1）は、ゲート制御信号源２が生成するゲート電圧波形
ＶＧ１によって駆動される。このときの主スイッチ４
（ｎチャネルエンハンスメントＭＯＳトランジスタＱ
1）のスイッチング周期はＴ、主スイッチ４（ｎチャネ
ルエンハンスメントＭＯＳトランジスタＱ1）のオン時
間はＴonである。また時比率ＤはＴon／Ｔで表される。
ランス３の１次側の電流をスイッチングする主スイッチ
４（ｎチャネルエンハンスメントＭＯＳトランジスタＱ
1）は、ゲート制御信号源２が生成するゲート電圧波形
ＶＧ１によって駆動される。このときの主スイッチ４
（ｎチャネルエンハンスメントＭＯＳトランジスタＱ
1）のスイッチング周期はＴ、主スイッチ４（ｎチャネ
ルエンハンスメントＭＯＳトランジスタＱ1）のオン時
間はＴonである。また時比率ＤはＴon／Ｔで表される。
【００１６】主スイッチ４（ｎチャネルエンハンスメン
トＭＯＳトランジスタＱ1）がオン状態の時間（オン時
間）にトランス３の２次側に１次側から電力が伝わる。
２次側に伝わった電力は同期整流手段５０で整流され、
さらに平滑手段｛７，８｝で直流に変換されて負荷９に
出力される。
トＭＯＳトランジスタＱ1）がオン状態の時間（オン時
間）にトランス３の２次側に１次側から電力が伝わる。
２次側に伝わった電力は同期整流手段５０で整流され、
さらに平滑手段｛７，８｝で直流に変換されて負荷９に
出力される。
【００１７】同期整流手段５０の環流用ＦＥＴ６（ｎチ
ャネルエンハンスメントＭＯＳトランジスタＱ4）のド
レイン−ソース間に出力電圧Ｖｏを自比率Ｄで割った電
圧振幅Ｖｏ／Ｄの矩形波ＶＱ4が印加されている。さら
に、矩形波ＶＱ4には、サージ電圧ＶＱ4（ｐｅａｋ）が
発生しており、ｎチャネルエンハンスメントＭＯＳトラ
ンジスタＱ4（主スイッチ４）を破壊する原因となる。
ャネルエンハンスメントＭＯＳトランジスタＱ4）のド
レイン−ソース間に出力電圧Ｖｏを自比率Ｄで割った電
圧振幅Ｖｏ／Ｄの矩形波ＶＱ4が印加されている。さら
に、矩形波ＶＱ4には、サージ電圧ＶＱ4（ｐｅａｋ）が
発生しており、ｎチャネルエンハンスメントＭＯＳトラ
ンジスタＱ4（主スイッチ４）を破壊する原因となる。
【００１８】このサージ電圧ＶＱ4（ｐｅａｋ）は時刻
ｔ1で主スイッチ４（ｎチャネルエンハンスメントＭＯ
ＳトランジスタＱ1）がオンになる瞬間に、環流用ＦＥ
Ｔ６（ｎチャネルエンハンスメントＭＯＳトランジスタ
Ｑ4）と同期整流用ＦＥＴ５（ｎチャネルエンハンスメ
ントＭＯＳトランジスタＱ3）が一瞬同時にオンするた
め、環流用ＦＥＴ６（ｎチャネルエンハンスメントＭＯ
ＳトランジスタＱ4）と同期整流用ＦＥＴ５（ｎチャネ
ルエンハンスメントＭＯＳトランジスタＱ3）を通して
トランス３の２次側に短絡電流が流れ、そのエネルギー
がサージ電圧ＶＱ4（ｐｅａｋ）となって現れたもので
ある。通常、ＶＱ4（ｐｅａｋ）はＶＱ4のおおよそ２倍
以上の電圧値である。
ｔ1で主スイッチ４（ｎチャネルエンハンスメントＭＯ
ＳトランジスタＱ1）がオンになる瞬間に、環流用ＦＥ
Ｔ６（ｎチャネルエンハンスメントＭＯＳトランジスタ
Ｑ4）と同期整流用ＦＥＴ５（ｎチャネルエンハンスメ
ントＭＯＳトランジスタＱ3）が一瞬同時にオンするた
め、環流用ＦＥＴ６（ｎチャネルエンハンスメントＭＯ
ＳトランジスタＱ4）と同期整流用ＦＥＴ５（ｎチャネ
ルエンハンスメントＭＯＳトランジスタＱ3）を通して
トランス３の２次側に短絡電流が流れ、そのエネルギー
がサージ電圧ＶＱ4（ｐｅａｋ）となって現れたもので
ある。通常、ＶＱ4（ｐｅａｋ）はＶＱ4のおおよそ２倍
以上の電圧値である。
【００１９】このＶＱ4（ｐｅａｋ）を抑えるために、
クランプ用ダイオード１１と基準電圧源１２を備えたサ
ージクランプ回路１０を同期整流手段５０に並列に接続
している。基準電圧源１２の基準電圧Ｖｒは矩形波ＶＱ
4の振幅Ｖｏ／Ｄの値より大きく、環流用ＦＥＴ６（ｎ
チャネルエンハンスメントＭＯＳトランジスタＱ4）の
絶対最大定格電圧ＶＤＳＳ以下に設定する。振幅Ｖｏ／
Ｄと基準電圧Ｖｒと絶対最大定格電圧ＶＤＳＳは次の関
係にある。
クランプ用ダイオード１１と基準電圧源１２を備えたサ
ージクランプ回路１０を同期整流手段５０に並列に接続
している。基準電圧源１２の基準電圧Ｖｒは矩形波ＶＱ
4の振幅Ｖｏ／Ｄの値より大きく、環流用ＦＥＴ６（ｎ
チャネルエンハンスメントＭＯＳトランジスタＱ4）の
絶対最大定格電圧ＶＤＳＳ以下に設定する。振幅Ｖｏ／
Ｄと基準電圧Ｖｒと絶対最大定格電圧ＶＤＳＳは次の関
係にある。
【００２０】 Ｖｏ／Ｄ＜Ｖｒ＜ＶＤＳＳ （式１）
【００２１】以上第１実施形態によれば、サージクラン
プ回路１０で環流用ＦＥＴ６（同期整流用ＦＥＴ）を保
護するため、従来のようなスナバー回路によるサージ吸
収回路や耐圧の高いＦＥＴを省略できるので消費電力の
低減化を図ることができ、電源の高効率化を図ることが
できる。
プ回路１０で環流用ＦＥＴ６（同期整流用ＦＥＴ）を保
護するため、従来のようなスナバー回路によるサージ吸
収回路や耐圧の高いＦＥＴを省略できるので消費電力の
低減化を図ることができ、電源の高効率化を図ることが
できる。
【００２２】（第２実施形態）第２実施形態のＤＣ−Ｄ
Ｃコンバータ１００を説明する。図３は、倍電圧整流回
路とシリーズドロッパー１７とを組み合わせて構成した
基準電圧源１２の具体回路である。図３に示すＤＣ−Ｄ
Ｃコンバータ１００では、図２に示す矩形波ＶＱ4の振
幅Ｖｏ／Ｄより大きくするために、基準電圧源１２内の
倍電圧整流回路を用いてトランス３の２次巻線電圧を倍
電圧整流して２Ｖｏ／Ｄを作り、基準電圧源１２内のシ
リーズドロッパー１７に倍電圧２Ｖｏ／Ｄを与えて所望
の基準電圧Ｖｒを発生させている。
Ｃコンバータ１００を説明する。図３は、倍電圧整流回
路とシリーズドロッパー１７とを組み合わせて構成した
基準電圧源１２の具体回路である。図３に示すＤＣ−Ｄ
Ｃコンバータ１００では、図２に示す矩形波ＶＱ4の振
幅Ｖｏ／Ｄより大きくするために、基準電圧源１２内の
倍電圧整流回路を用いてトランス３の２次巻線電圧を倍
電圧整流して２Ｖｏ／Ｄを作り、基準電圧源１２内のシ
リーズドロッパー１７に倍電圧２Ｖｏ／Ｄを与えて所望
の基準電圧Ｖｒを発生させている。
【００２３】以上第２実施形態によれば、サージクラン
プ回路１０で環流用ＦＥＴ６（同期整流用ＦＥＴ）を保
護するため、従来のようなスナバー回路によるサージ吸
収回路や耐圧の高いＦＥＴを省略できるので消費電力の
低減化を図ることができ、電源の高効率化を図ることが
できる。
プ回路１０で環流用ＦＥＴ６（同期整流用ＦＥＴ）を保
護するため、従来のようなスナバー回路によるサージ吸
収回路や耐圧の高いＦＥＴを省略できるので消費電力の
低減化を図ることができ、電源の高効率化を図ることが
できる。
【００２４】（第３実施形態）第３実施形態のＤＣ−Ｄ
Ｃコンバータ１００を説明する。図４は、倍電圧整流回
路と抵抗分割回路とを組み合わせて構成した基準電圧源
１２の具体回路である。図４に示す基準電圧源１２で
は、図２に示す矩形波ＶＱ4の振幅Ｖｏ／Ｄより大きく
するために、基準電圧源１２内の倍電圧整流回路を用い
てトランス３の２次巻線電圧を倍電圧整流して２Ｖｏ／
Ｄを作り、基準電圧源１２内の分割用抵抗１８，１９に
倍電圧２Ｖｏ／Ｄを与えて所望の基準電圧Ｖｒを発生さ
せている点に特徴を有している。
Ｃコンバータ１００を説明する。図４は、倍電圧整流回
路と抵抗分割回路とを組み合わせて構成した基準電圧源
１２の具体回路である。図４に示す基準電圧源１２で
は、図２に示す矩形波ＶＱ4の振幅Ｖｏ／Ｄより大きく
するために、基準電圧源１２内の倍電圧整流回路を用い
てトランス３の２次巻線電圧を倍電圧整流して２Ｖｏ／
Ｄを作り、基準電圧源１２内の分割用抵抗１８，１９に
倍電圧２Ｖｏ／Ｄを与えて所望の基準電圧Ｖｒを発生さ
せている点に特徴を有している。
【００２５】以上説明したように、第３実施形態によれ
ば、Ｖｏ／Ｄを最適にすれば、倍電圧整流回路が不要と
なり、基準電圧源回路の簡素化が図れる。また、サージ
クランプ回路１０で環流用ＦＥＴ６（同期整流用ＦＥ
Ｔ）を保護するため、従来のようなスナバー回路による
サージ吸収回路や耐圧の高いＦＥＴを省略できるので消
費電力の低減化を図ることができ、電源の高効率化を図
ることができる。
ば、Ｖｏ／Ｄを最適にすれば、倍電圧整流回路が不要と
なり、基準電圧源回路の簡素化が図れる。また、サージ
クランプ回路１０で環流用ＦＥＴ６（同期整流用ＦＥ
Ｔ）を保護するため、従来のようなスナバー回路による
サージ吸収回路や耐圧の高いＦＥＴを省略できるので消
費電力の低減化を図ることができ、電源の高効率化を図
ることができる。
【００２６】（第４実施形態）第４実施形態のＤＣ−Ｄ
Ｃコンバータ１００を説明する。図５は、補助巻線を用
いて構成した基準電圧源１２の具体回路である。図５の
ＤＣ−ＤＣコンバータ１００では、トランス３に別巻線
を設け、この別巻線を介して取り出した電圧を基準電圧
源１２に与えて所望の基準電圧Ｖｒを発生させている点
に特徴を有している。
Ｃコンバータ１００を説明する。図５は、補助巻線を用
いて構成した基準電圧源１２の具体回路である。図５の
ＤＣ−ＤＣコンバータ１００では、トランス３に別巻線
を設け、この別巻線を介して取り出した電圧を基準電圧
源１２に与えて所望の基準電圧Ｖｒを発生させている点
に特徴を有している。
【００２７】以上説明したように、第４実施形態によれ
ば、別巻線の巻き数を最適にすれば、倍電圧整流回路が
不要となり、基準電圧源回路の簡素化が図れる。また、
サージクランプ回路１０で環流用ＦＥＴ６（同期整流用
ＦＥＴ）を保護するため、従来のようなスナバー回路に
よるサージ吸収回路や耐圧の高いＦＥＴを省略できるの
で消費電力の低減化を図ることができ、電源の高効率化
を図ることができる。
ば、別巻線の巻き数を最適にすれば、倍電圧整流回路が
不要となり、基準電圧源回路の簡素化が図れる。また、
サージクランプ回路１０で環流用ＦＥＴ６（同期整流用
ＦＥＴ）を保護するため、従来のようなスナバー回路に
よるサージ吸収回路や耐圧の高いＦＥＴを省略できるの
で消費電力の低減化を図ることができ、電源の高効率化
を図ることができる。
【００２８】（第５実施形態）第５実施形態のＤＣ−Ｄ
Ｃコンバータ１００を説明する。図６は、１次側にアク
ティブサージクランプ回路を用いたＤＣ−ＤＣコンバー
タ１００の基本構成を説明するための回路図である。図
６のＤＣ−ＤＣコンバータ１００は、１次側のスイッチ
ング回路にアクティブサージクランプ回路のような２石
のスイッチング回路を設けた点に特徴を有している。ア
クティブサージクランプ回路は、アクティブクランプ用
コンデンサ２１、アクティブクランプ用スイッチ２２
（ｎチャネルエンハンスメントＭＯＳトランジスタＱ
2）、ゲート制御信号源２０を備えている。
Ｃコンバータ１００を説明する。図６は、１次側にアク
ティブサージクランプ回路を用いたＤＣ−ＤＣコンバー
タ１００の基本構成を説明するための回路図である。図
６のＤＣ−ＤＣコンバータ１００は、１次側のスイッチ
ング回路にアクティブサージクランプ回路のような２石
のスイッチング回路を設けた点に特徴を有している。ア
クティブサージクランプ回路は、アクティブクランプ用
コンデンサ２１、アクティブクランプ用スイッチ２２
（ｎチャネルエンハンスメントＭＯＳトランジスタＱ
2）、ゲート制御信号源２０を備えている。
【００２９】アクティブクランプ用コンデンサ２１の一
端はアクティブクランプ用スイッチ２２（ｎチャネルエ
ンハンスメントＭＯＳトランジスタＱ2）のドレイン端
子に接続され、他端はトランス３の１次側のプラス側
（入力電源１のプラス側）に接続されている。アクティ
ブクランプ用スイッチ２２（ｎチャネルエンハンスメン
トＭＯＳトランジスタＱ2）のソース端子は、主スイッ
チ４（ｎチャネルエンハンスメントＭＯＳトランジスタ
Ｑ1）のドレイン端子に接続され、ドレイン端子はアク
ティブクランプ用コンデンサ２１の一端に接続され、ゲ
ート−ソース端子間はゲート制御信号源２０の出力端子
に接続されている。
端はアクティブクランプ用スイッチ２２（ｎチャネルエ
ンハンスメントＭＯＳトランジスタＱ2）のドレイン端
子に接続され、他端はトランス３の１次側のプラス側
（入力電源１のプラス側）に接続されている。アクティ
ブクランプ用スイッチ２２（ｎチャネルエンハンスメン
トＭＯＳトランジスタＱ2）のソース端子は、主スイッ
チ４（ｎチャネルエンハンスメントＭＯＳトランジスタ
Ｑ1）のドレイン端子に接続され、ドレイン端子はアク
ティブクランプ用コンデンサ２１の一端に接続され、ゲ
ート−ソース端子間はゲート制御信号源２０の出力端子
に接続されている。
【００３０】第５実施形態のように１次側のスイッチン
グ回路にもアクティブサージクランプ回路のような２石
のスイッチング回路を用いた場合も、アクティブサージ
クランプ回路のスイッチング条件を最適にすれば、倍電
圧整流回路が不要となり、基準電圧源回路の簡素化が図
れる。また、サージクランプ回路１０で環流用ＦＥＴ６
（同期整流用ＦＥＴ）を保護するため、従来のようなス
ナバー回路によるサージ吸収回路や耐圧の高いＦＥＴを
省略できるので消費電力の低減化を図ることができ、電
源の高効率化を図ることができる。
グ回路にもアクティブサージクランプ回路のような２石
のスイッチング回路を用いた場合も、アクティブサージ
クランプ回路のスイッチング条件を最適にすれば、倍電
圧整流回路が不要となり、基準電圧源回路の簡素化が図
れる。また、サージクランプ回路１０で環流用ＦＥＴ６
（同期整流用ＦＥＴ）を保護するため、従来のようなス
ナバー回路によるサージ吸収回路や耐圧の高いＦＥＴを
省略できるので消費電力の低減化を図ることができ、電
源の高効率化を図ることができる。
【００３１】なお、本実施の形態においては、本発明は
ＤＣ−ＤＣコンバータに限定されず、本発明を適用する
上で好適なスイッチング電源装置に適用することができ
る。また、上記構成部材の数、位置、形状等は上記実施
の形態に限定されず、本発明を実施する上で好適な数、
位置、形状等にすることができる。また、各図におい
て、同一構成要素には同一符号を付している。
ＤＣ−ＤＣコンバータに限定されず、本発明を適用する
上で好適なスイッチング電源装置に適用することができ
る。また、上記構成部材の数、位置、形状等は上記実施
の形態に限定されず、本発明を実施する上で好適な数、
位置、形状等にすることができる。また、各図におい
て、同一構成要素には同一符号を付している。
【００３２】
【発明の効果】本発明は、サージクランプ回路を用いて
環流用ＦＥＴ（同期整流用ＦＥＴ）を保護するため、従
来のようなスナバー回路によるサージ吸収回路や耐圧の
高いＦＥＴを省略できるので消費電力の低減化を図るこ
とができ、電源の高効率化を図ることができるといった
効果を奏する。
環流用ＦＥＴ（同期整流用ＦＥＴ）を保護するため、従
来のようなスナバー回路によるサージ吸収回路や耐圧の
高いＦＥＴを省略できるので消費電力の低減化を図るこ
とができ、電源の高効率化を図ることができるといった
効果を奏する。
【図１】本発明の同期整流型ＤＣ−ＤＣコンバータの基
本構成を説明するための回路図である。
本構成を説明するための回路図である。
【図２】図１のＤＣ−ＤＣコンバータの各部における主
要波形である。
要波形である。
【図３】倍電圧整流回路とシリーズドロッパーとを組み
合わせて構成した基準電圧源の具体回路である。
合わせて構成した基準電圧源の具体回路である。
【図４】倍電圧整流回路と抵抗分割回路とを組み合わせ
て構成した基準電圧源の具体回路である。
て構成した基準電圧源の具体回路である。
【図５】補助巻線を用いて構成した基準電圧源の具体回
路である。
路である。
【図６】１次側にアクティブサージクランプ回路を用い
たＤＣ−ＤＣコンバータの基本構成を説明するための回
路図である。
たＤＣ−ＤＣコンバータの基本構成を説明するための回
路図である。
１…入力電源 ２…ゲート制御信号源 ３…トランス ４…主スイッチ（ｎチャネルエンハンスメントＭＯＳト
ランジスタＱ1） ５…同期整流用ＦＥＴ（同期整流手段）（ｎチャネルエ
ンハンスメントＭＯＳトランジスタＱ3） ６…環流用ＦＥＴ（同期整流手段）（ｎチャネルエンハ
ンスメントＭＯＳトランジスタＱ4） ７…平滑コイル（平滑手段） ８…平滑コンデンサ（平滑手段） ９…負荷 １０…サージクランプ回路 １１…クランプ用ダイオード １２…基準電圧源 １３…直流カットコンデンサ １４，１５…ダイオード １６…平滑コンデンサ １７…シリーズドロッパー １８，１９…分割用抵抗 ２０…ゲート制御信号源 ２１…アクティブクランプ用コンデンサ ２２…アクティブクランプ用スイッチ ５０…同期整流手段 １００…ＤＣ−ＤＣコンバータ Ｑ2…ｎチャネルエンハンスメントＭＯＳトランジスタ
（アクティブクランプ用スイッチ） Ｑ3…ｎチャネルエンハンスメントＭＯＳトランジスタ
（同期整流用ＦＥＴ） Ｑ4…ｎチャネルエンハンスメントＭＯＳトランジスタ
（環流用ＦＥＴ）
ランジスタＱ1） ５…同期整流用ＦＥＴ（同期整流手段）（ｎチャネルエ
ンハンスメントＭＯＳトランジスタＱ3） ６…環流用ＦＥＴ（同期整流手段）（ｎチャネルエンハ
ンスメントＭＯＳトランジスタＱ4） ７…平滑コイル（平滑手段） ８…平滑コンデンサ（平滑手段） ９…負荷 １０…サージクランプ回路 １１…クランプ用ダイオード １２…基準電圧源 １３…直流カットコンデンサ １４，１５…ダイオード １６…平滑コンデンサ １７…シリーズドロッパー １８，１９…分割用抵抗 ２０…ゲート制御信号源 ２１…アクティブクランプ用コンデンサ ２２…アクティブクランプ用スイッチ ５０…同期整流手段 １００…ＤＣ−ＤＣコンバータ Ｑ2…ｎチャネルエンハンスメントＭＯＳトランジスタ
（アクティブクランプ用スイッチ） Ｑ3…ｎチャネルエンハンスメントＭＯＳトランジスタ
（同期整流用ＦＥＴ） Ｑ4…ｎチャネルエンハンスメントＭＯＳトランジスタ
（環流用ＦＥＴ）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１０月１５日（１９９９．１０．
１５）
１５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 ＤＣ−ＤＣコンバータ
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、スイッチング電源
技術に関し、特に、同期整流を用いたＤＣ−ＤＣコンバ
ータに関する。
技術に関し、特に、同期整流を用いたＤＣ−ＤＣコンバ
ータに関する。
【０００２】
【従来の技術】従来、ＤＣ−ＤＣコンバータの電源高効
率化のために、同期整流手段を用いるのが一般的であ
る。このような従来技術としては、例えば、特許第２７
４３８６９号公報に記載の技術がある。すなわち、従来
の同期整流型ＤＣ−ＤＣコンバータは、１次巻線および
２次巻線を有するトランスと、このトランスの１次巻線
に供給される電力を周期的にオン・オフするスイッチン
グ手段と、このスイッチング手段がオフとされている間
の指定された期間、トランスの２次巻線の両端の電圧を
制限するクランプ手段と、トランスの２次巻線の出力を
整流する整流手段と、この整流出力を平滑化する平滑化
手段とを備え、整流手段は、トランスの２次巻線の間に
チャンネルが並列接続された環流用の電界効果トランジ
スタと、トランスの２次巻線にチャンネルが直列接続さ
れた同期整流用の電界効果トランジスタとを有し、同期
整流用の電界効果トランジスタのゲートとトランスの２
次巻線の一端との間に第１のコンデンサが第１の波形整
形手段として設けられ、環流用の電界効果トランジスタ
のゲートとトランスの２次巻線の他端との間に第２のコ
ンデンサが第２の波形整形手段として設けられている。
率化のために、同期整流手段を用いるのが一般的であ
る。このような従来技術としては、例えば、特許第２７
４３８６９号公報に記載の技術がある。すなわち、従来
の同期整流型ＤＣ−ＤＣコンバータは、１次巻線および
２次巻線を有するトランスと、このトランスの１次巻線
に供給される電力を周期的にオン・オフするスイッチン
グ手段と、このスイッチング手段がオフとされている間
の指定された期間、トランスの２次巻線の両端の電圧を
制限するクランプ手段と、トランスの２次巻線の出力を
整流する整流手段と、この整流出力を平滑化する平滑化
手段とを備え、整流手段は、トランスの２次巻線の間に
チャンネルが並列接続された環流用の電界効果トランジ
スタと、トランスの２次巻線にチャンネルが直列接続さ
れた同期整流用の電界効果トランジスタとを有し、同期
整流用の電界効果トランジスタのゲートとトランスの２
次巻線の一端との間に第１のコンデンサが第１の波形整
形手段として設けられ、環流用の電界効果トランジスタ
のゲートとトランスの２次巻線の他端との間に第２のコ
ンデンサが第２の波形整形手段として設けられている。
【０００３】
【発明が解決しようとする課題】しかしながら、同期整
流手段は環流用ＦＥＴのターンオフが遅いため、ドレイ
ン−ソース間に大きなサージ電圧が発生しＦＥＴを破壊
するという問題点があった。
流手段は環流用ＦＥＴのターンオフが遅いため、ドレイ
ン−ソース間に大きなサージ電圧が発生しＦＥＴを破壊
するという問題点があった。
【０００４】この問題を解決する従来技術として、例え
ば、スナバー回路によりＦＥＴのドレイン−ソース間の
サージやスパイク電圧を全て抵抗とコンデンサで消費さ
せる技術があるが、ロスが大きくなってしまう。また、
耐圧の高いＦＥＴを用いれば、高耐圧のＦＥＴはオン抵
抗が大きいので、ロスが大きくなる。このため、できる
だけロスが少ないサージ保護回路が求められていた。
ば、スナバー回路によりＦＥＴのドレイン−ソース間の
サージやスパイク電圧を全て抵抗とコンデンサで消費さ
せる技術があるが、ロスが大きくなってしまう。また、
耐圧の高いＦＥＴを用いれば、高耐圧のＦＥＴはオン抵
抗が大きいので、ロスが大きくなる。このため、できる
だけロスが少ないサージ保護回路が求められていた。
【０００５】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、環流用ＦＥＴ（同
期整流用ＦＥＴ）を保護できる消費電力の低いＤＣ−Ｄ
Ｃコンバータを提供する点にある。
のであり、その目的とするところは、環流用ＦＥＴ（同
期整流用ＦＥＴ）を保護できる消費電力の低いＤＣ−Ｄ
Ｃコンバータを提供する点にある。
【０００６】
【課題を解決するための手段】請求項１に記載の発明の
要旨は、１次巻線および２次巻線を有するトランスと、
前記トランスの１次巻線に供給される電力を周期的にオ
ン・オフする主スイッチと、整流出力を平滑化する平滑
化手段とを備え、前記トランスの２次巻線の間にチャン
ネルが並列接続された環流用ＦＥＴと、前記トランスの
２次巻線にチャンネルが直列接続された同期整流用ＦＥ
Ｔとを有し、前記トランスの２次巻線の出力を整流する
同期整流手段と、前記環流側ＦＥＴのドレイン−ソース
間のサージ電圧をクランプして当該環流側ＦＥＴをサー
ジ電圧から保護するサージクランプ回路と、ソース接地
されドレイン端子に前記トランス３直列に接続されゲー
ト端子にゲート制御信号源が接続されたｎチャネルエン
ハンスメントＭＯＳトランジスタを備えた一次側の主ス
イッチを有し、前期サージクランプ回路はクランプ用ダ
イオードと基準電圧源を備え、前記クランプ用ダイオー
ドは、カソードが前記基準電圧源のプラス端に接続され
アノードが前記ｎチャネルエンハンスメントＭＯＳトラ
ンジスタのドレイン端子及び前記トランスの２次側のプ
ラス端子に接続され、前記基準電圧源は、プラス端が前
記クランプ用ダイオードのカソードに接続されマイナス
端が前記ｎチャネルエンハンスメントＭＯＳトランジス
タのソース端子及び前記トランスの２次側のマイナス端
子に接続されるとともに、前記トランスの２次巻線電圧
を整流平滑して基準電圧を生成し、前記環流用ＦＥＴの
ドレイン−ソース間に出力電圧をＶｏ、自比率をＤと
し、前記主スイッチの前記ｎチャネルエンハンスメント
ＭＯＳトランジスタがオンになる瞬間に前記環流用ＦＥ
Ｔと前記同期整流用ＦＥＴが一瞬同時にオンするために
当該環流用ＦＥＴと当該同期整流用ＦＥＴを通して前記
トランスの２次側に短絡電流が流れた際のエネルギーに
応じて生じるサージ電圧の波高値をＶｏ、前記環流用Ｆ
ＥＴの絶対最大定格電圧をＶＤＳＳ、前記基準電圧をＶ
ｒとした場合、前記基準電圧源の前記基準電圧はＶｏ／
Ｄの値より大きくかつＶＤＳＳ以下に設定され、Ｖｏ／
ＤとＶｒとＶＤＳＳは、Ｖｏ／Ｄ＜Ｖｒ＜ＶＤＳＳの関
係が保たれていることを特徴とするＤＣ−ＤＣコンバー
タに存する。また、請求項２に記載の発明の要旨は、前
記基準電圧源は、前記トランスの２次巻線電圧を倍電圧
整流して倍電圧を発生する倍電圧整流回路と、前記倍電
圧に基づいて所望の基準電圧を発生するシリーズドロッ
パーとを有することを特徴とする請求項１に記載のＤＣ
−ＤＣコンバータに存する。また、請求項３に記載の発
明の要旨は、前記基準電圧源は、前記トランスの２次巻
線電圧を倍電圧整流して倍電圧を発生する倍電圧整流回
路と、前記倍電圧に基づいて所望の基準電圧を発生する
分割用抵抗とを有することを特徴とする請求項２に記載
のＤＣ−ＤＣコンバータに存する。
要旨は、１次巻線および２次巻線を有するトランスと、
前記トランスの１次巻線に供給される電力を周期的にオ
ン・オフする主スイッチと、整流出力を平滑化する平滑
化手段とを備え、前記トランスの２次巻線の間にチャン
ネルが並列接続された環流用ＦＥＴと、前記トランスの
２次巻線にチャンネルが直列接続された同期整流用ＦＥ
Ｔとを有し、前記トランスの２次巻線の出力を整流する
同期整流手段と、前記環流側ＦＥＴのドレイン−ソース
間のサージ電圧をクランプして当該環流側ＦＥＴをサー
ジ電圧から保護するサージクランプ回路と、ソース接地
されドレイン端子に前記トランス３直列に接続されゲー
ト端子にゲート制御信号源が接続されたｎチャネルエン
ハンスメントＭＯＳトランジスタを備えた一次側の主ス
イッチを有し、前期サージクランプ回路はクランプ用ダ
イオードと基準電圧源を備え、前記クランプ用ダイオー
ドは、カソードが前記基準電圧源のプラス端に接続され
アノードが前記ｎチャネルエンハンスメントＭＯＳトラ
ンジスタのドレイン端子及び前記トランスの２次側のプ
ラス端子に接続され、前記基準電圧源は、プラス端が前
記クランプ用ダイオードのカソードに接続されマイナス
端が前記ｎチャネルエンハンスメントＭＯＳトランジス
タのソース端子及び前記トランスの２次側のマイナス端
子に接続されるとともに、前記トランスの２次巻線電圧
を整流平滑して基準電圧を生成し、前記環流用ＦＥＴの
ドレイン−ソース間に出力電圧をＶｏ、自比率をＤと
し、前記主スイッチの前記ｎチャネルエンハンスメント
ＭＯＳトランジスタがオンになる瞬間に前記環流用ＦＥ
Ｔと前記同期整流用ＦＥＴが一瞬同時にオンするために
当該環流用ＦＥＴと当該同期整流用ＦＥＴを通して前記
トランスの２次側に短絡電流が流れた際のエネルギーに
応じて生じるサージ電圧の波高値をＶｏ、前記環流用Ｆ
ＥＴの絶対最大定格電圧をＶＤＳＳ、前記基準電圧をＶ
ｒとした場合、前記基準電圧源の前記基準電圧はＶｏ／
Ｄの値より大きくかつＶＤＳＳ以下に設定され、Ｖｏ／
ＤとＶｒとＶＤＳＳは、Ｖｏ／Ｄ＜Ｖｒ＜ＶＤＳＳの関
係が保たれていることを特徴とするＤＣ−ＤＣコンバー
タに存する。また、請求項２に記載の発明の要旨は、前
記基準電圧源は、前記トランスの２次巻線電圧を倍電圧
整流して倍電圧を発生する倍電圧整流回路と、前記倍電
圧に基づいて所望の基準電圧を発生するシリーズドロッ
パーとを有することを特徴とする請求項１に記載のＤＣ
−ＤＣコンバータに存する。また、請求項３に記載の発
明の要旨は、前記基準電圧源は、前記トランスの２次巻
線電圧を倍電圧整流して倍電圧を発生する倍電圧整流回
路と、前記倍電圧に基づいて所望の基準電圧を発生する
分割用抵抗とを有することを特徴とする請求項２に記載
のＤＣ−ＤＣコンバータに存する。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【０００８】（第１実施形態） 第１実施形態の構成を
説明する。図１は、本発明の同期整流型ＤＣ−ＤＣコン
バータ１００の基本構成を説明するための回路図であ
る。図２は、図１のＤＣ−ＤＣコンバータ１００の各部
における主要波形である。本実施形態の同期整流型のＤ
Ｃ−ＤＣコンバータ１００は、同期整流型フォワードコ
ンバータであって、同期整流手段５０に設けられている
環流用ＦＥＴ６のドレイン−ソース端子間に並列接続さ
れた、サージクランプ回路１０を備えている。
説明する。図１は、本発明の同期整流型ＤＣ−ＤＣコン
バータ１００の基本構成を説明するための回路図であ
る。図２は、図１のＤＣ−ＤＣコンバータ１００の各部
における主要波形である。本実施形態の同期整流型のＤ
Ｃ−ＤＣコンバータ１００は、同期整流型フォワードコ
ンバータであって、同期整流手段５０に設けられている
環流用ＦＥＴ６のドレイン−ソース端子間に並列接続さ
れた、サージクランプ回路１０を備えている。
【０００９】一次側の主スイッチ４（ｎチャネルエンハ
ンスメントＭＯＳトランジスタＱ1）は、ソース接地さ
れ、ドレイン端子にトランス３が直列に接続され、ゲー
ト端子にゲート制御信号源２が接続されている。
ンスメントＭＯＳトランジスタＱ1）は、ソース接地さ
れ、ドレイン端子にトランス３が直列に接続され、ゲー
ト端子にゲート制御信号源２が接続されている。
【００１０】サージクランプ回路１０は、クランプ用ダ
イオード１１と基準電圧源１２を備えている。クランプ
用ダイオード１１は、カソードが基準電圧源１２のプラ
ス端に接続され、アノードがｎチャネルエンハンスメン
トＭＯＳトランジスタＱ4のドレイン端子（トランス３
の２次側のプラス端子）に接続されている。基準電圧源
１２は、プラス端がクランプ用ダイオード１１のカソー
ドに接続され、マイナス端がｎチャネルエンハンスメン
トＭＯＳトランジスタＱ4のソース端子（トランス３の
２次側のマイナス端子）に接続されており、トランス３
の２次巻線電圧を整流平滑して基準電圧Ｖｒを生成す
る。
イオード１１と基準電圧源１２を備えている。クランプ
用ダイオード１１は、カソードが基準電圧源１２のプラ
ス端に接続され、アノードがｎチャネルエンハンスメン
トＭＯＳトランジスタＱ4のドレイン端子（トランス３
の２次側のプラス端子）に接続されている。基準電圧源
１２は、プラス端がクランプ用ダイオード１１のカソー
ドに接続され、マイナス端がｎチャネルエンハンスメン
トＭＯＳトランジスタＱ4のソース端子（トランス３の
２次側のマイナス端子）に接続されており、トランス３
の２次巻線電圧を整流平滑して基準電圧Ｖｒを生成す
る。
【００１１】同期整流手段５０｛５、６｝は、環流用Ｆ
ＥＴ６（ｎチャネルエンハンスメントＭＯＳトランジス
タＱ4）と同期整流用ＦＥＴ５（ｎチャネルエンハンス
メントＭＯＳトランジスタＱ3）を備えている。
ＥＴ６（ｎチャネルエンハンスメントＭＯＳトランジス
タＱ4）と同期整流用ＦＥＴ５（ｎチャネルエンハンス
メントＭＯＳトランジスタＱ3）を備えている。
【００１２】環流用ＦＥＴ６（ｎチャネルエンハンスメ
ントＭＯＳトランジスタＱ4）は、ソース接地され、ド
レイン端子がクランプ用ダイオード１１のアノード（ト
ランス３の２次側のプラス端子）に接続され、ソース端
子が基準電圧源１２のマイナス端（トランス３の２次側
出力端子）に接続され、ゲート端子が同期整流用ＦＥＴ
５（ｎチャネルエンハンスメントＭＯＳトランジスタＱ
3）のドレイン端子（トランス３の２次側のマイナス端
子）に接続されている。
ントＭＯＳトランジスタＱ4）は、ソース接地され、ド
レイン端子がクランプ用ダイオード１１のアノード（ト
ランス３の２次側のプラス端子）に接続され、ソース端
子が基準電圧源１２のマイナス端（トランス３の２次側
出力端子）に接続され、ゲート端子が同期整流用ＦＥＴ
５（ｎチャネルエンハンスメントＭＯＳトランジスタＱ
3）のドレイン端子（トランス３の２次側のマイナス端
子）に接続されている。
【００１３ 】同期整流用ＦＥＴ５（ｎチャネルエンハン
スメントＭＯＳトランジスタＱ3）は、ソース端子が環
流用ＦＥＴ６（ｎチャネルエンハンスメントＭＯＳトラ
ンジスタＱ4）のソース端子と基準電圧源１２のマイナ
ス端に接続され、ゲート端子がトランス３の２次側のプ
ラス端子と環流用ＦＥＴ６（ｎチャネルエンハンスメン
トＭＯＳトランジスタＱ4）のドレイン端子とに接続さ
れている。
スメントＭＯＳトランジスタＱ3）は、ソース端子が環
流用ＦＥＴ６（ｎチャネルエンハンスメントＭＯＳトラ
ンジスタＱ4）のソース端子と基準電圧源１２のマイナ
ス端に接続され、ゲート端子がトランス３の２次側のプ
ラス端子と環流用ＦＥＴ６（ｎチャネルエンハンスメン
トＭＯＳトランジスタＱ4）のドレイン端子とに接続さ
れている。
【００１４】平滑手段｛７，８｝は、クランプ用ダイオ
ード１１と並列に接続され、平滑コイル７と平滑コンデ
ンサ８を備えている。平滑コイル７は、一端がクランプ
用ダイオード１１のアノード（トランス３の２次側のプ
ラス端子）に接続され、他端が平滑コンデンサ８の一端
に接続されている。平滑コンデンサ８の他端はトランス
３の２次側のマイナス側（基準電圧源１２のマイナス
端）に接続されている。
ード１１と並列に接続され、平滑コイル７と平滑コンデ
ンサ８を備えている。平滑コイル７は、一端がクランプ
用ダイオード１１のアノード（トランス３の２次側のプ
ラス端子）に接続され、他端が平滑コンデンサ８の一端
に接続されている。平滑コンデンサ８の他端はトランス
３の２次側のマイナス側（基準電圧源１２のマイナス
端）に接続されている。
【００１５】次に、第１実施形態の動作を説明する。ト
ランス３の１次側の電流をスイッチングする主スイッチ
４（ｎチャネルエンハンスメントＭＯＳトランジスタＱ
1）は、ゲート制御信号源２が生成するゲート電圧波形
ＶＧ１によって駆動される。このときの主スイッチ４
（ｎチャネルエンハンスメントＭＯＳトランジスタＱ
1）のスイッチング周期はＴ、主スイッチ４（ｎチャネ
ルエンハンスメントＭＯＳトランジスタＱ1）のオン時
間はＴonである。また時比率ＤはＴon／Ｔで表される。
ランス３の１次側の電流をスイッチングする主スイッチ
４（ｎチャネルエンハンスメントＭＯＳトランジスタＱ
1）は、ゲート制御信号源２が生成するゲート電圧波形
ＶＧ１によって駆動される。このときの主スイッチ４
（ｎチャネルエンハンスメントＭＯＳトランジスタＱ
1）のスイッチング周期はＴ、主スイッチ４（ｎチャネ
ルエンハンスメントＭＯＳトランジスタＱ1）のオン時
間はＴonである。また時比率ＤはＴon／Ｔで表される。
【００１６】主スイッチ４（ｎチャネルエンハンスメン
トＭＯＳトランジスタＱ1）がオン状態の時間（オン時
間）にトランス３の２次側に１次側から電力が伝わる。
２次側に伝わった電力は同期整流手段５０で整流され、
さらに平滑手段｛７，８｝で直流に変換されて負荷９に
出力される。
トＭＯＳトランジスタＱ1）がオン状態の時間（オン時
間）にトランス３の２次側に１次側から電力が伝わる。
２次側に伝わった電力は同期整流手段５０で整流され、
さらに平滑手段｛７，８｝で直流に変換されて負荷９に
出力される。
【００１７】同期整流手段５０の環流用ＦＥＴ６（ｎチ
ャネルエンハンスメントＭＯＳトランジスタＱ4）のド
レイン−ソース間に出力電圧Ｖｏを自比率Ｄで割った電
圧振幅Ｖｏ／Ｄの矩形波ＶＱ4が印加されている。さら
に、矩形波ＶＱ4には、サージ電圧ＶＱ4（ｐｅａｋ）が
発生しており、ｎチャネルエンハンスメントＭＯＳトラ
ンジスタＱ4（主スイッチ４）を破壊する原因となる。
ャネルエンハンスメントＭＯＳトランジスタＱ4）のド
レイン−ソース間に出力電圧Ｖｏを自比率Ｄで割った電
圧振幅Ｖｏ／Ｄの矩形波ＶＱ4が印加されている。さら
に、矩形波ＶＱ4には、サージ電圧ＶＱ4（ｐｅａｋ）が
発生しており、ｎチャネルエンハンスメントＭＯＳトラ
ンジスタＱ4（主スイッチ４）を破壊する原因となる。
【００１８】このサージ電圧ＶＱ4（ｐｅａｋ）は時刻
ｔ1で主スイッチ４（ｎチャネルエンハンスメントＭＯ
ＳトランジスタＱ1）がオンになる瞬間に、環流用ＦＥ
Ｔ６（ｎチャネルエンハンスメントＭＯＳトランジスタ
Ｑ4）と同期整流用ＦＥＴ５（ｎチャネルエンハンスメ
ントＭＯＳトランジスタＱ3）が一瞬同時にオンするた
め、環流用ＦＥＴ６（ｎチャネルエンハンスメントＭＯ
ＳトランジスタＱ4）と同期整流用ＦＥＴ５（ｎチャネ
ルエンハンスメントＭＯＳトランジスタＱ3）を通して
トランス３の２次側に短絡電流が流れ、そのエネルギー
がサージ電圧ＶＱ4（ｐｅａｋ）となって現れたもので
ある。通常、ＶＱ4（ｐｅａｋ）はＶＱ4のおおよそ２倍
以上の電圧値である。
ｔ1で主スイッチ４（ｎチャネルエンハンスメントＭＯ
ＳトランジスタＱ1）がオンになる瞬間に、環流用ＦＥ
Ｔ６（ｎチャネルエンハンスメントＭＯＳトランジスタ
Ｑ4）と同期整流用ＦＥＴ５（ｎチャネルエンハンスメ
ントＭＯＳトランジスタＱ3）が一瞬同時にオンするた
め、環流用ＦＥＴ６（ｎチャネルエンハンスメントＭＯ
ＳトランジスタＱ4）と同期整流用ＦＥＴ５（ｎチャネ
ルエンハンスメントＭＯＳトランジスタＱ3）を通して
トランス３の２次側に短絡電流が流れ、そのエネルギー
がサージ電圧ＶＱ4（ｐｅａｋ）となって現れたもので
ある。通常、ＶＱ4（ｐｅａｋ）はＶＱ4のおおよそ２倍
以上の電圧値である。
【００１９】このＶＱ4（ｐｅａｋ）を抑えるために、
クランプ用ダイオード１１と基準電圧源１２を備えたサ
ージクランプ回路１０を同期整流手段５０に並列に接続
している。基準電圧源１２の基準電圧Ｖｒは矩形波ＶＱ
4の振幅Ｖｏ／Ｄの値より大きく、環流用ＦＥＴ６（ｎ
チャネルエンハンスメントＭＯＳトランジスタＱ4）の
絶対最大定格電圧ＶＤＳＳ以下に設定する。振幅Ｖｏ／
Ｄと基準電圧Ｖｒと絶対最大定格電圧ＶＤＳＳは次の関
係にある。
クランプ用ダイオード１１と基準電圧源１２を備えたサ
ージクランプ回路１０を同期整流手段５０に並列に接続
している。基準電圧源１２の基準電圧Ｖｒは矩形波ＶＱ
4の振幅Ｖｏ／Ｄの値より大きく、環流用ＦＥＴ６（ｎ
チャネルエンハンスメントＭＯＳトランジスタＱ4）の
絶対最大定格電圧ＶＤＳＳ以下に設定する。振幅Ｖｏ／
Ｄと基準電圧Ｖｒと絶対最大定格電圧ＶＤＳＳは次の関
係にある。
【００２０】 Ｖｏ／Ｄ＜Ｖｒ＜ＶＤＳＳ （式１）
【００２１】以上第１実施形態によれば、サージクラン
プ回路１０で環流用ＦＥＴ６（同期整流用ＦＥＴ）を保
護するため、従来のようなスナバー回路によるサージ吸
収回路や耐圧の高いＦＥＴを省略できるので消費電力の
低減化を図ることができ、電源の高効率化を図ることが
できる。
プ回路１０で環流用ＦＥＴ６（同期整流用ＦＥＴ）を保
護するため、従来のようなスナバー回路によるサージ吸
収回路や耐圧の高いＦＥＴを省略できるので消費電力の
低減化を図ることができ、電源の高効率化を図ることが
できる。
【００２２】（第２実施形態） 第２実施形態のＤＣ−
ＤＣコンバータ１００を説明する。図３は、倍電圧整流
回路とシリーズドロッパー１７とを組み合わせて構成し
た基準電圧源１２の具体回路である。図３に示すＤＣ−
ＤＣコンバータ１００では、図２に示す矩形波ＶＱ4の
振幅Ｖｏ／Ｄより大きくするために、基準電圧源１２内
の倍電圧整流回路を用いてトランス３の２次巻線電圧を
倍電圧整流して２Ｖｏ／Ｄを作り、基準電圧源１２内の
シリーズドロッパー１７に倍電圧２Ｖｏ／Ｄを与えて所
望の基準電圧Ｖｒを発生させている。
ＤＣコンバータ１００を説明する。図３は、倍電圧整流
回路とシリーズドロッパー１７とを組み合わせて構成し
た基準電圧源１２の具体回路である。図３に示すＤＣ−
ＤＣコンバータ１００では、図２に示す矩形波ＶＱ4の
振幅Ｖｏ／Ｄより大きくするために、基準電圧源１２内
の倍電圧整流回路を用いてトランス３の２次巻線電圧を
倍電圧整流して２Ｖｏ／Ｄを作り、基準電圧源１２内の
シリーズドロッパー１７に倍電圧２Ｖｏ／Ｄを与えて所
望の基準電圧Ｖｒを発生させている。
【００２３】以上第２実施形態によれば、サージクラン
プ回路１０で環流用ＦＥＴ６（同期整流用ＦＥＴ）を保
護するため、従来のようなスナバー回路によるサージ吸
収回路や耐圧の高いＦＥＴを省略できるので消費電力の
低減化を図ることができ、電源の高効率化を図ることが
できる。
プ回路１０で環流用ＦＥＴ６（同期整流用ＦＥＴ）を保
護するため、従来のようなスナバー回路によるサージ吸
収回路や耐圧の高いＦＥＴを省略できるので消費電力の
低減化を図ることができ、電源の高効率化を図ることが
できる。
【００２４】（第３実施形態） 第３実施形態のＤＣ−
ＤＣコンバータ１００を説明する。図４は、倍電圧整流
回路と抵抗分割回路とを組み合わせて構成した基準電圧
源１２の具体回路である。図４に示す基準電圧源１２で
は、図２に示す矩形波ＶＱ4の振幅Ｖｏ／Ｄより大きく
するために、基準電圧源１２内の倍電圧整流回路を用い
てトランス３の２次巻線電圧を倍電圧整流して２Ｖｏ／
Ｄを作り、基準電圧源１２内の分割用抵抗１８，１９に
倍電圧２Ｖｏ／Ｄを与えて所望の基準電圧Ｖｒを発生さ
せている点に特徴を有している。
ＤＣコンバータ１００を説明する。図４は、倍電圧整流
回路と抵抗分割回路とを組み合わせて構成した基準電圧
源１２の具体回路である。図４に示す基準電圧源１２で
は、図２に示す矩形波ＶＱ4の振幅Ｖｏ／Ｄより大きく
するために、基準電圧源１２内の倍電圧整流回路を用い
てトランス３の２次巻線電圧を倍電圧整流して２Ｖｏ／
Ｄを作り、基準電圧源１２内の分割用抵抗１８，１９に
倍電圧２Ｖｏ／Ｄを与えて所望の基準電圧Ｖｒを発生さ
せている点に特徴を有している。
【００２５ 】以上説明したように、第３実施形態によれ
ば、サージクランプ回路１０で環流用ＦＥＴ６（同期整
流用ＦＥＴ）を保護するため、従来のようなスナバー回
路によるサージ吸収回路や耐圧の高いＦＥＴを省略でき
るので消費電力の低減化を図ることができ、電源の高効
率化を図ることができる。
ば、サージクランプ回路１０で環流用ＦＥＴ６（同期整
流用ＦＥＴ）を保護するため、従来のようなスナバー回
路によるサージ吸収回路や耐圧の高いＦＥＴを省略でき
るので消費電力の低減化を図ることができ、電源の高効
率化を図ることができる。
【００２６】（第４実施形態） 第４実施形態のＤＣ−
ＤＣコンバータ１００を説明する。図５は、補助巻線を
用いて構成した基準電圧源１２の具体回路である。図５
のＤＣ−ＤＣコンバータ１００では、トランス３に別巻
線を設け、この別巻線を介して取り出した電圧を基準電
圧源１２に与えて所望の基準電圧Ｖｒを発生させている
点に特徴を有している。
ＤＣコンバータ１００を説明する。図５は、補助巻線を
用いて構成した基準電圧源１２の具体回路である。図５
のＤＣ−ＤＣコンバータ１００では、トランス３に別巻
線を設け、この別巻線を介して取り出した電圧を基準電
圧源１２に与えて所望の基準電圧Ｖｒを発生させている
点に特徴を有している。
【００２７】以上説明したように、第４実施形態によれ
ば、別巻線の巻き数を最適にすれば、倍電圧整流回路が
不要となり、基準電圧源回路の簡素化が図れる。また、
サージクランプ回路１０で環流用ＦＥＴ６（同期整流用
ＦＥＴ）を保護するため、従来のようなスナバー回路に
よるサージ吸収回路や耐圧の高いＦＥＴを省略できるの
で消費電力の低減化を図ることができ、電源の高効率化
を図ることができる。
ば、別巻線の巻き数を最適にすれば、倍電圧整流回路が
不要となり、基準電圧源回路の簡素化が図れる。また、
サージクランプ回路１０で環流用ＦＥＴ６（同期整流用
ＦＥＴ）を保護するため、従来のようなスナバー回路に
よるサージ吸収回路や耐圧の高いＦＥＴを省略できるの
で消費電力の低減化を図ることができ、電源の高効率化
を図ることができる。
【００２８】（第５実施形態） 第５実施形態のＤＣ−
ＤＣコンバータ１００を説明する。図６は、１次側にア
クティブサージクランプ回路を用いたＤＣ−ＤＣコンバ
ータ１００の基本構成を説明するための回路図である。
図６のＤＣ−ＤＣコンバータ１００は、１次側のスイッ
チング回路にアクティブサージクランプ回路のような２
石のスイッチング回路を設けた点に特徴を有している。
アクティブサージクランプ回路は、アクティブクランプ
用コンデンサ２１、アクティブクランプ用スイッチ２２
（ｎチャネルエンハンスメントＭＯＳトランジスタＱ
2）、ゲート制御信号源２０を備えている。
ＤＣコンバータ１００を説明する。図６は、１次側にア
クティブサージクランプ回路を用いたＤＣ−ＤＣコンバ
ータ１００の基本構成を説明するための回路図である。
図６のＤＣ−ＤＣコンバータ１００は、１次側のスイッ
チング回路にアクティブサージクランプ回路のような２
石のスイッチング回路を設けた点に特徴を有している。
アクティブサージクランプ回路は、アクティブクランプ
用コンデンサ２１、アクティブクランプ用スイッチ２２
（ｎチャネルエンハンスメントＭＯＳトランジスタＱ
2）、ゲート制御信号源２０を備えている。
【００２９】アクティブクランプ用コンデンサ２１の一
端はアクティブクランプ用スイッチ２２（ｎチャネルエ
ンハンスメントＭＯＳトランジスタＱ2）のドレイン端
子に接続され、他端はトランス３の１次側のプラス側
（入力電源１のプラス側）に接続されている。アクティ
ブクランプ用スイッチ２２（ｎチャネルエンハンスメン
トＭＯＳトランジスタＱ2）のソース端子は、主スイッ
チ４（ｎチャネルエンハンスメントＭＯＳトランジスタ
Ｑ1）のドレイン端子に接続され、ドレイン端子はアク
ティブクランプ用コンデンサ２１の一端に接続され、ゲ
ート−ソース端子間はゲート制御信号源２０の出力端子
に接続されている。
端はアクティブクランプ用スイッチ２２（ｎチャネルエ
ンハンスメントＭＯＳトランジスタＱ2）のドレイン端
子に接続され、他端はトランス３の１次側のプラス側
（入力電源１のプラス側）に接続されている。アクティ
ブクランプ用スイッチ２２（ｎチャネルエンハンスメン
トＭＯＳトランジスタＱ2）のソース端子は、主スイッ
チ４（ｎチャネルエンハンスメントＭＯＳトランジスタ
Ｑ1）のドレイン端子に接続され、ドレイン端子はアク
ティブクランプ用コンデンサ２１の一端に接続され、ゲ
ート−ソース端子間はゲート制御信号源２０の出力端子
に接続されている。
【００３０ 】第５実施形態によれば、サージクランプ回
路１０で環流用ＦＥＴ６（同期整流用ＦＥＴ）を保護す
るため、従来のようなスナバー回路によるサージ吸収回
路や耐圧の高いＦＥＴを省略できるので消費電力の低減
化を図ることができ、電源の高効率化を図ることができ
る。
路１０で環流用ＦＥＴ６（同期整流用ＦＥＴ）を保護す
るため、従来のようなスナバー回路によるサージ吸収回
路や耐圧の高いＦＥＴを省略できるので消費電力の低減
化を図ることができ、電源の高効率化を図ることができ
る。
【００３１】なお、本実施の形態においては、本発明は
ＤＣ−ＤＣコンバータに限定されず、本発明を適用する
上で好適なスイッチング電源装置に適用することができ
る。また、上記構成部材の数、位置、形状等は上記実施
の形態に限定されず、本発明を実施する上で好適な数、
位置、形状等にすることができる。また、各図におい
て、同一構成要素には同一符号を付している。
ＤＣ−ＤＣコンバータに限定されず、本発明を適用する
上で好適なスイッチング電源装置に適用することができ
る。また、上記構成部材の数、位置、形状等は上記実施
の形態に限定されず、本発明を実施する上で好適な数、
位置、形状等にすることができる。また、各図におい
て、同一構成要素には同一符号を付している。
【００３２】
【発明の効果】本発明は、サージクランプ回路を用いて
環流用ＦＥＴ（同期整流用ＦＥＴ）を保護するため、従
来のようなスナバー回路によるサージ吸収回路や耐圧の
高いＦＥＴを省略できるので消費電力の低減化を図るこ
とができ、電源の高効率化を図ることができるといった
効果を奏する。
環流用ＦＥＴ（同期整流用ＦＥＴ）を保護するため、従
来のようなスナバー回路によるサージ吸収回路や耐圧の
高いＦＥＴを省略できるので消費電力の低減化を図るこ
とができ、電源の高効率化を図ることができるといった
効果を奏する。
【図面の簡単な説明】
【図１】本発明の同期整流型ＤＣ−ＤＣコンバータの基
本構成を説明するための回路図である。
本構成を説明するための回路図である。
【図２】図１のＤＣ−ＤＣコンバータの各部における主
要波形である。
要波形である。
【図３】倍電圧整流回路とシリーズドロッパーとを組み
合わせて構成した基準電圧源の具体回路である。
合わせて構成した基準電圧源の具体回路である。
【図４】倍電圧整流回路と抵抗分割回路とを組み合わせ
て構成した基準電圧源の具体回路である。
て構成した基準電圧源の具体回路である。
【図５】補助巻線を用いて構成した基準電圧源の具体回
路である。
路である。
【図６】１次側にアクティブサージクランプ回路を用い
たＤＣ−ＤＣコンバータの基本構成を説明するための回
路図である。
たＤＣ−ＤＣコンバータの基本構成を説明するための回
路図である。
【符号の説明】 １…入力電源 ２…ゲート制御信号源 ３…トランス ４…主スイッチ（ｎチャネルエンハンスメントＭＯＳト
ランジスタＱ1） ５…同期整流用ＦＥＴ（同期整流手段）（ｎチャネルエ
ンハンスメントＭＯＳトランジスタＱ3） ６…環流用ＦＥＴ（同期整流手段）（ｎチャネルエンハ
ンスメントＭＯＳトランジスタＱ4） ７…平滑コイル（平滑手段） ８…平滑コンデンサ（平滑手段） ９…負荷 １０…サージクランプ回路 １１…クランプ用ダイオード １２…基準電圧源 １３…直流カットコンデンサ １４，１５…ダイオード １６…平滑コンデンサ １７…シリーズドロッパー １８，１９…分割用抵抗 ２０…ゲート制御信号源 ２１…アクティブクランプ用コンデンサ ２２…アクティブクランプ用スイッチ ５０…同期整流手段 １００…ＤＣ−ＤＣコンバータ Ｑ2…ｎチャネルエンハンスメントＭＯＳトランジスタ
（アクティブクランプ用スイッチ） Ｑ3…ｎチャネルエンハンスメントＭＯＳトランジスタ
（同期整流用ＦＥＴ） Ｑ4…ｎチャネルエンハンスメントＭＯＳトランジスタ
（環流用ＦＥＴ） ─────────────────────────────────────────────────────
ランジスタＱ1） ５…同期整流用ＦＥＴ（同期整流手段）（ｎチャネルエ
ンハンスメントＭＯＳトランジスタＱ3） ６…環流用ＦＥＴ（同期整流手段）（ｎチャネルエンハ
ンスメントＭＯＳトランジスタＱ4） ７…平滑コイル（平滑手段） ８…平滑コンデンサ（平滑手段） ９…負荷 １０…サージクランプ回路 １１…クランプ用ダイオード １２…基準電圧源 １３…直流カットコンデンサ １４，１５…ダイオード １６…平滑コンデンサ １７…シリーズドロッパー １８，１９…分割用抵抗 ２０…ゲート制御信号源 ２１…アクティブクランプ用コンデンサ ２２…アクティブクランプ用スイッチ ５０…同期整流手段 １００…ＤＣ−ＤＣコンバータ Ｑ2…ｎチャネルエンハンスメントＭＯＳトランジスタ
（アクティブクランプ用スイッチ） Ｑ3…ｎチャネルエンハンスメントＭＯＳトランジスタ
（同期整流用ＦＥＴ） Ｑ4…ｎチャネルエンハンスメントＭＯＳトランジスタ
（環流用ＦＥＴ） ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年３月６日（２０００．３．６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【課題を解決するための手段】請求項１に記載の発明の
要旨は、１次巻線および２次巻線を有するトランスと、
前記トランスの１次巻線に供給される電力を周期的にオ
ン・オフする主スイッチと、整流出力を平滑化する平滑
化手段とを備え、前記トランスの２次巻線の間にチャン
ネルが並列接続された環流用ＦＥＴと、前記トランスの
２次巻線にチャンネルが直列接続された同期整流用ＦＥ
Ｔとを有し、前記トランスの２次巻線の出力を整流する
同期整流手段と、前記環流側ＦＥＴのドレイン−ソース
間のサージ電圧をクランプして当該環流側ＦＥＴをサー
ジ電圧から保護するサージクランプ回路と、ソース接地
されドレイン端子に前記トランスに直列に接続されゲー
ト端子にゲート制御信号源が接続されたｎチャネルエン
ハンスメントＭＯＳトランジスタを備えた一次側の主ス
イッチを有し、前記サージクランプ回路はクランプ用ダ
イオードと基準電圧源を備え、前記クランプ用ダイオー
ドは、カソードが前記基準電圧源のプラス端に接続され
アノードが前記ｎチャネルエンハンスメントＭＯＳトラ
ンジスタのドレイン端子及び前記トランスの２次側のプ
ラス端子に接続され、前記基準電圧源は、プラス端が前
記クランプ用ダイオードのカソードに接続されマイナス
端が前記ｎチャネルエンハンスメントＭＯＳトランジス
タのソース端子及び前記トランスの２次側のマイナス端
子に接続されるとともに、前記トランスの２次巻線電圧
を整流平滑して基準電圧を生成し、前記同期整流手段の
前記環流用ＦＥＴのドレイン−ソース間に出力電圧Ｖｏ
を所定定数Ｄで割った電圧振幅Ｖｏ／Ｄの矩形波ＶＱ4
が印加され、前記基準電圧源の前記基準電圧Ｖｒは前記
矩形波ＶＱ4の振幅Ｖｏ／Ｄの値より大きく前記環流用
ＦＥＴの絶対最大定格電圧ＶＤＳＳ以下に設定され、振
幅Ｖｏ／Ｄと基準電圧Ｖｒと絶対最大定格電圧ＶＤＳＳ
においてＶｏ／Ｄ＜Ｖｒ＜ＶＤＳＳの関係が保たれてい
ることを特徴とするＤＣ−ＤＣコンバータに存する。ま
た、請求項２に記載の発明の要旨は、前記基準電圧源
は、前記トランスの２次巻線電圧を倍電圧整流して倍電
圧を発生する倍電圧整流回路と、前記倍電圧に基づいて
所望の基準電圧を発生するシリーズドロッパーとを有す
ることを特徴とする請求項１に記載のＤＣ−ＤＣコンバ
ータに存する。
要旨は、１次巻線および２次巻線を有するトランスと、
前記トランスの１次巻線に供給される電力を周期的にオ
ン・オフする主スイッチと、整流出力を平滑化する平滑
化手段とを備え、前記トランスの２次巻線の間にチャン
ネルが並列接続された環流用ＦＥＴと、前記トランスの
２次巻線にチャンネルが直列接続された同期整流用ＦＥ
Ｔとを有し、前記トランスの２次巻線の出力を整流する
同期整流手段と、前記環流側ＦＥＴのドレイン−ソース
間のサージ電圧をクランプして当該環流側ＦＥＴをサー
ジ電圧から保護するサージクランプ回路と、ソース接地
されドレイン端子に前記トランスに直列に接続されゲー
ト端子にゲート制御信号源が接続されたｎチャネルエン
ハンスメントＭＯＳトランジスタを備えた一次側の主ス
イッチを有し、前記サージクランプ回路はクランプ用ダ
イオードと基準電圧源を備え、前記クランプ用ダイオー
ドは、カソードが前記基準電圧源のプラス端に接続され
アノードが前記ｎチャネルエンハンスメントＭＯＳトラ
ンジスタのドレイン端子及び前記トランスの２次側のプ
ラス端子に接続され、前記基準電圧源は、プラス端が前
記クランプ用ダイオードのカソードに接続されマイナス
端が前記ｎチャネルエンハンスメントＭＯＳトランジス
タのソース端子及び前記トランスの２次側のマイナス端
子に接続されるとともに、前記トランスの２次巻線電圧
を整流平滑して基準電圧を生成し、前記同期整流手段の
前記環流用ＦＥＴのドレイン−ソース間に出力電圧Ｖｏ
を所定定数Ｄで割った電圧振幅Ｖｏ／Ｄの矩形波ＶＱ4
が印加され、前記基準電圧源の前記基準電圧Ｖｒは前記
矩形波ＶＱ4の振幅Ｖｏ／Ｄの値より大きく前記環流用
ＦＥＴの絶対最大定格電圧ＶＤＳＳ以下に設定され、振
幅Ｖｏ／Ｄと基準電圧Ｖｒと絶対最大定格電圧ＶＤＳＳ
においてＶｏ／Ｄ＜Ｖｒ＜ＶＤＳＳの関係が保たれてい
ることを特徴とするＤＣ−ＤＣコンバータに存する。ま
た、請求項２に記載の発明の要旨は、前記基準電圧源
は、前記トランスの２次巻線電圧を倍電圧整流して倍電
圧を発生する倍電圧整流回路と、前記倍電圧に基づいて
所望の基準電圧を発生するシリーズドロッパーとを有す
ることを特徴とする請求項１に記載のＤＣ−ＤＣコンバ
ータに存する。
Claims (9)
- 【請求項１】 １次巻線および２次巻線を有するトラン
スと、 前記トランスの１次巻線に供給される電力を周期的にオ
ン・オフする主スイッチと、 整流出力を平滑化する平滑化手段とを備え、 前記トランスの２次巻線の間にチャンネルが並列接続さ
れた環流用ＦＥＴと、前記トランスの２次巻線にチャン
ネルが直列接続された同期整流用ＦＥＴとを有し、前記
トランスの２次巻線の出力を整流する同期整流手段と、 前記環流側ＦＥＴのドレイン−ソース間のサージ電圧を
クランプして当該環流側ＦＥＴをサージ電圧から保護す
るサージクランプ回路とを有することを特徴とするＤＣ
−ＤＣコンバータ。 - 【請求項２】 前記サージクランプ回路は、前記環流側
ＦＥＴのドレイン−ソース端子間に並列接続されている
ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバー
タ。 - 【請求項３】 前記サージクランプ回路は、 マイナス端が環流側ＦＥＴのソース端子に接続されてお
り、トランスの２次巻線電圧を整流平滑して基準電圧を
生成する基準電圧源を有することを特徴とする請求項２
に記載のＤＣ−ＤＣコンバータ。 - 【請求項４】 カソードが前記基準電圧源のプラス端に
接続され、アノードが前記環流側ＦＥＴのドレイン端子
に接続されているクランプ用ダイオードを有することを
特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。 - 【請求項５】 前記環流側ＦＥＴは、ソース接地され、
ドレイン端子が前記クランプ用ダイオードのアノードに
接続され、ソース端子が基準電圧源のマイナス端に接続
され、ゲート端子が前記整流側ＦＥＴのドレイン端子
（トランスの２次側のマイナス端子）に接続され、 前記整流側ＦＥＴは、ドレイン端子が前記環流側ＦＥＴ
のソース端子と基準電圧源のマイナス端に接続され、ゲ
ート端子がトランスの２次側のプラス端子と前記環流側
ＦＥＴのドレイン端子とに接続されていることを特徴と
する請求項２に記載のＤＣ−ＤＣコンバータ。 - 【請求項６】 前記平滑化手段は、前記クランプ用ダイ
オードと並列に接続され、平滑コイルと平滑コンデンサ
を備え、 前記平滑コイルは、一端が前記クランプ用ダイオードの
アノードに接続され、他端が前記平滑コンデンサの一端
に接続され、 前記平滑コンデンサの他端はトランスの２次側のマイナ
ス側に接続されていることを特徴とする請求項２に記載
のＤＣ−ＤＣコンバータ。 - 【請求項７】 前記基準電圧源は、 前記トランスの２次巻線電圧を倍電圧整流して倍電圧を
発生する倍電圧整流回路と、 前記倍電圧に基づいて、所望の基準電圧を発生するシリ
ーズドロッパーとを有することを特徴とする請求項３に
記載のＤＣ−ＤＣコンバータ。 - 【請求項８】 前記基準電圧源は、 前記トランスの２次巻線電圧を倍電圧整流して倍電圧を
発生する倍電圧整流回路と、 前記倍電圧に基づいて、所望の基準電圧を発生する分割
用抵抗とを有することを特徴とする請求項３に記載のＤ
Ｃ−ＤＣコンバータ。 - 【請求項９】 １次側のスイッチング手段としてアクテ
ィブサージクランプ回路を有し、 前記アクティブサージクランプ回路は、アクティブクラ
ンプ用コンデンサ、アクティブクランプ用スイッチ及び
ゲート制御信号源を備え、 前記アクティブクランプ用コンデンサの一端は前記アク
ティブクランプ用スイッチのドレイン端子に接続され、
他端は前記トランスの１次側のプラス側に接続され、 前記アクティブクランプ用スイッチのソース端子は、前
記主スイッチのドレイン端子に接続され、ドレイン端子
は前記アクティブクランプ用コンデンサの一端に接続さ
れ、ゲート−ソース端子間は前記ゲート制御信号源の出
力端子に接続されていることを特徴とする請求項３に記
載のＤＣ−ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10344858A JP3095003B2 (ja) | 1998-11-19 | 1998-11-19 | Ｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10344858A JP3095003B2 (ja) | 1998-11-19 | 1998-11-19 | Ｄｃ−ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000166244A true JP2000166244A (ja) | 2000-06-16 |
| JP3095003B2 JP3095003B2 (ja) | 2000-10-03 |
Family
ID=18372542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10344858A Expired - Fee Related JP3095003B2 (ja) | 1998-11-19 | 1998-11-19 | Ｄｃ−ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3095003B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012039779A (ja) * | 2010-08-09 | 2012-02-23 | Fuji Electric Co Ltd | 電力変換装置 |
| US8446179B2 (en) | 2005-12-02 | 2013-05-21 | Nec Corporation | Start signal detector circuit |
| US9577624B2 (en) | 2014-06-17 | 2017-02-21 | Fujitsu Limited | Signal conversion circuit and power supply apparatus |
-
1998
- 1998-11-19 JP JP10344858A patent/JP3095003B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8446179B2 (en) | 2005-12-02 | 2013-05-21 | Nec Corporation | Start signal detector circuit |
| JP2012039779A (ja) * | 2010-08-09 | 2012-02-23 | Fuji Electric Co Ltd | 電力変換装置 |
| US9577624B2 (en) | 2014-06-17 | 2017-02-21 | Fujitsu Limited | Signal conversion circuit and power supply apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3095003B2 (ja) | 2000-10-03 |
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