JP2000184707A - 同期整流回路 - Google Patents
同期整流回路Info
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- JP2000184707A JP2000184707A JP10375126A JP37512698A JP2000184707A JP 2000184707 A JP2000184707 A JP 2000184707A JP 10375126 A JP10375126 A JP 10375126A JP 37512698 A JP37512698 A JP 37512698A JP 2000184707 A JP2000184707 A JP 2000184707A
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Abstract
(57)【要約】 （修正有）
【課題】 駆動パルスのオン、オフデューティ比が可変
した状態で安定したゲート電圧を保持する。 【解決手段】 同期整流回路の転流用ＭＯＳＦＥＴのゲ
ート信号をパルス幅信号を入力とするパルストランスの
１次巻線、２次巻線及び３次巻線の巻数、巻数比の調整
と、２次巻線電圧及び３次巻線電圧を切換スイッチによ
り単一又は重量する駆動回路を構成する。
した状態で安定したゲート電圧を保持する。 【解決手段】 同期整流回路の転流用ＭＯＳＦＥＴのゲ
ート信号をパルス幅信号を入力とするパルストランスの
１次巻線、２次巻線及び３次巻線の巻数、巻数比の調整
と、２次巻線電圧及び３次巻線電圧を切換スイッチによ
り単一又は重量する駆動回路を構成する。
Description
【０００１】
【産業上の利用分野】本発明はトランスの２次巻線側に
整流用ＭＯＳＦＥＴと転流用ＭＯＳＦＥＴを接続した所
謂同期整流回路に関し、特に転流用ＭＯＳＦＥＴの駆動
回路に関するものである。
整流用ＭＯＳＦＥＴと転流用ＭＯＳＦＥＴを接続した所
謂同期整流回路に関し、特に転流用ＭＯＳＦＥＴの駆動
回路に関するものである。
【０００２】
【従来の技術】ＤＣ−ＤＣコンバータ等の電圧変換装置
において、整流用ダイオードをＭＯＳＦＥＴに置き換え
た同期整流回路は、導通状態での電圧降下が低減できる
ため回路の効率を向上できる利点がある。図３は、同期
整流回路を用いた一石式フォワードコンバータの従来例
である。図中Ｑ１は主スイッチ、Ｔ１は主トランスｎ
１，ｎ２及びｎ３はその１次巻線、２次巻線及び補助巻
線、Ｑ２及びＱ３は整流用ＭＯＳＦＥＴ及び転流用ＭＯ
ＳＦＥＴで夫々ドレイン（又はソース）が共通接続 （２） され直列回路を形成し、該２次巻線ｎ２間に並列に接続
されている。Ｃ１，Ｃ２は平滑用コンデンサ、Ｌはチョ
ークコイル、ＰＷＭは主スイッチＱ１をオン、オフ制御
するパルス幅制御回路、Ｔ２は前記パルス幅信号を絶縁
して転流用ＭＯＳＦＥＴにゲート駆動信号として印加す
るパルストランスでｎ１，ｎ２はその１次巻線及び２次
巻線である。又、整流用ＭＯＳＦＥＴＱ２では前記補助
巻線ｎ３によりゲート駆動信号が与えれる。
において、整流用ダイオードをＭＯＳＦＥＴに置き換え
た同期整流回路は、導通状態での電圧降下が低減できる
ため回路の効率を向上できる利点がある。図３は、同期
整流回路を用いた一石式フォワードコンバータの従来例
である。図中Ｑ１は主スイッチ、Ｔ１は主トランスｎ
１，ｎ２及びｎ３はその１次巻線、２次巻線及び補助巻
線、Ｑ２及びＱ３は整流用ＭＯＳＦＥＴ及び転流用ＭＯ
ＳＦＥＴで夫々ドレイン（又はソース）が共通接続 （２） され直列回路を形成し、該２次巻線ｎ２間に並列に接続
されている。Ｃ１，Ｃ２は平滑用コンデンサ、Ｌはチョ
ークコイル、ＰＷＭは主スイッチＱ１をオン、オフ制御
するパルス幅制御回路、Ｔ２は前記パルス幅信号を絶縁
して転流用ＭＯＳＦＥＴにゲート駆動信号として印加す
るパルストランスでｎ１，ｎ２はその１次巻線及び２次
巻線である。又、整流用ＭＯＳＦＥＴＱ２では前記補助
巻線ｎ３によりゲート駆動信号が与えれる。
【０００３】この回路の動作はパルス幅制御回路ＰＷＭ
の駆動パルス（Ｈ）により、主スイッチ素子Ｑ１がオン
するとトランスＴ１の補助巻線ｎ３に発生した電圧によ
り整流用ＭＯＳＦＥＴＱ２をオンさせ、チョークコイル
Ｌを介して出力コンデンサＣ２に所定の出力を発生させ
る。この時パルストランスＴ２の２次巻線ｎ２には転流
用ＭＯＳＦＥＴのゲートに対しオフする方向の電圧（負
電圧）が印加され、該転流用ＭＯＳＦＥＴはオフ状態に
保持される。一方駆動パルスがハイ（Ｈ）からロウ
（Ｌ）に変化すると主スイッチＱ１及び整流用ＭＯＳＦ
ＥＴＱ２は共にオフとなる。同時にパルストランスＴ２
の２次巻線ｎ２の電圧により転流用ＭＯＳＦＥＴは正バ
イアスされてオンとなりチョークコイルＬに蓄積された
エネルギーを該転流用ＭＯＳＦＥＴＱ３を経由して出力
コンデンサＣ２に放出する。
の駆動パルス（Ｈ）により、主スイッチ素子Ｑ１がオン
するとトランスＴ１の補助巻線ｎ３に発生した電圧によ
り整流用ＭＯＳＦＥＴＱ２をオンさせ、チョークコイル
Ｌを介して出力コンデンサＣ２に所定の出力を発生させ
る。この時パルストランスＴ２の２次巻線ｎ２には転流
用ＭＯＳＦＥＴのゲートに対しオフする方向の電圧（負
電圧）が印加され、該転流用ＭＯＳＦＥＴはオフ状態に
保持される。一方駆動パルスがハイ（Ｈ）からロウ
（Ｌ）に変化すると主スイッチＱ１及び整流用ＭＯＳＦ
ＥＴＱ２は共にオフとなる。同時にパルストランスＴ２
の２次巻線ｎ２の電圧により転流用ＭＯＳＦＥＴは正バ
イアスされてオンとなりチョークコイルＬに蓄積された
エネルギーを該転流用ＭＯＳＦＥＴＱ３を経由して出力
コンデンサＣ２に放出する。
【０００４】図４は上記従来回路のパルス幅制御回路
（ＰＷＭ）の信号波形図４（ａ）、と転流用ＭＯＳＦＥ
ＴＱ３のゲート電圧波形図４（ｂ）を示し、パルストラ
ンスＴ２の１次巻線に与えられるパルス幅信号の幅がＷ
−Ｗ’とせまくなり所謂デューティ比（オン、オフ比）
が小さくなるとＭＯＳＦＥＴＱ３のゲート電圧は図
（ｂ）に示すよう電圧Ｖ１からΔＶ低下した電圧Ｖ２と
なり、所定のゲート電圧Ｖ１が得られない場合がある。
通常この対応としてパルストランスＴ２の１次巻線ｎ１
及び２次巻線ｎ２の巻き数比（ｎ２／ｎ１）を上げ所定
のゲート電圧を得ているが、この場合は逆にゲート電圧
が定格を越す場合があり、又損失が大となる。
（ＰＷＭ）の信号波形図４（ａ）、と転流用ＭＯＳＦＥ
ＴＱ３のゲート電圧波形図４（ｂ）を示し、パルストラ
ンスＴ２の１次巻線に与えられるパルス幅信号の幅がＷ
−Ｗ’とせまくなり所謂デューティ比（オン、オフ比）
が小さくなるとＭＯＳＦＥＴＱ３のゲート電圧は図
（ｂ）に示すよう電圧Ｖ１からΔＶ低下した電圧Ｖ２と
なり、所定のゲート電圧Ｖ１が得られない場合がある。
通常この対応としてパルストランスＴ２の１次巻線ｎ１
及び２次巻線ｎ２の巻き数比（ｎ２／ｎ１）を上げ所定
のゲート電圧を得ているが、この場合は逆にゲート電圧
が定格を越す場合があり、又損失が大となる。
【０００５】
（３） 本発明は上記従来技術の不都合を解決するために創作さ
れたものであり駆動パルスのデューティ比が可変しても
安定したゲート電圧を保持できる駆動回路を提供するも
のである。
れたものであり駆動パルスのデューティ比が可変しても
安定したゲート電圧を保持できる駆動回路を提供するも
のである。
【０００６】
【課題を解決するための課題】上記課題を解決するため
請求項１の発明は、主トランスの１次巻線に主スイッチ
素子を接続し、前記トランスの２次巻線に並列にソース
（又はドレイン）共通の整流用ＭＯＳＦＥＴと転流用Ｍ
ＯＳＦＥＴの直列回路を接続し、又、前記主スイッチ素
子を駆動するパルス幅制御回路と、前記駆動パルスを絶
縁トランスを介して前記転流用ＭＯＳＦＥＴを駆動する
駆動回路を備えた同期整流回路において、前記駆動回路
は、１次巻線，２次巻線及び３次巻線を有するパルスト
ランスと、前記２次巻線電圧又は２次巻線電圧及び３次
巻線電圧を該転流用ＭＯＳＦＥＴの駆動信号として印加
する切換スイッチを備え、該スイッチの切換え（ＯＮ，
ＯＦＦ）により転流用ＭＯＳＦＥＴに正バイアス時には
２次巻線電圧及び３次巻線電圧を重量してゲート信号電
圧として印加し、又負バイアス時は、２次巻線電圧又は
３次巻線電圧のみを印加するようにしたものである。
請求項１の発明は、主トランスの１次巻線に主スイッチ
素子を接続し、前記トランスの２次巻線に並列にソース
（又はドレイン）共通の整流用ＭＯＳＦＥＴと転流用Ｍ
ＯＳＦＥＴの直列回路を接続し、又、前記主スイッチ素
子を駆動するパルス幅制御回路と、前記駆動パルスを絶
縁トランスを介して前記転流用ＭＯＳＦＥＴを駆動する
駆動回路を備えた同期整流回路において、前記駆動回路
は、１次巻線，２次巻線及び３次巻線を有するパルスト
ランスと、前記２次巻線電圧又は２次巻線電圧及び３次
巻線電圧を該転流用ＭＯＳＦＥＴの駆動信号として印加
する切換スイッチを備え、該スイッチの切換え（ＯＮ，
ＯＦＦ）により転流用ＭＯＳＦＥＴに正バイアス時には
２次巻線電圧及び３次巻線電圧を重量してゲート信号電
圧として印加し、又負バイアス時は、２次巻線電圧又は
３次巻線電圧のみを印加するようにしたものである。
【０００７】
【発明の実施の形態】以下図面を参照し、本発明の実施
の形態について説明する。図１は、本発明の実施形態に
係わる同期整流回路である。図中従来例と同一符号は同
等部分を示す。ＧＤは本発明の要部を構成する転流用Ｍ
ＯＳＦＥＴＱ３の駆動回路で、Ｔ２はパルストランス、
ｎ１はパルス幅信号Ｐを入力する１次巻線、ｎ２及びｎ
３は２次巻線及び３次巻線で個別に設けても又中間タッ
プ型としてもよい。Ｑ４は切換スイッチとしてのＭＯＳ
ＦＥＴでダイオードＤ１，Ｄ２と共に２次巻線ｎ２の両
端に接続され、バイパス回路を形成する。なお、ＭＯＳ
ＦＥＴＱ４のゲートは抵抗Ｒ４を介して３次巻線ｎ３の
他端に接続されている。
の形態について説明する。図１は、本発明の実施形態に
係わる同期整流回路である。図中従来例と同一符号は同
等部分を示す。ＧＤは本発明の要部を構成する転流用Ｍ
ＯＳＦＥＴＱ３の駆動回路で、Ｔ２はパルストランス、
ｎ１はパルス幅信号Ｐを入力する１次巻線、ｎ２及びｎ
３は２次巻線及び３次巻線で個別に設けても又中間タッ
プ型としてもよい。Ｑ４は切換スイッチとしてのＭＯＳ
ＦＥＴでダイオードＤ１，Ｄ２と共に２次巻線ｎ２の両
端に接続され、バイパス回路を形成する。なお、ＭＯＳ
ＦＥＴＱ４のゲートは抵抗Ｒ４を介して３次巻線ｎ３の
他端に接続されている。
【０００８】これを動作するには、ＭＯＳＦＥＴＱ１と
ＭＯＳＦＥＴＱ２が同時にオンされ （４） る時、これらのゲート信号はハイ（Ｈ）が来ており、同
時にパルストランスＴ２の１次側ｎ１にもハイ（Ｈ）が
来ている。この時ＭＯＳＦＥＴＱ４のゲートに電圧が与
えられ、Ｑ４はＯＮする。その為、パルストランスＴ２
の巻線比はＮ１：Ｎ２となるので、転流用ＭＯＳＦＥＴ
Ｑ３には、この巻線比で負の電圧がかかり、オフとな
る。同様にＱ１とＱ２が同時にＯＦＦしている時、ゲー
ト信号はロウ（Ｌ）が来ている。この時にはＱ４のゲー
トには電圧が与えられず、Ｑ４はＯＦＦしているのでＴ
２の巻線比がＮ１：（Ｎ２＋Ｎ３）となる正電圧が転流
用ＭＯＳＦＥＴＱ３に与えられオンする。
ＭＯＳＦＥＴＱ２が同時にオンされ （４） る時、これらのゲート信号はハイ（Ｈ）が来ており、同
時にパルストランスＴ２の１次側ｎ１にもハイ（Ｈ）が
来ている。この時ＭＯＳＦＥＴＱ４のゲートに電圧が与
えられ、Ｑ４はＯＮする。その為、パルストランスＴ２
の巻線比はＮ１：Ｎ２となるので、転流用ＭＯＳＦＥＴ
Ｑ３には、この巻線比で負の電圧がかかり、オフとな
る。同様にＱ１とＱ２が同時にＯＦＦしている時、ゲー
ト信号はロウ（Ｌ）が来ている。この時にはＱ４のゲー
トには電圧が与えられず、Ｑ４はＯＦＦしているのでＴ
２の巻線比がＮ１：（Ｎ２＋Ｎ３）となる正電圧が転流
用ＭＯＳＦＥＴＱ３に与えられオンする。
【０００９】図２（ａ）（ｂ）は、本発明に適用する駆
動回路ＧＤに入力するパルス幅信号（ＰＷＭ）波形
（ａ）、及びゲート電圧波形（ｂ）を示す、図から明ら
かなように、ＰＷＭ制御中、デューティが小さくなった
場合でも、パルストランスＴ２の正電圧は、Ｎ１：（Ｎ
２＋Ｎ３）の巻数比で出力される為、満足にゲート電圧
が与えられ、負電圧は、Ｎ１：Ｎ２の巻数であるから、
ゲート電圧の定格を越えることなく、正電圧だけ上げら
れる。
動回路ＧＤに入力するパルス幅信号（ＰＷＭ）波形
（ａ）、及びゲート電圧波形（ｂ）を示す、図から明ら
かなように、ＰＷＭ制御中、デューティが小さくなった
場合でも、パルストランスＴ２の正電圧は、Ｎ１：（Ｎ
２＋Ｎ３）の巻数比で出力される為、満足にゲート電圧
が与えられ、負電圧は、Ｎ１：Ｎ２の巻数であるから、
ゲート電圧の定格を越えることなく、正電圧だけ上げら
れる。
【００１０】
【発明の効果】以上の説明から明らかなように本発明に
よればパルストランスの２次側巻線電圧を切換ることに
より単一又は重量してゲート信号として利用するので入
力パルス幅信号のデューティ比が如何に変化しても各巻
線の巻数及び巻数比を調整することにより安定したゲー
ト電圧を保持でき、損失を小さくできる。
よればパルストランスの２次側巻線電圧を切換ることに
より単一又は重量してゲート信号として利用するので入
力パルス幅信号のデューティ比が如何に変化しても各巻
線の巻数及び巻数比を調整することにより安定したゲー
ト電圧を保持でき、損失を小さくできる。
【図１】本発明の一実施例回路図
【図２】本発明の駆動信号波形図
【図３】従来例 （５）
【図４】従来例の駆動信号波形図
Ｑ１ 主スイッチ素子 Ｑ２ 整流用ＭＯＳＦＥＴ Ｑ３ 転流用ＭＯＳＦＥＴ Ｑ４ 切換スイッチ Ｔ１ 出力変換トランス Ｔ２ パルストランス Ｃ１ 入力コンデンサ Ｃ２ 出力コンデンサ Ｌ チョークコイル ＧＤ 駆動回路 ＰＷＭ パルス幅制御回路
Claims (2)
- 【請求項１】 主トランスの１次巻線に主スイッチ素子
を接続し、前記トランスの２次巻線に並列にソース共通
の整流用ＭＯＳＦＥＴと転流用ＭＯＳＦＥＴの直列回路
を接続し、又、前記主スイッチ素子を駆動するパルス幅
制御回路と前記駆動パルスを絶縁トランスを介して前記
転流用ＭＯＳＦＥＴを駆動する駆動回路を備えた同期整
流回路において、前記駆動回路は、１次巻線、２次巻線
及び３次巻線を有するパルストランスと、前記２次巻線
電圧又は、２次巻線電圧及び３次巻線電圧を該転流用Ｍ
ＯＳＦＥＴの駆動信号として印加する切換スイッチを備
えたことを特徴とする同期整流回路。 - 【請求項２】 主トランスに補助巻線を設け、前記補助
巻線電圧により整流用ＭＯＳＦＥＴを駆動するようにし
たことを特徴とする請求項１の同期整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10375126A JP2000184707A (ja) | 1998-12-11 | 1998-12-11 | 同期整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10375126A JP2000184707A (ja) | 1998-12-11 | 1998-12-11 | 同期整流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000184707A true JP2000184707A (ja) | 2000-06-30 |
Family
ID=18505015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10375126A Pending JP2000184707A (ja) | 1998-12-11 | 1998-12-11 | 同期整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000184707A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004021554A1 (ja) * | 2002-08-29 | 2004-03-11 | Matsushita Electric Industrial Co., Ltd. | スイッチング電源装置 |
-
1998
- 1998-12-11 JP JP10375126A patent/JP2000184707A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004021554A1 (ja) * | 2002-08-29 | 2004-03-11 | Matsushita Electric Industrial Co., Ltd. | スイッチング電源装置 |
| US7400519B2 (en) | 2002-08-29 | 2008-07-15 | Matsushita Electric Industrial Co., Ltd. | Switching power supply |
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