JP2867676B2 - 同期整流回路 - Google Patents
同期整流回路Info
- Publication number
- JP2867676B2 JP2867676B2 JP27256790A JP27256790A JP2867676B2 JP 2867676 B2 JP2867676 B2 JP 2867676B2 JP 27256790 A JP27256790 A JP 27256790A JP 27256790 A JP27256790 A JP 27256790A JP 2867676 B2 JP2867676 B2 JP 2867676B2
- Authority
- JP
- Japan
- Prior art keywords
- transformer
- output
- signal
- power
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Rectifiers (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同期整流回路に関し、特に、スイッチング電
源の２次側に設けられる同期整流回路に関する。
源の２次側に設けられる同期整流回路に関する。
従来のスイッチング電源の２次側に設けられる同期整
流回路は、第４図に示されるように、トランス26に対応
して、ダイオード27および28と、インダクタ29と、平滑
用コンデンサ30とを備えて構成されており、トランス26
の出力端子電圧v4に対応して、トランス26がONする期間
t1においては、ダイオード27が導通し、トランス26から
の出力電力は、インダクタ29および平滑用コンデンサ30
からなるフィルタ回路に伝達される。また、トランス26
がOFFする期間t2においては、ダイオード27はカットオ
フされ、インダクタ29の慣性誘導により、ダイオード28
が導通状態となり、出力側に電力が供給される。
流回路は、第４図に示されるように、トランス26に対応
して、ダイオード27および28と、インダクタ29と、平滑
用コンデンサ30とを備えて構成されており、トランス26
の出力端子電圧v4に対応して、トランス26がONする期間
t1においては、ダイオード27が導通し、トランス26から
の出力電力は、インダクタ29および平滑用コンデンサ30
からなるフィルタ回路に伝達される。また、トランス26
がOFFする期間t2においては、ダイオード27はカットオ
フされ、インダクタ29の慣性誘導により、ダイオード28
が導通状態となり、出力側に電力が供給される。
この動作状態における電圧波形図を、トランス26の出
力電圧v1、およびダイオード27および28のそれぞれの両
端電圧v2およびv3について、第５図（ａ），（ｂ）およ
び（ｃ）に示す。
力電圧v1、およびダイオード27および28のそれぞれの両
端電圧v2およびv3について、第５図（ａ），（ｂ）およ
び（ｃ）に示す。
この従来の同期整流回路の場合、ダイオード27および
28の順方向電圧降下は、PN接合ダイオードで1V、ショッ
トキバリア・ダイオードで0.5Vであるため、整流回路の
出力電圧が低い場合には、ダイオードの順方向電圧降下
が支配的になり、効率が上らないという問題点がある。
この対応策として、第６図に示される、パワーMOSFETを
用いた同期整流回路が用いられる。
28の順方向電圧降下は、PN接合ダイオードで1V、ショッ
トキバリア・ダイオードで0.5Vであるため、整流回路の
出力電圧が低い場合には、ダイオードの順方向電圧降下
が支配的になり、効率が上らないという問題点がある。
この対応策として、第６図に示される、パワーMOSFETを
用いた同期整流回路が用いられる。
第６図において、トランス33に補助巻線N1およびN2を
設け、補助巻線N1の出力端にはパワーMOSFET31のゲート
が接続され、補助巻線N2の出力端にはパワーMOSFET32の
ゲートが接続される。トランス33の出力電圧v7に対応し
て、トランス33がONの期間t1においては、パワーMOSFET
31は、ゲート電圧v8が正になるため導通し、インダクタ
34および平滑用コンデンサ35よりなるフィルタを通し
て、負荷に電力が供給される。また、トランジスタ33が
OFFの期間t2においては、パワーMOSFET31は、ゲート電
圧v8は逆バイアスとなるためカットオフされ、代りに、
パワーMOSFET32が、ゲート電圧v9が正となるため導通
し、前記負荷に対して電力を供給し続ける。
設け、補助巻線N1の出力端にはパワーMOSFET31のゲート
が接続され、補助巻線N2の出力端にはパワーMOSFET32の
ゲートが接続される。トランス33の出力電圧v7に対応し
て、トランス33がONの期間t1においては、パワーMOSFET
31は、ゲート電圧v8が正になるため導通し、インダクタ
34および平滑用コンデンサ35よりなるフィルタを通し
て、負荷に電力が供給される。また、トランジスタ33が
OFFの期間t2においては、パワーMOSFET31は、ゲート電
圧v8は逆バイアスとなるためカットオフされ、代りに、
パワーMOSFET32が、ゲート電圧v9が正となるため導通
し、前記負荷に対して電力を供給し続ける。
この動作状態における電圧波形図を、トランス33の出
力電圧v7、およびパワーMOSFET31および32のそれぞれの
ゲート電圧v8およびv9について、第７図（ａ），（ｂ）
および（ｃ）に示す。
力電圧v7、およびパワーMOSFET31および32のそれぞれの
ゲート電圧v8およびv9について、第７図（ａ），（ｂ）
および（ｃ）に示す。
この従来例の場合には、パワーMOSFETのON電圧を、ダ
イオードの順方向電圧降下に比較して小さくすることが
できるため、整流回路の出力電圧が低い場合において
も、効率を維持することができる。
イオードの順方向電圧降下に比較して小さくすることが
できるため、整流回路の出力電圧が低い場合において
も、効率を維持することができる。
上述した、従来のスイッチング電源の２次側に設けら
れる同期整流回路（第６図）においては、パワーMOSFET
31および32のゲートを駆動するための補助巻線をトラン
スに付加する必要があり、また、整流回路の出力電圧が
低い場合に、パワーMOSFETのゲートを十分に駆動するた
めには、この補助巻線N1およびN2の巻線数を多くしなけ
ればならないという欠点がある。
れる同期整流回路（第６図）においては、パワーMOSFET
31および32のゲートを駆動するための補助巻線をトラン
スに付加する必要があり、また、整流回路の出力電圧が
低い場合に、パワーMOSFETのゲートを十分に駆動するた
めには、この補助巻線N1およびN2の巻線数を多くしなけ
ればならないという欠点がある。
また、トランスのデューティ比が変ると、これに対応
して、パワーMOSFET31および32のゲートを駆動する電圧
も変るため、整流回路として融通性に欠けるという欠点
がある。
して、パワーMOSFET31および32のゲートを駆動する電圧
も変るため、整流回路として融通性に欠けるという欠点
がある。
〔課題を解決するための手段〕 本発明の同期整流回路は、スイッチング電源の２次側
に設けられる同期整流回路において、トランスから出力
されるON/OFF信号に同期したデューティ比50％の矩形波
信号を出力する発振器と、前記発振器の発振出力の立上
りおよびトランスの立下りを受けて、トランスのON信号
に対応する第１の相補信号、およびトランスのOFF信号
に対応する第２の相補信号とを出力するフリップフロッ
プと、トランスの高電位側の出力端と、平滑用のインダ
クタとの間に挿入接続され、ゲートに入力される前記第
１の相補信号によって導通状態となり、トランス出力ON
の期間に対応して整流素子として作用する第１のパワー
MOSFETと、トランスの低電位側の出力端と、平滑用の前
記インダクタとの間に挿入接続され、ゲートに入力され
る前記第２の相補信号によって導通状態となり、トラン
ス出力OFFの期間に対応して整流素子として作用する第
１のパワーMOSFETと、を備えて構成される。
に設けられる同期整流回路において、トランスから出力
されるON/OFF信号に同期したデューティ比50％の矩形波
信号を出力する発振器と、前記発振器の発振出力の立上
りおよびトランスの立下りを受けて、トランスのON信号
に対応する第１の相補信号、およびトランスのOFF信号
に対応する第２の相補信号とを出力するフリップフロッ
プと、トランスの高電位側の出力端と、平滑用のインダ
クタとの間に挿入接続され、ゲートに入力される前記第
１の相補信号によって導通状態となり、トランス出力ON
の期間に対応して整流素子として作用する第１のパワー
MOSFETと、トランスの低電位側の出力端と、平滑用の前
記インダクタとの間に挿入接続され、ゲートに入力され
る前記第２の相補信号によって導通状態となり、トラン
ス出力OFFの期間に対応して整流素子として作用する第
１のパワーMOSFETと、を備えて構成される。
次に、本発明について図面を参照して説明する。第１
図は、本発明の第１の実施例を示すブロック図である。
第１図に示されるように、本実施例は、パワーMOSFET1
および２と、ドライバー３および９と、フリップフロッ
プ４および８と、時間遅れ要素５および７と、発振器６
と、トランス10と、インダクタ11と、平滑用コンデンサ
12とを備えて構成される。
図は、本発明の第１の実施例を示すブロック図である。
第１図に示されるように、本実施例は、パワーMOSFET1
および２と、ドライバー３および９と、フリップフロッ
プ４および８と、時間遅れ要素５および７と、発振器６
と、トランス10と、インダクタ11と、平滑用コンデンサ
12とを備えて構成される。
第１図において、スイッチング電源に入力に対応し
て、トランス10のON/OFFにより昇圧された電源を内蔵す
るドライバー３および９は、それぞれパワーMOSFET1お
よび２はゲートを駆動する。トランス10のON/OFFに同期
し、デューティ比50％の方形波を発生する発振器６の発
振出力は、時間遅れ要素５において所定の時間遅れにて
フリップフロップ４のＳ端子に入力される。他方、フリ
ップフロップ４のＲ端子にはトランス10の一端が接続さ
れており、このＲ端子は、トランス10の出力電圧v1の立
下りによりトリガされる。これにより、トランス10のデ
ューティ比に対応した相補出力が、それぞれＡ端子およ
び端子から出力される。
て、トランス10のON/OFFにより昇圧された電源を内蔵す
るドライバー３および９は、それぞれパワーMOSFET1お
よび２はゲートを駆動する。トランス10のON/OFFに同期
し、デューティ比50％の方形波を発生する発振器６の発
振出力は、時間遅れ要素５において所定の時間遅れにて
フリップフロップ４のＳ端子に入力される。他方、フリ
ップフロップ４のＲ端子にはトランス10の一端が接続さ
れており、このＲ端子は、トランス10の出力電圧v1の立
下りによりトリガされる。これにより、トランス10のデ
ューティ比に対応した相補出力が、それぞれＡ端子およ
び端子から出力される。
Ａ端子からの相補出力はドライバー３にクロックとし
て入力され、また、端子からの相補出力は、時間遅れ
要素７を経由してフリップフロップ８のＳ端子に入力さ
れるとともに、直接、フリップフロップ８のＲ端子にも
入力され、フリップフロップ８のＢ端子の出力は、ドラ
イバー９に入力される。ドライバー３の出力電圧v2がパ
ワーMOSFET1のゲートに入力されると、パワーMOSFET1の
導通状態となり、また、ドライバー９の出力電圧v3がパ
ワーMOSFET2のゲートに入力されると、同様に、パワーM
OSFET2は導通状態となる。
て入力され、また、端子からの相補出力は、時間遅れ
要素７を経由してフリップフロップ８のＳ端子に入力さ
れるとともに、直接、フリップフロップ８のＲ端子にも
入力され、フリップフロップ８のＢ端子の出力は、ドラ
イバー９に入力される。ドライバー３の出力電圧v2がパ
ワーMOSFET1のゲートに入力されると、パワーMOSFET1の
導通状態となり、また、ドライバー９の出力電圧v3がパ
ワーMOSFET2のゲートに入力されると、同様に、パワーM
OSFET2は導通状態となる。
上記における、トランス10の両端電圧v1、ドライバー
３および９の出力電圧v2およびv3の動作波形図を、第２
図（ａ），（ｂ）および（ｃ）に示す。第２図（ａ），
（ｂ）および（ｃ）より明らかなように、トランス10が
ONする期間t1においては、パワーMOSFET1が、時間遅れ
要素５による遅延時間に対応してtdの遅れにて導通状態
となり、また、トランス10がOFFする期間t2において
は、パワーMOSFET2が、時間遅れ要素７による遅延時間
に対応してtdの遅れにて導通状態となる。
３および９の出力電圧v2およびv3の動作波形図を、第２
図（ａ），（ｂ）および（ｃ）に示す。第２図（ａ），
（ｂ）および（ｃ）より明らかなように、トランス10が
ONする期間t1においては、パワーMOSFET1が、時間遅れ
要素５による遅延時間に対応してtdの遅れにて導通状態
となり、また、トランス10がOFFする期間t2において
は、パワーMOSFET2が、時間遅れ要素７による遅延時間
に対応してtdの遅れにて導通状態となる。
この結果、トランス10からの出力電力は、トランス10
がONする期間t1においては、パワーMOSFET1を介して、
インダクタ11および平滑用コンデンサ12を含むフィルタ
回路を経由して負荷に供給され、また、トランス10がOF
Fする期間t2においては、インダクタ11の慣性誘導によ
り、パワーMOSFET2を介して、同様に、電力がインダク
タ11および平滑用コンデンサ12を含むフィルタ回路を経
由して負荷に供給される。
がONする期間t1においては、パワーMOSFET1を介して、
インダクタ11および平滑用コンデンサ12を含むフィルタ
回路を経由して負荷に供給され、また、トランス10がOF
Fする期間t2においては、インダクタ11の慣性誘導によ
り、パワーMOSFET2を介して、同様に、電力がインダク
タ11および平滑用コンデンサ12を含むフィルタ回路を経
由して負荷に供給される。
第３図は、本発明の第２の実施例を示すブロック図で
ある。第３図に示されるように、本実施例は、パワーMO
SFET13および14と、ドライバー15および22と、AND回路1
6および21と、フリップフロップ17と、時間遅れ要素18
および20と、発振器19と、トランス23と、インダクタ24
と、平滑用コンデンサ25とを備えて構成される。
ある。第３図に示されるように、本実施例は、パワーMO
SFET13および14と、ドライバー15および22と、AND回路1
6および21と、フリップフロップ17と、時間遅れ要素18
および20と、発振器19と、トランス23と、インダクタ24
と、平滑用コンデンサ25とを備えて構成される。
第１図との対応において明らかなように、本実施例
は、第１の実施例に対して、フリップフロップを１個の
みとし、AND回路を２個付加した回路構成となってい
る。本実施例においては、第１の実施例の場合と同様
に、フリップフロップ17のＡ端子および端子からは、
それぞれ相補信号が出力されるが、これらのＡ端子およ
び端子は、それぞれ時間遅れ要素18およびAND回路16
と、時間遅れ要素20およびAND回路21を含む論理回路に
接続されており、それぞれのAND回路出力としては、時
間遅れ要素による遅延時間が加味されて、結果的には、
AND回路16および21の出力は、それぞれ、第１図におけ
るフリップフロップ４のＡ端子から出力される信号、お
よびフリップフロップ８のＢ端子から出力される信号と
同等の信号となる。
は、第１の実施例に対して、フリップフロップを１個の
みとし、AND回路を２個付加した回路構成となってい
る。本実施例においては、第１の実施例の場合と同様
に、フリップフロップ17のＡ端子および端子からは、
それぞれ相補信号が出力されるが、これらのＡ端子およ
び端子は、それぞれ時間遅れ要素18およびAND回路16
と、時間遅れ要素20およびAND回路21を含む論理回路に
接続されており、それぞれのAND回路出力としては、時
間遅れ要素による遅延時間が加味されて、結果的には、
AND回路16および21の出力は、それぞれ、第１図におけ
るフリップフロップ４のＡ端子から出力される信号、お
よびフリップフロップ８のＢ端子から出力される信号と
同等の信号となる。
従って、本実施例における、トランス23の両端電圧、
ドライバー15および22の出力電圧に関する動作波形図
は、第１の実施例における第２図（ａ），（ｂ）および
（ｃ）と同様になる。
ドライバー15および22の出力電圧に関する動作波形図
は、第１の実施例における第２図（ａ），（ｂ）および
（ｃ）と同様になる。
以上説明したように、本発明は、スイッチング電源の
トランス出力に同期した発振出力に対応して、所定の時
間遅れ要素によるデッド・タイムを付与して生成される
相補信号を、ON/OFF制御のゲート入力とするパワーMOSF
ETを整流素子として備えることにより、トンラスの補助
巻線を不要とするとともに、トランスのデューティ比の
如何に関せず使用が可能であり、且つ低損失の同期整流
回路を提供することができるという効果がある。
トランス出力に同期した発振出力に対応して、所定の時
間遅れ要素によるデッド・タイムを付与して生成される
相補信号を、ON/OFF制御のゲート入力とするパワーMOSF
ETを整流素子として備えることにより、トンラスの補助
巻線を不要とするとともに、トランスのデューティ比の
如何に関せず使用が可能であり、且つ低損失の同期整流
回路を提供することができるという効果がある。
第１図および第３図は、それぞれ本発明の第１および第
２の実施例を示すブロック図、第２図（ａ），（ｂ）お
よび（ｃ）は、前記第１の実施例における動作電圧波形
図、第４図および第６図は、それぞれ従来例を示すブロ
ック図、第５図および第７図は、それぞれ前記従来例に
おける動作電圧波形図である。 図において、1,2,13,14,31,32……パワーMOSFET、3,9,1
5,22……ドライバー、4,8,17……フリップフロップ、5,
7,18,20……時間遅れ要素、6,19……発振器、10,23,26,
33……トランス、11,24,29,34……インダクタ、12,25,3
0,35……平滑用コンデンサ、16,21……AND回路、27,28
……ダイオード。
２の実施例を示すブロック図、第２図（ａ），（ｂ）お
よび（ｃ）は、前記第１の実施例における動作電圧波形
図、第４図および第６図は、それぞれ従来例を示すブロ
ック図、第５図および第７図は、それぞれ前記従来例に
おける動作電圧波形図である。 図において、1,2,13,14,31,32……パワーMOSFET、3,9,1
5,22……ドライバー、4,8,17……フリップフロップ、5,
7,18,20……時間遅れ要素、6,19……発振器、10,23,26,
33……トランス、11,24,29,34……インダクタ、12,25,3
0,35……平滑用コンデンサ、16,21……AND回路、27,28
……ダイオード。
Claims (1)
- 【請求項１】スイッチング電源の２次側に設けられる同
期整流回路において、 トランスから出力されるON/OFF信号に同期したデューテ
ィ比50％の矩形波信号を出力する発振器と、 前記発振器の発振出力の立上りおよびトランスの立下り
を受けて、トランスのON信号に対応する第１の相補信
号、およびトランスのOFF信号に対応する第２の相補信
号とを出力するフリップフロップと、 トランスの高電位側の出力端と、平滑用のインダクタと
の間に挿入接続され、ゲートに入力される前記第１の相
補信号によって導通状態となり、トランス出力ONの期間
に対応して整流素子として作用する第１のパワーMOSFET
と、 トランスの低電位側の出力端と、平滑用の前記インダク
タとの間に挿入接続され、ゲートに入力される前記第２
の相補信号によって導通状態となり、トランス出力OFF
の期間に対応して整流素子として作用する第１のパワー
MOSFETと、 を備えることを特徴とする同期整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27256790A JP2867676B2 (ja) | 1990-10-11 | 1990-10-11 | 同期整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27256790A JP2867676B2 (ja) | 1990-10-11 | 1990-10-11 | 同期整流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04150777A JPH04150777A (ja) | 1992-05-25 |
| JP2867676B2 true JP2867676B2 (ja) | 1999-03-08 |
Family
ID=17515709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27256790A Expired - Fee Related JP2867676B2 (ja) | 1990-10-11 | 1990-10-11 | 同期整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867676B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2677220B2 (ja) * | 1994-11-28 | 1997-11-17 | 日本電気株式会社 | Ｍｏｓｆｅｔ同期整流用駆動回路 |
-
1990
- 1990-10-11 JP JP27256790A patent/JP2867676B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04150777A (ja) | 1992-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100729058B1 (ko) | 브리지형 동기식 정류용 외부 구동 회로 | |
| US6426884B1 (en) | Reducing reverse currents in a synchronous rectifier circuit | |
| US5726869A (en) | Synchronous rectifier type DC-to-DC converter in which a saturable inductive device is connected in series with a secondary-side switching device | |
| US6188592B1 (en) | Externally-driven scheme for synchronous rectification | |
| US6061255A (en) | Drive circuit for synchronous rectifiers in isolated forward converter | |
| EP0439151B1 (en) | A high efficiency power converter employing a synchronized switching system | |
| US6061254A (en) | Forward converter with active clamp circuit | |
| US20060193155A1 (en) | DC converter | |
| JP2677220B2 (ja) | Ｍｏｓｆｅｔ同期整流用駆動回路 | |
| US4513360A (en) | DC-DC converter having energy storage inductance element connected in flywheel circuit | |
| US4245288A (en) | Elimination of current spikes in buck power converters | |
| JPH06225522A (ja) | スイッチング電源回路 | |
| JP2867676B2 (ja) | 同期整流回路 | |
| JPH09154276A (ja) | 同期整流回路 | |
| US7099161B2 (en) | Converter with synchronous rectifier with ZVS | |
| JPH07337005A (ja) | Ｄｃ／ｄｃコンバータおよび電源装置 | |
| JP3063823B2 (ja) | 電源回路 | |
| JPH10225114A (ja) | 同期整流回路 | |
| JPH1118426A (ja) | スイッチング電源回路 | |
| JP3268118B2 (ja) | 直流安定化電源装置 | |
| KR100809268B1 (ko) | 동기 정류 회로 | |
| KR200144592Y1 (ko) | 스위칭 소자의 보호회로 | |
| JPH07337006A (ja) | 同期整流回路 | |
| JPH09285116A (ja) | 電源回路 | |
| JPH0715213Y2 (ja) | スイッチングトランジスタの駆動回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071225 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081225 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091225 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |